JPH07104480B2

JPH07104480B2 - 位相差検出装置

Info

Publication number: JPH07104480B2
Application number: JP62168896A
Authority: JP
Inventors: 望尾崎; 高三井田
Original assignee: Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp
Priority date: 1987-07-08
Filing date: 1987-07-08
Publication date: 1995-11-13
Anticipated expiration: 2010-11-13
Also published as: JPS6413510A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、例えばカメラの自動焦点検出装置などに適用
される位相差検出装置に関し、特に、位相差の演算が行
われる被演算信号に含まれるオフセットを除去する様に
した位相差検出装置に関する。

［従来例］従来の位相差検出装置をカメラの自動焦点検出装置に適
用した場合について述べれば、撮影レンズの後方に位置
するフィルム等価面の更に後方にコンデンサレンズ、セ
パレータレンズ及び位相差検出装置が順に配置され、こ
の位相差検出装置は、セパレータレンズによって結像さ
れる一対の被写体像を受光してこれを光電変換するCCD
等からなる一対のイメージセンサと、光電変換により発
生した電気信号に基づき上記一対の被写体像の位相差を
演算して合焦状態を判別する処理回路を備えている。

即ち、一方のイメージセンサより時系列的に出力される
被演算信号Ｂ（ｋ）と、他方のイメージセンサより時系
列的に出力される被演算信号Ｒ（ｋ）とを次式（１）に
従って差分演算することにより、相関値Ｈ（１）,H
（２）〜Ｈ（ｌ）を算出し、これらの相関値の分布パタ
ーンから合焦状態及びピントのずれ量を検出する。

但し、ｌは１以上の整数で、信号Ｂ（ｋ）とＲ（ｋ）の
相対移動量を示す。

［発明が解決しようとする問題点］しかしながら、この様な従来の位相差検出装置にあって
は、CCD等からなる上記のイメージセンサより出力され
る被演算信号にはオフセットが含まれているため、上記
式（１）に基づく演算処理を行うと累積的に該オフセッ
ト分が相関値に含まれることとなり精度の良い位相差検
出を行う事の妨げとなっていた。

又、この様な位相差検出装置は、マイクロコンピュータ
等を用いたデジタル信号処理による演算を行っているた
め、高速かつ高精度の演算を行うためには高速なA/D変
換器等を必要とするので装置が複雑となり、又、演算を
行うマイクロコンピュータ等のビット数の制限に起因す
るまるめ誤差が生じて演算精度の低下を招来し、更に、
演算処理のためのコンピュータプログラム設計の負担が
大きくなるとともに多量のデジタルデータを記憶する記
憶装置を必要とし、更に又、上記のオフセットを相関値
から除去して高精度の演算を行おうとすれば装置が極め
て複雑となる等の問題があった。

［問題点を解決するための手段］本発明は、この様な問題点に鑑みて成されたものであ
り、高速でしかもオフセットを除去した高精度の演算を
行うとともに、極めて簡素な構成にしてIC化に適した位
相差検出装置を提供することを目的とする。

この目的を達成するために本発明は、一対の被演算信号
間の差分値を積分演算する位相差検出装置において、前
記一方の被演算信号をサンプル・ホールドする第１のサ
ンプル・ホールド回路と、前記他方の被演算信号をサン
プル・ホールドする第２のサンプル・ホールド回路と、
複数の容量素子及びこれらの容量素子間を断接するスイ
ッチング素子群とを有し第１、第２のサンプル・ホール
ド回路に保持される被演算信号が供給されるスイッチト
・キャパシタ積分器と、該第１、第２のサンプル・ホー
ルド回路に保持される被演算信号の大小関係を比較して
これらの信号の大小関係に応じた制御信号を発生し、該
制御信号に基づいて上記スイッチング素子群を制御する
ことにより、これらの信号の差の絶対値の積分値に相当
する電荷を上記スイッチト・キャパシタ積分器に蓄積さ
せると共に、該第１、第２のサンプル・ホールド回路に
被演算信号が保持されない期間においてこれらのサンプ
ル・ホールド回路の出力の大小関係に基づいて上記スイ
ッチング素子群を制御することによりオフセットに相当
する電荷を上記スイッチト・キャパシタ積分器に蓄積さ
れている電荷より減算又は加算させる手段とを具備する
ことにより、被演算信号間の差分値に相当する電荷に含
まれるオフセットを、被演算信号が無い時に求めたオフ
セットと相殺してオフセットのない差分値を得ることが
できるようにしたことを技術的要点とする。

［実施例］以下、本発明による位相差検出装置の一実施例を図面と
ともに説明する。第１図は、基本構成を示すブロック図
であり、位相差の検出が行われる一対の被演算信号R,B
を発生する第１、第２の信号発生手段と、前記第１式と
同様の差分演算処理を行う演算手段３及び装置全体の動
作を制御する同期信号発生手段４で構成されている。

この位相差検出装置は、一般的には一対の被演算信号間
の位相差を検出するものであるから各種用途に利用でき
るが、この実施例では写真やビデオ等のカメラの自動焦
点検出装置に適用した場合について説明する。

まず構成を述べると、第２図において、カメラの光学系
に備えられた撮影レンズ５の後方に位置するフィルム等
価面６の更に後方にコンデンサレンズ７、セパレータレ
ンズ８が順に配置され、セパレータレンズ８の結像面に
第１、第２の信号発生手段1,2が設けられている。

第１、第２の信号発生手段1,2は、例えば本願発明者が
先に出願した特願昭61−212720号、同61−212721号、同
61−222211号に開示される電荷蓄積デバイス等が用いら
れる。第３図は特願昭61−222211号に示される参照イメ
ージセンサと参照読出部を第１の信号発生手段とし、基
準イメージセンサと基準読出部を第２の信号発生手段２
として適用した場合を示す。

第３図に基づいてその構成を説明すると、第１の信号発
生手段１は、セパレータレンズ８よりの一方の結像を受
光するフォトダイオードから成る複数の光電変換素子D
_r1〜D_rnを有する受光部22、第２の信号発生手段２はセ
パレータレンズ８よりの他方の結像を受光するフォトダ
イオードから成る複数の光電変換素子D_b1〜D_bnを有する
受光部23を具備しており、受光部22,23は光軸に対して
直交する方向に所定の間隔を置いて延設され、更に、各
々の受光部22,23に対して蓄積部24,25及びシフトレジス
タ部26,27が順に並設されている。

即ち、蓄積部24,25及びシフトレジスタ部26,27は、光電
変換素子D_r1〜D_rn,D_b1〜D_bnに対応した電荷転送エレメ
ントT_r1〜T_rn,T_b1〜T_bn,C_r1〜C_rn,C_b1〜C_bnを有するCCD
（電荷転送デバイス）から成る。蓄積部24,25は受光部2
2,23の夫々の光電変換素子D_r1〜D_rn,D_b1〜D_bnに発生し
た信号電荷を並列に受け取り、更にシフトレジスタ部2
6,27へ並列転送する。一方のシフトレジスタ部26はそれ
を矢印にて示す水平方向へ電荷転送する。尚、シフトレ
ジスタ部26,27の作動は後述するが、他方のシフトレジ
スタ部27は水平方向への電荷転送を行なわないようにな
っている。

28,29は受光部22,23から蓄積部24,25へ信号電荷を移動
さるチャネル部の表面上に形成された導電層であり、ポ
リシリコン層で形成されてポテンシャル障壁部となって
いる。30,31は信号電荷の移動を制御するトランスファ
ゲートである。

更に、夫々の電荷転送エレメントC_r1〜C_rn,C_b1〜C_bnに
隣接してフローティングゲートF_r1〜F_rn,F_b1〜F_bnが形
成され、夫々のフローティングゲートF_r1〜F_rn,F_b1〜F
_bnは、ゲートに制御信号CEが供給されるMOS型FET M_r1
〜M_rn,M_b1〜M_bnを介してリセット端子RESに接続される
と共に、ゲートにチャネル切換信号CH₁〜CH_nが印加され
ることによりマルチプレックス動作を行なうMOS型FET
Q_r1〜Q_rn,Q_b1〜Q_bnを介して共通接点Pr,Pbに接続され、
共通接点Pr,Pbは夫々インピーダンス変換回路32,33を介
して出力端子P_r0,P_b0に接続している。

インピーダンス変換回路32,33は共に同一の回路構成か
ら成り、電源V_DDとアース端子間にドレイン・ソース路
を直列接続するMOS型FET I_r1,I_r2,I_b1,I_b2と、MOS型FE
T I_r1,I_b1のゲート・ソース間に並列接続されリフレッ
シュ信号φ_Ｒが印加されると共通接点Pr,P_bを電源V_DDに
クランプするMOS型FET I_r3,I_b3を有し、MOS型FET
I_r2,I_b2のゲートは所定電位にバイアスされている。

次に、シフトレジスタ部26,27とフローティングゲートF
_r1〜F_rn,F_b1〜F_bnの位置関係を第４図に基づいて説明す
る。第１の信号発生手段１の受光部22、蓄積部24、シフ
トレジスタ部26の光電変換素子及び電荷転送エレメント
は共に等しいピッチ幅Ｗで48個づつ形成され、両側の４
個ずつの部分から成る第１、第２ブロックI_R,II_Rを除く
40個の部分から成る第３ブロックIII_Rの電荷転送エレメ
ントC_r1〜C_r40にフローティングゲートF_r1〜F_r40が並設
され、更に32個のフローティングゲートF_r1〜F_r32から
成る第４ブロックIV_Rと、残りの第５ブロックV_Rに分類
されている。そして、フローティングゲートF_r1〜F_r40
の一端は、第３図のMOS型FET M_r1,M_r2,…を介してリセ
ット端子RESに接続され、その内のフローティングゲー
トF_r1〜F_r32が第３図のMOS型FET Q_r1〜Q_rnを介して接
点P_rに接続されている。即ち、第３図の第１の信号発生
手段１には、第４図の第３、第４ブロックIII_R,IV_Rの部
分を代表として示し、他のI_R,II_R,V_Rの部分の記載は省
略してあるが、これらの信号電荷を水平方向へ転送する
際などに作動する予備の領域となっている。

一方、第２の信号発生手段２の受光部23、蓄積部25、シ
フトレジスタ部27の光電変換素子及び電荷転送エレメン
トは共に等しいピッチ幅Ｗ（第１の信号発生手段１とも
等しい）で40個ずつ形成され、両側の４個ずつの部分か
ら成る第１、第２ブロックI_B,II_Bを除く第３ブロックII
I_Bの電荷転送エレメントC_b1〜C_b32に隣接してフローテ
ィングゲートF_b1〜F_b32が並設されている。そして、フ
ローティングゲートF_b1〜F_b32の夫々の一端は、第３図
のMOS型FET M_b1〜M_bn,Q_b1〜Q_bnに接続している。即
ち、第３図の第２信号発生手段２は第４図の第３ブロッ
クIII_Bについて示されている。

又、受光部22は光軸に対して距離l₁だけ離れて形成さ
れ、受光部23は距離l₁に４ピッチ幅4Wを加算した距離l₂
（＝l₁＋4W）だけ離して形成されている。

この実施例による位相差検出装置は、半導体集積回路装
置としてIC化されるものであり、第３図及び第４図の信
号発生手段1,2及びフローティングゲートの構造を第５
図の概略断面図に基づいて説明する。

第５図において、Ｎ型半導体基板の表面部分に形成され
たＰ型拡散層（Ｐ−well）の一部に複数のN⁺型層か形成
されることで受光部22（23）の光電変化素子群が構成さ
れている。又、半導体基板上にはSiO₂層（図示せず）を
介して、障壁部28（29）、蓄積部24（25）の各電荷転送
エレメントを構成する転送ゲート電極層、トランスファ
ゲート30（31）を構成するゲート電極層及び、シフトレ
ジスタ部26（27）の各電荷転送エレメントを構成する転
送ゲート電極層が並設されている。更に、シフトレジス
タ部26,27の隣りには、フローティングゲートF_r1〜F_rn,
F_b1〜F_bnを構成するポリシリコン層及び電源V_DDにクラ
ンプされる電極層Alが積層されている。この電極層Al
は、複数形成されるフローティングゲートF_r1〜F_rn,F_b1
〜F_bnの上面全体を覆うように形成されている。そし
て、各フローティングゲートの一端に、MOS型FET M_r1
〜M_rn,M_b1〜M_bnが接続している。

ここで、リセット端子RESに印加されるリセット信号φ
_FGを電源V_DDと等しい電位にして“H"レベルの制御信号C
EによりMOS型FET M_r1〜M_rn,M_b1〜M_bnを介してフローテ
ィングゲートF_r1〜F_rn,F_b1〜F_bnを電源V_DDにクランプし
た後、再びMOS型FET M_r1〜M_rn,M_b1〜M_bnを遮断状態に
すると、第５図中の点線で示すように半導体基板内に深
いポテンシャル井戸が形成され、シフトレジスタ部26
（27）の信号電荷がフローティングゲート下の領域へ流
入する。この流入した信号電荷の夫々の電荷量に応じた
電圧変化が夫々のフローティングゲートF_r1〜F_rn（F_b1
〜F_bn）に生じ、受光部22（23）上の結像パターンを電
圧信号として検出することができる。

一方、リセット端子RESをアース電位にしてからMOS型FE
T M_r1〜M_rn（M_b1〜M_bn）をオンにすることによりフロ
ーティングゲートF_r1〜F_rn（F_b1〜F_bn）を“L"レベルに
すると、フローティングゲート下の領域のポテンシャル
井戸が浅くなり、再び信号電荷をシフトレジスタ部26
（27）へ戻すことができる。このような信号電荷の移動
は非破壊的に行なわれるので、信号電荷の読出しを何回
も繰返すことができる。

そして、このようにフローティングゲートF_r1〜F_rn（F
_b1〜F_bn）を介して発生する信号を、MOS型FET Q_r1〜Q
_rn（Q_b1〜Q_bn）マルチプレックス動作により時系列の信
号Ｒ（ｋ）,B（ｋ）に変換して各出力端子P_r0,P_b0に出
力する。

次に、第１図に示す演算手段３の構成を第６図に基づい
て説明する。この演算手段はスイッチト・キャパスタ積
分器から成り、第１、第２の信号発生手段1,2の出力端
子P_r0,P_b0（第３図参照）より延設された信号線34,35が
所定のサンプル・ホールド回路36,37の入力に接続され
ている。

サンプル・ホールド回路36の出力は、互いに直列接続さ
れたスイッチング素子40、容量素子C_s1及びスイッチン
グ素子41を介して差動積分器42の反転入力端子に接続さ
れ、容量素子C_s1の両端がスイッチング素子43,44を介し
てグランド端子に接続されている。一方、サンプル・ホ
ールド回路37の出力は互いに直列接続するスイッチング
素子45、容量素子C_s2及びスイッチング素子46を介して
差動積分器42の反転入力端子に接続され、容量素子C_s2
の両端がスイッチング素子47,48を介してグランド端子
に接続されている。差動積分器42の反転入力端子と出力
端子49との間には、相互に並列接続したスイッチング素
子50と容量素子C_Iが接続されている。

更に、サンプル・ホールド回路36,37の夫々の出力がア
ナログコンパレータ51の反転・非反転入力端子が接続さ
れ、その出力端子がチャネルセレクト回路52の入力端子
に接続し該セレクト回路52はスイッチング素子40,41,4
3,44,45,46,47,48の「オン」、「オフ」を制御するセレ
クト信号φ₁,φ₂,KA,KBを発生する。

アナログコンパレータ51は被演算信号のレベルがＲ
（ｋ）≧Ｂ（ｋ）の時は“H"レベル、Ｒ（ｋ）＜Ｂ
（ｋ）の時は“L"レベルの極性信号S_gnを出力し、この
極性信号S_gnのレベルに従ってセレクト信号φ₁,φ₂,KA,
KBの電圧レベルが決定されるようになっている。

次にかかる構成の演算手段の作動を第７図と共に説明す
る。尚、説明の都合上、２組の被演算信号Ｒ（１）,B
（１）とＲ（２）,B（２）が夫々所定の周期Ｔで供給さ
れる場合について述べる。即ち、この周期Ｔは第1,第２
の信号発生手段1,2が時系列的に被演算信号を発生する
タイミングに同期しており、夫々の周期Ｔの前半の周期
T_aにおいて信号Ｒ（１）,B（１）,R（２）,B（２）が第
３図のインピーダンス変換回路32,33より出力され、後
半の周期T_b内の更に期間T_Rにおいてインピーダンス変換
回路32,33のMOS型FET I_r3,I_b3がオンして接点P_r,P_bを
電源V_DDにクランプすることにより不要電荷等をリセッ
トする。そして、第７図中の点線で示す信号Ｂ（１）,B
（２）と実線で示す信号Ｒ（１）,R（２）との間に△Ｆ
のオフセットが存在するものとする。

まず演算の開始前には、スイッチ素子50をオンにして容
量素子C₁内の不要電荷を放出する。

次に、時刻t₁において、最初に供給された被演算信号Ｂ
（１）,R（１）を制御信号S_SHに同期してサンプル・ホ
ールド回路36,37に蓄え、その信号Ｂ（１）,R（１）を
アナログコンパレータ51で比較する。

この時、オフセット△Ｆを含んでＢ（１）＞Ｒ（１）の
関係にあるから、時刻t₆までの期間において、チャネル
セレクト回路52より出力される信号KA,φ_１がまず“H"
となり次の後半で制御信号KB,φ_２が“H"となる。即
ち、時刻t₂ないしt₃においては、スイッチ素子45,48が
「オン」、同時にスイッチ素子47,46が「オフ」となる
ので被演算信号Ｂ（１）が容量素子C_s2に充電される。
一方、これと同時に、スイッチ素子43,44が「オン」、
スイッチ素子40,41が「オフ」となるので容量素子C_s1の
不要電荷は放電される。次の時刻t₄ないしt₅において
は、スイッチ素子47,46がオン、スイッチ素子45,48がオ
フとなるので容量素子C_s2の一部の電荷は容量素子C_Iに
蓄積される。この容量素子C_Iに蓄積される電荷q_B（１）
は次式（２）で表わされる。

又、これと同時に時刻t₄ないしt₅の期間には、スイッチ
素子40,41が「オン」、スイッチ素子43,44がオフになる
ので、被演算信号Ｒ（１）が容量素子C_s1に供給され、
次式（３）で表わされる電荷q_R（１）の分だけ電荷q
_B（１）が減少する。

ただし、上記式（２），（３）で示した動作は、時刻t₄
ないしt₅の期間において同時に生ずるので、時刻t₆にお
いては、容量素子C_Iには次式（４）で示す電荷ｑ（１）
が保持される。

次に、リセット動作が行なわれる期間（被演算信号が発
生しない期間）T_R中の時刻t₇において、伝送線34,35の
電圧VR（１）,VB（１）をサンプル・ホールドする。も
し、第1,第２の信号発生手段1,2がオフセットを発生し
なければ、リセット時における電圧VR（１）,VB（１）
は等しくなるが第７図に示すようにオフセット△Ｆが存
在する場合には、被演算信号の発生期間でなくともオフ
セット分の電圧VR（１）,VB（１）が発生する。したが
って次の時刻t₁₂までの期間においては、このオフセッ
ト分を上記式（４）で示した電荷ｑ（１）から除去する
処理を行なう。

即ち、VB（１）＞VR（１）の関係にあるので、時刻t₁₂
までの期間において、クロックジェネレータ47よりの制
御信号KB,φ_１がまず“H"となり、次に制御信号KA,φ_２
が“H"となる。即ち、期間t₈ないしt₉においては、スイ
ッチ素子40,44が「オン」、スイッチ素子43,41が「オ
フ」となるので、信号VR（１）が容量素子C_s1に充電さ
れる。これと同時に、スイッチ素子47,48が「オン」、
スイッチ素子45,46は「オフ」となるので、容量素子C_s2
の不要電荷は放電され、次の時刻t₁₀ないしt₁₁において
は、スイッチ素子43,41が「オン」、スイッチ素子40,44
が「オフ」となり、同時にスイッチ素子45,46が「オ
ン」、スイッチ素子47,48が「オフ」となるので、容量
素子C_Iには次式（５）で示される電荷Ｑ（１）が蓄積さ
れることとなる。

ここで、上記式（５）の右辺第２項は、オフセット電圧
VR（１）−VB（１）、即ち△Ｆに相当する電荷を示すと
共に、符号を考慮すれば、上記式（４）の電荷ｑ（１）
に含まれるオフセット分の電荷を減算することとなる。
したがって、時刻t₁₂（１周期Ｔの終了時点）において
は、オフセットが除去された真の被演算信号の差分演算
結果が電荷Ｑ（１）の形で容量素子C_Iに保持される。

次の時刻t₁₂ないしt₁₃の期間においても被演算信号Ｂ
（２）,R（２）及び、リセット時の電圧VB（２）,VR
（２）について上記式（２）ないし（５）で示される処
理を行なうことにより、被演算信号Ｂ（２）,R（２）か
らオフセットが除去された差分演算結果が電荷Ｑ（２）
の形で求められ、上記式（５）で示した予め蓄積されて
いる電荷Ｑ（１）と加えられて〔Ｑ（１）＋Ｑ（２）〕
容量素子C_Iに保持されることとなる。以上の動作をｎ個
の被演算信号Ｂ（１）,B（２）…Ｂ（ｎ）,R（１）,R
（２）…Ｒ（ｎ）について行ない、その結果、容量素子
C_Iに蓄積される電荷をQ_Tで示せば、となり、上記式（６）の右辺第２項の減算処理で明らか
なように、オフセットが除去された差分値を得ることが
できる。

第７図と共に述べた基本動作の説明は、一対の被演算信
号Ｂ（ｋ）,R（ｋ）の相対移動量が無い場合であるが、
第３図に示す第１信号発生手段１のシフトレジスタ部26
に保持されている信号電荷を他方のシフトレジスタ部27
の信号電荷に対して１ピッチ分電荷を転送し、その相互
に位相のずれた信号電荷を時系列的に読出して上記式
（２）〜（６）の演算を行なうことにより、相対移動量
ｌを１としたときの差分値を得ることができる。そし
て、この相対移動量ｌを順に変化させた時の差分値は次
式（７）として得ることができ、前記式（１）に相当す
るものとなる。

この差分演算により相関値Q_T（１）,Q_T（２），…Q
_T（ｌ）を求め、これらの相関値の分布パターンから位
相差の検出を行なうことができ、オフセットを除去した
高精度の演算結果を得ることができる。例えば、第８図
（ａ）〜（ｂ）はカメラの自動焦点検出装置に適用した
場合の相関値のパターンを示すが、同図（ａ）のよう
に、相対移動量がｌ＝４で最大の相関値となる場合を合
焦状態とすれば、それより小さい相対移動量（ｌ＝２）
の時に最大の相関値が得られれば前ピン状態、それより
大きい相対移動量（ｌ＝６）の時に最大の相関値が得ら
れれば後ピン状態であると判別することができる。

尚、この実施例では、第７図のタイミングチャートに示
すように、オフセット除去の処理を被演算信号の差分演
算と交互に行なっているが、全ての差分演算を完了した
後にまとめてオフセット除去の処理を行なっても良い。

即ち、その処理を行なう場合には、第７図中の周期T_aに
おける処理を一対の被演算信号Ｂ（ｋ）,R（ｋ）につい
て行なう。この結果、次式（８）に示す差分値ｅ（１）
が電荷の形態で容量素子C_Iに蓄積される。

更に、夫々の周期T_aにおいてアナログコンパレータ44よ
り発生する極性信号S_gnすなわち被演算信号Ｂ（ｋ）,R
（ｋ）の大小関係を記憶する記憶装置を備え、Ｂ（ｋ）
＞Ｒ（ｋ）となった時の回数Ｌと、Ｂ（ｋ）＜Ｒ（ｋ）
となった時の回数Ｓとの差|L−S|を求める。

そして次に、被演算信号Ｂ（ｋ）,R（ｋ）のサンプルホ
ールド36,37への供給を停止し、この時の信号線34,35に
発生する電圧の差すなわちオフセット△Ｆについて|L−
S|回の差分演算を行なう。即ち、第７図の周期T_bに相当
する演算処理を|L−S|回行なう。尚、Ｌ＞Ｓの時は、容
量素子C_Iの蓄積電荷からオフセット△Ｆを|L−S|にわた
って減算するようにチャンネルセレクト回路52よりの制
御信号φ₁,φ₂,KA,KBのタイミングを制御し、逆に、Ｌ
＜Ｓの時は、容量素子C_Iの蓄積電荷にオフセット△Ｆを
|L−S|回に渡って加算するように上記制御信号φ₁,φ₂,
KA,KBを制御する。ここで、上記減算のためのタイミン
グは第７図の周期T_bにおけるものと同じであり、上記加
算のためのタイミングは、同図の周期T_aにおけるものと
同じである。

このような処理を行なうと、次式（９），（10）に示す
演算結果が得られる。

ただし、Ｌ＞Ｓの時。

ただし、Ｌ＜Ｓの時。

このように、差分演算結果からオフセット分が相殺され
て、オフセットのない差分値を得ることができる。更
に、相対移動量ｌを変えてこの処理を行なうことにより
次式（11），（12）に示す相関値のパターンを得ること
ができ、上記式（７）と同じ結果を得ることができる。

ただし、Ｌ＞Ｓの時。

ただし、Ｌ＜Ｓの時。

尚、上記式（11），（12）のβは上記式（９），（10）
の右辺第２項に相当する。

［発明の効果］以上説明したように本発明によれば、被演算信号間のレ
ベルの差に相当する電荷と、被演算信号が無いときに生
じるレベルの差即ちオフセットに相当する電荷を差動積
分器において相殺させるようにしたので、高精度の差分
演算を行なうことが可能となる。又、回路構成が簡素で
あり、更に、この演算精度は容量素子の相対精度によっ
て決まるものであるから、半導体集積回路技術によるIC
化に好適であり、装置の小型に効果がある。

【図面の簡単な説明】

第１図は本発明による位相差検出装置の一実施例の基本
構成を示すブロック図、第２図は該実施例をカメラの自
動焦点検出装置に適用した場合の構成を示す概略構成
図、第３図は第１図における第１、第２の信号発生手段
の構成を示すブロック図、第４図は第３図に示す第１、
第２の信号発生手段の受光部、蓄積部、シフトレジスタ
部の配置構成を示す説明図、第５図は第１、第２の信号
発生手段の動作原理を示すための要部断面図、第６図は
第１図の演算手段の構成を示す回路図、第７図は第６図
の演算手段の差動を説明するためのタイミングチャー
ト、第８図はこの実施例によって得られる相関値の一例
を示すグラフである。 1:第１の信号発生手段 2:第２の信号発生手段 3:演算手段 36,37:サンプル・ホールド回路 42:差動積分器 49:出力端子 51:アナログコンパレータ 52:チャネルセレクト回路 40,41,43,44,45,46,47,48,50:スイッチ素子 C_s1,C_s2,C_I:容量素子

Claims

【特許請求の範囲】

【請求項１】一対の被演算信号間の差分値を積分演算す
る位相差検出装置において、前記一方の被演算信号をサンプル・ホールドする第１の
サンプル・ホールド回路と、前記他方の被演算信号をサンプル・ホールドする第２の
サンプル・ホールド回路と、複数の容量素子及びこれらの容量素子間を断接するスイ
ッチング素子群とを有し第１、第２のサンプル・ホール
ド回路に保持される被演算信号が供給されるスイッチト
・キャパシタ積分器と、該第１、第２のサンプル・ホールド回路に保持される被
演算信号の大小関係を比較してこれらの信号の大小関係
に応じた制御信号を発生し、該制御信号に基づいて上記
スイッチング素子群を制御することにより、これらの信
号の差の絶対値の積分値に相当する電荷を上記スイッチ
ト・キャパシタ積分器に蓄積させると共に、該第１、第２のサンプル・ホールド回路に被演算信号が
保持されない期間においてこれらのサンプル・ホールド
回路の出力の大小関係に基づいて上記スイッチング素子
群を制御することによりオフセットに相当する電荷を上
記スイッチト・キャパシタ積分器に蓄積されている電荷
より減算又は加算させる手段とを具備したことを特徴と
する位相差検出装置。