JPH0754372B2 - 位相差検出装置 - Google Patents
位相差検出装置Info
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- JPH0754372B2 JPH0754372B2 JP62168895A JP16889587A JPH0754372B2 JP H0754372 B2 JPH0754372 B2 JP H0754372B2 JP 62168895 A JP62168895 A JP 62168895A JP 16889587 A JP16889587 A JP 16889587A JP H0754372 B2 JPH0754372 B2 JP H0754372B2
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B7/00—Mountings, adjusting means, or light-tight connections, for optical elements
- G02B7/28—Systems for automatic generation of focusing signals
- G02B7/34—Systems for automatic generation of focusing signals using different areas in a pupil plane
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Focusing (AREA)
- Automatic Focus Adjustment (AREA)
- Measurement Of Optical Distance (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えばカメラの自動焦点検出装置などに適用
される位相差検出装置に関し、特に、位相差検出の為の
演算処理をアナログ信号処理にて行う位相差検出装置に
関する。
される位相差検出装置に関し、特に、位相差検出の為の
演算処理をアナログ信号処理にて行う位相差検出装置に
関する。
［従 来 例］ 従来の位相差検出装置をカメラの自動焦点検出装置に適
用した場合について述べれば、撮影レンズの後方に位置
するフィルム等価面の更に後方にコンデンサレンズ、セ
パレータレンズ及び位相差検出装置が順に配置され、こ
の位相差検出装置は、セパレータレンズによって結像さ
れる一対の被写体像を光電変換するCCD等からなる一対
のイメージセンサと、光電変換により発生した電気信号
に基づき上記一対の被写体像の位相差を演算して合焦状
態を判別する演算回路を備えている。
用した場合について述べれば、撮影レンズの後方に位置
するフィルム等価面の更に後方にコンデンサレンズ、セ
パレータレンズ及び位相差検出装置が順に配置され、こ
の位相差検出装置は、セパレータレンズによって結像さ
れる一対の被写体像を光電変換するCCD等からなる一対
のイメージセンサと、光電変換により発生した電気信号
に基づき上記一対の被写体像の位相差を演算して合焦状
態を判別する演算回路を備えている。
即ち、一方のイメージセンサより時系列的に出力される
被演算信号Ｂ（ｋ）と、他方のイメージセンサより時系
列的に出力される被演算信号Ｒ（ｋ）とを次式（１）に
従って差分演算することにより、相関値Ｈ（１）,H
（２）〜Ｈ（ｌ）を演算し、この相関値の分布パターン
から合焦状態及びピトンのずれ量を検出する。
被演算信号Ｂ（ｋ）と、他方のイメージセンサより時系
列的に出力される被演算信号Ｒ（ｋ）とを次式（１）に
従って差分演算することにより、相関値Ｈ（１）,H
（２）〜Ｈ（ｌ）を演算し、この相関値の分布パターン
から合焦状態及びピトンのずれ量を検出する。
Ｈ（ｌ）＝|B（ｋ）−Ｒ（ｋ＋ｌ−1| ……（１） 但し、ｌは１以上の整数で、信号Ｂ（ｋ）とＲ（ｋ）の
相対移動量を示す。
相対移動量を示す。
［発明が解決しようとする問題点］ しかしながら、この様な従来の位相差検出装置にあって
は、マイクロコンピュータ等を用いてデジタル信号処理
による演算を行っているため、高速かつ高精度の演算を
行うためには高価なA/D変換器等を必要とし、又、演算
を行うマイクロコンピュータ等のビット数の制限に起因
するまるめ誤差が生じて演算精度の低下を招来し、更
に、演算処理のためのコンピュータプログラム設計の負
担が大きくなるとともに多量のデジタルデータを記憶す
る大型の記憶装置を必要とする等の問題があった。
は、マイクロコンピュータ等を用いてデジタル信号処理
による演算を行っているため、高速かつ高精度の演算を
行うためには高価なA/D変換器等を必要とし、又、演算
を行うマイクロコンピュータ等のビット数の制限に起因
するまるめ誤差が生じて演算精度の低下を招来し、更
に、演算処理のためのコンピュータプログラム設計の負
担が大きくなるとともに多量のデジタルデータを記憶す
る大型の記憶装置を必要とする等の問題があった。
［問題点を解決するための手段］ 本発明は、この様な問題点に鑑みて成されたものであ
り、高速かつ高精度で演算処理を行うとともに、簡素な
構成にしてIC化に適した位相差検出装置を提供すること
を目的とする。
り、高速かつ高精度で演算処理を行うとともに、簡素な
構成にしてIC化に適した位相差検出装置を提供すること
を目的とする。
この目的を達成するために本発明は、撮影レンズを通過
した被写体光束から得られる一対の結像の相対的な間隔
を検出して該撮影レンズの合焦状態を判別する位相差検
出装置において、 前記第１の結像を受光するように一列に配置された画素
群からなる第１の受光部と、該第１の受光部の夫々の画
素に生じる信号を所定方向に転送させると共に、該信号
をCCDのフローティングゲートを介して並列的に出力す
る第１の信号読出部と、該第１の信号読出部から並列的
に出力された信号を時系列の第１の被演算信号に変換し
て出力する手段とを有する第１の信号発生手段と、前記
第２の結像を受光するように一列に配置された画素群か
らなる第２の受光部と、該第２の受光部の夫々の画素に
生じる信号をCCDのフローティングゲートを介して並列
的に出力する第２の信号読出部と、該第２の信号読出部
から並列的に出力された信号を該第１の被演算信号に対
して所定の相対移動量を有する時系列の第２の被演算信
号に変化して出力する手段とを有する第２の信号発生手
段と、 複数の容量素子及びこれらの容量素子間を断接するスイ
ッチング素子群とを有し第1,第２の被演算信号が供給さ
れるスイッチト・キャパシタ積分器と、該複数の容量素
子の容量を変えてスイッチト・キャパシタ積分器の利得
を制御する利得制御手段と、該第1,第２の被演算信号の
大小関係を比較してこれらの信号の大小関係に応じた制
御信号を発生し、該制御信号に基づいて上記スイッチン
グ素子群を制御することにより、第1,第２の被演算信号
の差の絶対値の積分値に相当する電荷を上記スイッチト
・キャパシタ積分器に発生させると共に、上記相対移動
量を変化させる毎に所定数の第1,第２の被演算信号に基
づく積分値を相関値として発生させる制御手段とを具備
し、スイッチト・キャパシタ積分器の利得を変えること
によって、相関演算の自由度を向上することができるよ
うにしたことを技術的要点とする。
した被写体光束から得られる一対の結像の相対的な間隔
を検出して該撮影レンズの合焦状態を判別する位相差検
出装置において、 前記第１の結像を受光するように一列に配置された画素
群からなる第１の受光部と、該第１の受光部の夫々の画
素に生じる信号を所定方向に転送させると共に、該信号
をCCDのフローティングゲートを介して並列的に出力す
る第１の信号読出部と、該第１の信号読出部から並列的
に出力された信号を時系列の第１の被演算信号に変換し
て出力する手段とを有する第１の信号発生手段と、前記
第２の結像を受光するように一列に配置された画素群か
らなる第２の受光部と、該第２の受光部の夫々の画素に
生じる信号をCCDのフローティングゲートを介して並列
的に出力する第２の信号読出部と、該第２の信号読出部
から並列的に出力された信号を該第１の被演算信号に対
して所定の相対移動量を有する時系列の第２の被演算信
号に変化して出力する手段とを有する第２の信号発生手
段と、 複数の容量素子及びこれらの容量素子間を断接するスイ
ッチング素子群とを有し第1,第２の被演算信号が供給さ
れるスイッチト・キャパシタ積分器と、該複数の容量素
子の容量を変えてスイッチト・キャパシタ積分器の利得
を制御する利得制御手段と、該第1,第２の被演算信号の
大小関係を比較してこれらの信号の大小関係に応じた制
御信号を発生し、該制御信号に基づいて上記スイッチン
グ素子群を制御することにより、第1,第２の被演算信号
の差の絶対値の積分値に相当する電荷を上記スイッチト
・キャパシタ積分器に発生させると共に、上記相対移動
量を変化させる毎に所定数の第1,第２の被演算信号に基
づく積分値を相関値として発生させる制御手段とを具備
し、スイッチト・キャパシタ積分器の利得を変えること
によって、相関演算の自由度を向上することができるよ
うにしたことを技術的要点とする。
［実 施 例］ 以下、本発明による位相差検出装置の一実施例を図面と
ともに説明する。第１図は、基本構成を示すブロック図
であり、位相差の検出が行われる一対の被演算信号R,B
を発生する第1,第２の信号発生手段と、前記第１式と同
様の差分演算処理を行う演算手段３及び装置全体の動作
を制御する同期信号発生手段４で構成されている。
ともに説明する。第１図は、基本構成を示すブロック図
であり、位相差の検出が行われる一対の被演算信号R,B
を発生する第1,第２の信号発生手段と、前記第１式と同
様の差分演算処理を行う演算手段３及び装置全体の動作
を制御する同期信号発生手段４で構成されている。
この位相差検出手段は、一般的には一対の被演算信号間
の位相差を検出するものであるから各種用途に利用でき
るが、この実施例では写真やビデオ等のカメラの自動焦
点検出装置に適用した場合について説明する。
の位相差を検出するものであるから各種用途に利用でき
るが、この実施例では写真やビデオ等のカメラの自動焦
点検出装置に適用した場合について説明する。
まず構成を述べると、第２図において、カメラの光学系
に備えられた撮影レンズ５の後方に位置するフィルム等
価面６の更に後方にコンデンサレンズ７、セパレータレ
ンズ８が順に配置され、セパレータレンズ８の結像面に
第1,第２の信号発生手段1,2が設けられている。
に備えられた撮影レンズ５の後方に位置するフィルム等
価面６の更に後方にコンデンサレンズ７、セパレータレ
ンズ８が順に配置され、セパレータレンズ８の結像面に
第1,第２の信号発生手段1,2が設けられている。
第1,第２の信号発生手段1,2は、例えば本願発明者が先
に出願した特願昭61−212720号、同61−212721号、同61
−222211号に開示される電荷蓄積デバイス等が用いられ
る。第３図は特願昭61−222211号に示される参照イメー
ジセンサと参照読出部を第１の信号発生手段１とし、基
準イメージセンサと基準読出部を第２の信号発生手段２
として適用した場合を示す。
に出願した特願昭61−212720号、同61−212721号、同61
−222211号に開示される電荷蓄積デバイス等が用いられ
る。第３図は特願昭61−222211号に示される参照イメー
ジセンサと参照読出部を第１の信号発生手段１とし、基
準イメージセンサと基準読出部を第２の信号発生手段２
として適用した場合を示す。
第３図に基づいて構成を説明すると、第１の信号発生手
段１は、セパレータレンズ８よりの一方の結像を受光す
る複数の光電変換素子Dr1〜Drnを有する受光部22、第２
の信号発生手段２はセパレータレンズ８よりの他方の結
像を受光する複数の光電変換素子Db1〜Dbnを有する受光
部23を具備しており、受光部22,23は光軸に対して直交
する方向に所定の間隔を置いて延設され、更に、各々の
受光部22,23に対して蓄積部24,25及びシフトレジスタ部
26,27が順に並設されている。
段１は、セパレータレンズ８よりの一方の結像を受光す
る複数の光電変換素子Dr1〜Drnを有する受光部22、第２
の信号発生手段２はセパレータレンズ８よりの他方の結
像を受光する複数の光電変換素子Db1〜Dbnを有する受光
部23を具備しており、受光部22,23は光軸に対して直交
する方向に所定の間隔を置いて延設され、更に、各々の
受光部22,23に対して蓄積部24,25及びシフトレジスタ部
26,27が順に並設されている。
即ち、蓄積部24,25及びシフトレジスタ部26,27は、光電
変換素子Dr1〜Drn;Db1〜Dbnに対応した電荷転送エレメ
ントTr1〜Trn,Tb1〜Tbn,Cr1〜Crn,Cb1〜Cbnを有するCCD
（電荷転送デバイス）から成り、蓄積部24,25は受光部2
2,23の夫々の光電変換素子Dr1〜Drn,Db1〜Dbnに発生し
た信号電荷を並列に受け取り、更にシフトレジスタ部2
6,27へ並列転送し、一方のシフトレジスタ部26はそれを
矢印にて示す水平方向へ電荷転送する。尚、シフトレジ
スタ部26,27の作動は後述するが、他方のシフトレジス
タ部27は水平方向への電荷転送を行なわない。
変換素子Dr1〜Drn;Db1〜Dbnに対応した電荷転送エレメ
ントTr1〜Trn,Tb1〜Tbn,Cr1〜Crn,Cb1〜Cbnを有するCCD
（電荷転送デバイス）から成り、蓄積部24,25は受光部2
2,23の夫々の光電変換素子Dr1〜Drn,Db1〜Dbnに発生し
た信号電荷を並列に受け取り、更にシフトレジスタ部2
6,27へ並列転送し、一方のシフトレジスタ部26はそれを
矢印にて示す水平方向へ電荷転送する。尚、シフトレジ
スタ部26,27の作動は後述するが、他方のシフトレジス
タ部27は水平方向への電荷転送を行なわない。
28,29は、受光部22,23から蓄積部24,25へ信号電荷を移
動させるチャネル部の表面上に形成された導電層であ
り、ポリシリコン層で形成され、ポテンシャル障壁部と
なっている。30,31は信号電荷の移動を制御するトラン
スファゲートである。
動させるチャネル部の表面上に形成された導電層であ
り、ポリシリコン層で形成され、ポテンシャル障壁部と
なっている。30,31は信号電荷の移動を制御するトラン
スファゲートである。
更に、夫々の電荷転送エレメントCr1〜Crn,Cb1〜Cbnに
隣接してフローティングゲートFr1〜Frn,Fb1〜Fbnが形
成され、夫々のフローティングゲートFr1〜Frn,Fb1〜F
bnは、ゲートに制御信号CEが供給されるMOS型FET Mr1
〜Mrn,Mb1〜Mbnを介してリセット端子RESに接続される
と共に、ゲートにチャネル切換信号CH1〜CHnが印加され
ることによりマルチプレックス動作を行なうMOS型FET
Qr1〜Qrn,Qb1〜Qbnを介して共通接点Pr,Pbに接続され、
共通接点Pr,Pbは夫々インピーダンス変換回路32,33を介
して出力端子Pro,Pboに接続している。
隣接してフローティングゲートFr1〜Frn,Fb1〜Fbnが形
成され、夫々のフローティングゲートFr1〜Frn,Fb1〜F
bnは、ゲートに制御信号CEが供給されるMOS型FET Mr1
〜Mrn,Mb1〜Mbnを介してリセット端子RESに接続される
と共に、ゲートにチャネル切換信号CH1〜CHnが印加され
ることによりマルチプレックス動作を行なうMOS型FET
Qr1〜Qrn,Qb1〜Qbnを介して共通接点Pr,Pbに接続され、
共通接点Pr,Pbは夫々インピーダンス変換回路32,33を介
して出力端子Pro,Pboに接続している。
インピーダンス変換回路32,33は共に同一の回路構成か
ら成り、電源VDDとアース端子間にドレイン・ソース路
を直列接続するMOS型FETIr1,Ir2,Ib1,Ib2と、MOS型FETI
r1,Ib1のゲート・ソース間に並列接続されリフレッシュ
信号φＲが印加されると共通接点Pr,Pbを電源VDDにクラ
ンプするMOS型FET Ir3,Ib3を有し、MOS型FET Ir2,Ib2
のゲートは所定電位にバイアスされている。
ら成り、電源VDDとアース端子間にドレイン・ソース路
を直列接続するMOS型FETIr1,Ir2,Ib1,Ib2と、MOS型FETI
r1,Ib1のゲート・ソース間に並列接続されリフレッシュ
信号φＲが印加されると共通接点Pr,Pbを電源VDDにクラ
ンプするMOS型FET Ir3,Ib3を有し、MOS型FET Ir2,Ib2
のゲートは所定電位にバイアスされている。
次に、シフトレジスタ部26,27とフローティングゲートF
r1〜Frn,Fb1〜Fbnの位置関係を第４図に基づいて説明す
る。第１の信号発生手段１の受光部22、蓄積部24、シフ
トレジスタ部26の光電変換素子及び電荷転送エレメント
は共に等しいピッチ幅Ｗで48個ずつ形成され、両側の４
個ずつの部分から成る第1,第２ブロックIR,IIRを除く40
個の部分から成る第３ブロックIIIRの電荷転送エレメン
トCr1〜Cr40にフローティングゲートFr1〜Fr40が並設さ
れ、更に32個のフローティングゲートFr1〜Fr32から成
る第４ブロックIVRと、残りの第５ブロックVRに分類さ
れている。そして、フローティングゲートFr1〜Fr40の
一端は、第３図のMOS型FET Mr1,Mr2,…を介してリセッ
ト端子RESに接続され、その内のフローティングゲートF
r1〜Fr32が第３図のMOS型FET Qr1〜Qrnを介して接点Pr
に接続されている。即ち、第３図の第１の信号発生手段
１には、第４図の第３、第４ブロックIIIR,IVRの部分を
代表して示し、他のIR,IIR,VRの部分の記載は省略して
あるがこれらは信号電荷を水平方向へ転送する際などに
作動する予備の領域となっている。
r1〜Frn,Fb1〜Fbnの位置関係を第４図に基づいて説明す
る。第１の信号発生手段１の受光部22、蓄積部24、シフ
トレジスタ部26の光電変換素子及び電荷転送エレメント
は共に等しいピッチ幅Ｗで48個ずつ形成され、両側の４
個ずつの部分から成る第1,第２ブロックIR,IIRを除く40
個の部分から成る第３ブロックIIIRの電荷転送エレメン
トCr1〜Cr40にフローティングゲートFr1〜Fr40が並設さ
れ、更に32個のフローティングゲートFr1〜Fr32から成
る第４ブロックIVRと、残りの第５ブロックVRに分類さ
れている。そして、フローティングゲートFr1〜Fr40の
一端は、第３図のMOS型FET Mr1,Mr2,…を介してリセッ
ト端子RESに接続され、その内のフローティングゲートF
r1〜Fr32が第３図のMOS型FET Qr1〜Qrnを介して接点Pr
に接続されている。即ち、第３図の第１の信号発生手段
１には、第４図の第３、第４ブロックIIIR,IVRの部分を
代表して示し、他のIR,IIR,VRの部分の記載は省略して
あるがこれらは信号電荷を水平方向へ転送する際などに
作動する予備の領域となっている。
一方、第２の信号発生手段２の受光部23、蓄積部25、シ
フトレジスタ部27の光電変換素子及び電荷転送エレメン
トは共に等しいピッチ幅Ｗ（第１の信号発生手段１とも
等しい）で40個ずつ形成され、両側の４個ずつの部分か
ら成る第1,第２ブロックIB,IIBを除く第３ブロックIIIB
の電荷転送エレメントCb1〜Cb32に隣接してフローティ
ングゲートFb1〜Fb32が並設されている。そして、フロ
ーティングゲートFb1〜Fb32の夫々の一端は、第３図のM
OS型FET Mb1〜Mbn,Qb1〜Qbnに接続している。即ち、第
３図の第２信号発生手段２は第４図の第３ブロックIIIB
について示されている。
フトレジスタ部27の光電変換素子及び電荷転送エレメン
トは共に等しいピッチ幅Ｗ（第１の信号発生手段１とも
等しい）で40個ずつ形成され、両側の４個ずつの部分か
ら成る第1,第２ブロックIB,IIBを除く第３ブロックIIIB
の電荷転送エレメントCb1〜Cb32に隣接してフローティ
ングゲートFb1〜Fb32が並設されている。そして、フロ
ーティングゲートFb1〜Fb32の夫々の一端は、第３図のM
OS型FET Mb1〜Mbn,Qb1〜Qbnに接続している。即ち、第
３図の第２信号発生手段２は第４図の第３ブロックIIIB
について示されている。
又、受光部22は光軸に対して距離l1だけ離れて形成さ
れ、受光部23は距離l1に４ピッチ幅4Wを加算した距離l2
（＝l1＋4W）だけ離して形成されている。
れ、受光部23は距離l1に４ピッチ幅4Wを加算した距離l2
（＝l1＋4W）だけ離して形成されている。
この実施例による位相差検出装置は、半導体集積回路装
置としてIC化されるものであり、第3,4図の信号発生手
段1,2及びフローティングゲートの構造を第５図の概略
断面図に基づいて説明する。
置としてIC化されるものであり、第3,4図の信号発生手
段1,2及びフローティングゲートの構造を第５図の概略
断面図に基づいて説明する。
第５図において、Ｎ型半導体基板の表面部分に形成され
たＰ型拡散層（Ｐ−well）の一部に複数のN+型層が形成
されることで受光部22（23）の光電変換素子群が構成さ
れている。又、半導体基板上にはSiO2層（図示せず）を
介して、障壁部28（29）、蓄積部24（25）の各電荷転送
エレメントを構成する転送ゲート電極層、トランスファ
ゲート30（31）を構成するゲート電極層及び、シフトレ
ジスタ部26（27）の各電荷転送エレメントを構成する転
送ゲート電極層が並設されている。更に、シフトレジス
タ部26,27の隣りには、フローティングゲートFr1〜Frn,
Fb1〜Fbnを構成するポリシリコン層及び、電源VDDにク
ランプされる電極層Alが積層されている。この電極層Al
は、複数形成されるフローティングゲートFr1〜Frn,Fb1
〜Fbnの上面全体を覆うように形成されている。そし
て、各フローティングゲートの一端にMOS型FET Mr1〜M
rn,Mb1〜Mbnが接続している。
たＰ型拡散層（Ｐ−well）の一部に複数のN+型層が形成
されることで受光部22（23）の光電変換素子群が構成さ
れている。又、半導体基板上にはSiO2層（図示せず）を
介して、障壁部28（29）、蓄積部24（25）の各電荷転送
エレメントを構成する転送ゲート電極層、トランスファ
ゲート30（31）を構成するゲート電極層及び、シフトレ
ジスタ部26（27）の各電荷転送エレメントを構成する転
送ゲート電極層が並設されている。更に、シフトレジス
タ部26,27の隣りには、フローティングゲートFr1〜Frn,
Fb1〜Fbnを構成するポリシリコン層及び、電源VDDにク
ランプされる電極層Alが積層されている。この電極層Al
は、複数形成されるフローティングゲートFr1〜Frn,Fb1
〜Fbnの上面全体を覆うように形成されている。そし
て、各フローティングゲートの一端にMOS型FET Mr1〜M
rn,Mb1〜Mbnが接続している。
ここで、リセット端子RESに印加されるリセット信号φ
FGを電源VDDと等しい電位にして“H"レベルの制御信号C
EによりMOS型FET Mr1〜Mrn,Mb1〜Mbnを介してフローテ
ィングゲートFr1〜Frn,Fb1〜Fbnを電源VDDにクランプし
た後、再びMOS型FETMr1〜Mrn,Mb1〜Mbnを遮断状態にす
ると、第５図中の点線で示すように半導体基板内に深い
ポテンシャル井戸が形成され、シフトレジスタ部26（2
7）の信号電荷がフローティングゲート下の領域へ流入
する。この流入した信号電荷の夫々の電荷量に応じた電
圧変化が夫々のフローティングゲートFr1〜Frn（Fb1〜F
bn）に生じ、受光部22（23）上の結像パターンを電圧信
号として検出することができる。一方、リセット端子RE
Sをアース電位にしてからMOS型FET Mr1〜Mrn,Mb1〜Mbn
をオンにすることによりフローティングゲートFr1〜
Frn,Fb1〜Fbnを“L"レベルにすると、フローティングゲ
ート下の領域のポテンシャル井戸が浅くなり、再び信号
電荷をシフトレジスタ部26（27）へ戻すことができる。
このような信号電荷の移動は非破壊的に行なわれるの
で、信号電荷の読出しを繰返すことができる。
FGを電源VDDと等しい電位にして“H"レベルの制御信号C
EによりMOS型FET Mr1〜Mrn,Mb1〜Mbnを介してフローテ
ィングゲートFr1〜Frn,Fb1〜Fbnを電源VDDにクランプし
た後、再びMOS型FETMr1〜Mrn,Mb1〜Mbnを遮断状態にす
ると、第５図中の点線で示すように半導体基板内に深い
ポテンシャル井戸が形成され、シフトレジスタ部26（2
7）の信号電荷がフローティングゲート下の領域へ流入
する。この流入した信号電荷の夫々の電荷量に応じた電
圧変化が夫々のフローティングゲートFr1〜Frn（Fb1〜F
bn）に生じ、受光部22（23）上の結像パターンを電圧信
号として検出することができる。一方、リセット端子RE
Sをアース電位にしてからMOS型FET Mr1〜Mrn,Mb1〜Mbn
をオンにすることによりフローティングゲートFr1〜
Frn,Fb1〜Fbnを“L"レベルにすると、フローティングゲ
ート下の領域のポテンシャル井戸が浅くなり、再び信号
電荷をシフトレジスタ部26（27）へ戻すことができる。
このような信号電荷の移動は非破壊的に行なわれるの
で、信号電荷の読出しを繰返すことができる。
そして、このようにフローティングゲートFr1〜Frn,Fb1
〜Fbnを介して発生する信号を、MOS型FET Qr1〜Qrn,Q
b1〜Qbnのマルチプレックス動作により時系列の信号Ｒ
（ｋ）,B（ｋ）に変換して各出力端子Pr0,Pb0に出力す
る。
〜Fbnを介して発生する信号を、MOS型FET Qr1〜Qrn,Q
b1〜Qbnのマルチプレックス動作により時系列の信号Ｒ
（ｋ）,B（ｋ）に変換して各出力端子Pr0,Pb0に出力す
る。
次に、第１図に示す演算手段３の構成を第６図に基づい
て説明する。この演算手段はスイッチト・キャパシタ積
分器から成り、第１の信号発生手段１の出力端子P
r0（第３図参照）より延設された信号線が、互いに直列
接続された増幅器amp1、スイッチング素子40、容量素子
Cs1及びスイッチング素子41を介して差動積分器42の反
転入力端子に接続され、容量素子Cs1の両端がスイッチ
ング素子43,44を介してグランド端子に接続されてい
る。一方、第２の信号発生手段２の出力端子Pb0（第３
図参照）より延設された信号線が、互いに直列接続する
増幅器amp2、スイッチング素子45、容量素子Cs2及びス
イッチング素子46を介して差動積分器42の反転入力端子
に接続され、容量素子Cs2の両端がスイッチング素子47,
48を介してグランド端子に接続されている。差動積分器
42の反転入力端子と出力端子49との間には、相互に並列
接続したスイッチング素子50と容量素子CIが接続されて
いる。
て説明する。この演算手段はスイッチト・キャパシタ積
分器から成り、第１の信号発生手段１の出力端子P
r0（第３図参照）より延設された信号線が、互いに直列
接続された増幅器amp1、スイッチング素子40、容量素子
Cs1及びスイッチング素子41を介して差動積分器42の反
転入力端子に接続され、容量素子Cs1の両端がスイッチ
ング素子43,44を介してグランド端子に接続されてい
る。一方、第２の信号発生手段２の出力端子Pb0（第３
図参照）より延設された信号線が、互いに直列接続する
増幅器amp2、スイッチング素子45、容量素子Cs2及びス
イッチング素子46を介して差動積分器42の反転入力端子
に接続され、容量素子Cs2の両端がスイッチング素子47,
48を介してグランド端子に接続されている。差動積分器
42の反転入力端子と出力端子49との間には、相互に並列
接続したスイッチング素子50と容量素子CIが接続されて
いる。
更に、出力端子Pr0,Pb0より延設された信号線にはアナ
ログコンパレータ51の反転・被反転入力端子が接続さ
れ、その出力端子がチャネルセレクト回路52の入力端子
に接続し該セレクト回路52はスイッチング素子40,41,4
3,44,45,46,47,48の「オン」，「オフ」を制御するセレ
クト信号φ1,φ2,KA,KBを発生する。
ログコンパレータ51の反転・被反転入力端子が接続さ
れ、その出力端子がチャネルセレクト回路52の入力端子
に接続し該セレクト回路52はスイッチング素子40,41,4
3,44,45,46,47,48の「オン」，「オフ」を制御するセレ
クト信号φ1,φ2,KA,KBを発生する。
アナログコンパレータ51は被演算信号のレベルがＲ
（ｋ）≧Ｂ（ｋ）の時は“H"レベル、Ｒ（ｋ）＜Ｂ
（ｋ）の時は“L"レベルの極性信号Sgnを出力し、この
極性信号Sgnのレベルに従ってセレクト信号φ1,φ2,KA,
KBの電圧レベルが決定されるようになっている。
（ｋ）≧Ｂ（ｋ）の時は“H"レベル、Ｒ（ｋ）＜Ｂ
（ｋ）の時は“L"レベルの極性信号Sgnを出力し、この
極性信号Sgnのレベルに従ってセレクト信号φ1,φ2,KA,
KBの電圧レベルが決定されるようになっている。
更に、差動積分器42の反転入力端子より複数のスイッチ
ング素子Tk1,Tk2〜Tkm、出力端子49より複数のスイッチ
ング素子Ｔ′k1〜Ｔ′k2〜Ｔ′kmが夫々直列に接続さ
れ、夫々順に対応する各接続点間に複数の容量素子CI2
〜CImが並列に接続されている。
ング素子Tk1,Tk2〜Tkm、出力端子49より複数のスイッチ
ング素子Ｔ′k1〜Ｔ′k2〜Ｔ′kmが夫々直列に接続さ
れ、夫々順に対応する各接続点間に複数の容量素子CI2
〜CImが並列に接続されている。
次に、かかる構成の演算手段の作動を第７図のタイミン
グチャートに基づいて説明する。
グチャートに基づいて説明する。
最初に、スイッチング素子Tk1〜Tkm,T′k1〜Ｔ′kmが全
てオフ（開放）している場合について説明する。
てオフ（開放）している場合について説明する。
まず、図示していないリセット手段よりのリセット信号
φRSTによりスイッチング素子50が「オン」となって容
量素子CIの不要電荷を放電した後、再びスイッチング素
子50を「オフ」にして第７図に示す動作が開始される。
φRSTによりスイッチング素子50が「オン」となって容
量素子CIの不要電荷を放電した後、再びスイッチング素
子50を「オフ」にして第７図に示す動作が開始される。
第1,第２の信号発生手段1,2からは同図（Ａ）に示すよ
うに所定の周期で被演算信号Ｒ（ｋ）,B（ｋ）が出力さ
れる。時刻t1ないしt2の期間のように被演算信号がＲ
（ｋ）≧Ｂ（ｋ）の関係にあると極性信号Sgnは“H"と
なり、同図（Ｂ），（Ｃ），（Ｄ），（Ｅ）に示すよう
な矩形波のセレクト信号φ1,φ2,KA,KBが発生される。
ここでセレクト信号φ１とφ２は、KAとKBは相互に同時
には“H"とはならないタイミングで発生する。一方、時
刻t3ないしt4の期間のように被演算信号がＲ（ｋ）＜
（ｋ）の関係にあると極性信号Sgnは“L"となり、時間t
1ないしt2とは位相が逆のセレクト信号KA,KBが発生す
る。尚、セレクト信号φ1,φ２は極性信号Sgnのレベル
にかかわらず同じタイミングで発生する。
うに所定の周期で被演算信号Ｒ（ｋ）,B（ｋ）が出力さ
れる。時刻t1ないしt2の期間のように被演算信号がＲ
（ｋ）≧Ｂ（ｋ）の関係にあると極性信号Sgnは“H"と
なり、同図（Ｂ），（Ｃ），（Ｄ），（Ｅ）に示すよう
な矩形波のセレクト信号φ1,φ2,KA,KBが発生される。
ここでセレクト信号φ１とφ２は、KAとKBは相互に同時
には“H"とはならないタイミングで発生する。一方、時
刻t3ないしt4の期間のように被演算信号がＲ（ｋ）＜
（ｋ）の関係にあると極性信号Sgnは“L"となり、時間t
1ないしt2とは位相が逆のセレクト信号KA,KBが発生す
る。尚、セレクト信号φ1,φ２は極性信号Sgnのレベル
にかかわらず同じタイミングで発生する。
これらのセレクト信号φ1,φ2,KA,KBにより期間t1〜t2
の前半の周期TF1ではスイッチング素子44,48及びスイッ
チング素子40,47が「オン」となり、被演算信号Ｒ
（ｋ）が容量素子Cs1に充電され、容量素子Cs2の不要電
荷が放電される。次に期間t1〜t2の後半の周期TR1にお
いてはスイッチング素子43,41が「オン」となるので容
量素子Cs1と容量素子CIの電荷が結合され、更にこれと
同時にスイッチング素子45,46が「オン」、スイッチン
グ素子47,48が「オフ」となるので、被演算信号Ｂ
（ｋ）が容量素子Cs2を介して差動積分器42へ供給され
る。この結果、次式（２）に示す電荷ｑ（ｋ）が容量素
子CIに蓄積される。
の前半の周期TF1ではスイッチング素子44,48及びスイッ
チング素子40,47が「オン」となり、被演算信号Ｒ
（ｋ）が容量素子Cs1に充電され、容量素子Cs2の不要電
荷が放電される。次に期間t1〜t2の後半の周期TR1にお
いてはスイッチング素子43,41が「オン」となるので容
量素子Cs1と容量素子CIの電荷が結合され、更にこれと
同時にスイッチング素子45,46が「オン」、スイッチン
グ素子47,48が「オフ」となるので、被演算信号Ｂ
（ｋ）が容量素子Cs2を介して差動積分器42へ供給され
る。この結果、次式（２）に示す電荷ｑ（ｋ）が容量素
子CIに蓄積される。
一方、時刻t3ないしt4のように被演算信号がＲ（ｋ）＜
Ｂ（ｋ）の場合には、該期間t3〜t4の前半の周期TF2に
おいてスイッチング素子44,48及びスイッチング素子43,
45が「オン」となり、被演算信号Ｂ（ｋ）が容量素子C
s2に充電され、容量素子Cs1の不要電荷が放電される。
次に期間t3〜t4の後半の周期TR2においてはスイッチン
グ素子47,46が「オン」となるので容量素子Cs2と容量素
子CIの電荷が結合され、更にこれと同時にスイッチング
素子40,41が「オン」、スイッチング素子43,44が「オ
フ」となるので、被演算信号Ｒ（ｋ）が容量素子Cs1を
介して差動積分器42へ供給される。この結果、次式
（３）に示す電荷ｑ（ｋ）が容量素子CIに蓄積される。
Ｂ（ｋ）の場合には、該期間t3〜t4の前半の周期TF2に
おいてスイッチング素子44,48及びスイッチング素子43,
45が「オン」となり、被演算信号Ｂ（ｋ）が容量素子C
s2に充電され、容量素子Cs1の不要電荷が放電される。
次に期間t3〜t4の後半の周期TR2においてはスイッチン
グ素子47,46が「オン」となるので容量素子Cs2と容量素
子CIの電荷が結合され、更にこれと同時にスイッチング
素子40,41が「オン」、スイッチング素子43,44が「オ
フ」となるので、被演算信号Ｒ（ｋ）が容量素子Cs1を
介して差動積分器42へ供給される。この結果、次式
（３）に示す電荷ｑ（ｋ）が容量素子CIに蓄積される。
上記式（２），（３）から明らかなように、この演算手
段は必ずレベルの大きな被演算信号からレベルの小さな
被演算信号を減算した値に相当する電荷を容量素子CIに
蓄積するので、時系列の被演算信号Ｒ（１），…Ｒ
（ｎ）,B（１）…Ｂ（ｎ）について処理を繰り返し行な
うと、次式（４）に示すように、これらの信号の差の絶
対値Ｈが出力端子49に電圧として得られる。
段は必ずレベルの大きな被演算信号からレベルの小さな
被演算信号を減算した値に相当する電荷を容量素子CIに
蓄積するので、時系列の被演算信号Ｒ（１），…Ｒ
（ｎ）,B（１）…Ｂ（ｎ）について処理を繰り返し行な
うと、次式（４）に示すように、これらの信号の差の絶
対値Ｈが出力端子49に電圧として得られる。
次に、第３図に示す第1,第２の信号発生手段1,2は、上
記式（４）の演算を完了すると、第１の信号発生手段１
のシフトレジスタ部26に保持されている信号電荷を他方
のシフトレジスタ部27の信号電荷に対して１ピッチ分電
荷転送し、その相互に位相のずれた信号電荷を再び時系
列的に読出して上記式（４）の演算処理を行なう。そし
て更にシフトレジスタ部26,27の信号電荷の位相をずら
しこれを繰返し行なう。この位相のずれは前記の相対移
動量ｌに相当し、この移動量ｌを順次変化させた時の相
関値は次式（５）として得ることができ、出力端子49よ
り電圧として検出される。
記式（４）の演算を完了すると、第１の信号発生手段１
のシフトレジスタ部26に保持されている信号電荷を他方
のシフトレジスタ部27の信号電荷に対して１ピッチ分電
荷転送し、その相互に位相のずれた信号電荷を再び時系
列的に読出して上記式（４）の演算処理を行なう。そし
て更にシフトレジスタ部26,27の信号電荷の位相をずら
しこれを繰返し行なう。この位相のずれは前記の相対移
動量ｌに相当し、この移動量ｌを順次変化させた時の相
関値は次式（５）として得ることができ、出力端子49よ
り電圧として検出される。
即ち、上記式（５）は前記式（１）に相当し、相関値Ｈ
（１）,H（２），…,H（ｌ）をアナログ信号処理にて求
められている。
（１）,H（２），…,H（ｌ）をアナログ信号処理にて求
められている。
そして、これらの相関値の分布パターンから位相差の検
出を行なうことができる。例えば、第８図（ａ）〜
（ｂ）はカメラの自動焦点検出装置に適用した場合の相
関値のパターンを示すが、同図（ａ）のように、相対移
動量がｌ＝４で最大の相関値となる場合を合焦状態とす
れば、それより小さい相当移動量（ｌ＝２）の時に最大
の相関値が得られれば前ピン状態、それより大きい相対
移動量（ｌ＝６）の時に最大の相関値が得られれば後ピ
ン状態であると判別することができる。
出を行なうことができる。例えば、第８図（ａ）〜
（ｂ）はカメラの自動焦点検出装置に適用した場合の相
関値のパターンを示すが、同図（ａ）のように、相対移
動量がｌ＝４で最大の相関値となる場合を合焦状態とす
れば、それより小さい相当移動量（ｌ＝２）の時に最大
の相関値が得られれば前ピン状態、それより大きい相対
移動量（ｌ＝６）の時に最大の相関値が得られれば後ピ
ン状態であると判別することができる。
次に、スイッチング素子Tk1とＴ′k1をオンにして、上
記同様の相関演算を行なうと、差動積分器42の反転入力
端子と出力端子49との間の容量はCI1＋CI2となり、その
結果、利得Ｇは、容量CsをCs＝Cs1＝Cs2とした場合、 Ｇ＝Cs/（Cs1＋Cs2） となり、同様に相対向するスイッチ素子Tk1〜Tkm,T′k1
〜Ｔ′kmの「オン」「オフ」の切換えを適宜に行なっ
て、複数の容量を並列に接続すれば、次式（６）のよう
に利得Ｇが変化する。
記同様の相関演算を行なうと、差動積分器42の反転入力
端子と出力端子49との間の容量はCI1＋CI2となり、その
結果、利得Ｇは、容量CsをCs＝Cs1＝Cs2とした場合、 Ｇ＝Cs/（Cs1＋Cs2） となり、同様に相対向するスイッチ素子Tk1〜Tkm,T′k1
〜Ｔ′kmの「オン」「オフ」の切換えを適宜に行なっ
て、複数の容量を並列に接続すれば、次式（６）のよう
に利得Ｇが変化する。
したがって、データ量の多い被演算信号Ｒ（ｋ）,B
（ｋ）についての相関値を演算する場合や、振幅の大き
な被演算信号についての相関値を演算する場合等に対応
することができ、相関値のラチチュードを向上させるこ
と等ができる。
（ｋ）についての相関値を演算する場合や、振幅の大き
な被演算信号についての相関値を演算する場合等に対応
することができ、相関値のラチチュードを向上させるこ
と等ができる。
［発明の効果］ 以上説明したように本発明によれば、撮影レンズを通過
した被写体光束から得られる１対の結像の相対的な間隔
を検出して該撮影レンズの合焦状態を判別する位相差検
出装置において、夫々の結像を光電変換することによっ
て生じた信号をCCDに蓄積し、該CCDに設けられたフロー
ティングゲートを介して非破壊的に出力するようにした
ので、別個に大規模な記憶装置を設ける必要がなく、装
置の小形化を可能とする。又、該出力された信号の相関
値を演算するのに容量素子を用いたスイッチトキャパシ
タ積分器による電荷結合の手法を用いてアナログ演算す
るので、演算を極めて高速かつ高精度に行なうことがで
きる。そして、回路構成が簡素であり、半導体集積回路
技術を用いれば該容量素子の相対精度を向上することが
できるので、この発明の位相差検出装置を半導体集積回
路装置として製造するのに適している。更に、スイッチ
ト・キャパシタ積分器の利得を可変にしたので、多量の
被演算信号やダイナミックレンジの広い被演算信号につ
いての相関演算が可能となり、相関値のラチチュードを
向上することができる。
した被写体光束から得られる１対の結像の相対的な間隔
を検出して該撮影レンズの合焦状態を判別する位相差検
出装置において、夫々の結像を光電変換することによっ
て生じた信号をCCDに蓄積し、該CCDに設けられたフロー
ティングゲートを介して非破壊的に出力するようにした
ので、別個に大規模な記憶装置を設ける必要がなく、装
置の小形化を可能とする。又、該出力された信号の相関
値を演算するのに容量素子を用いたスイッチトキャパシ
タ積分器による電荷結合の手法を用いてアナログ演算す
るので、演算を極めて高速かつ高精度に行なうことがで
きる。そして、回路構成が簡素であり、半導体集積回路
技術を用いれば該容量素子の相対精度を向上することが
できるので、この発明の位相差検出装置を半導体集積回
路装置として製造するのに適している。更に、スイッチ
ト・キャパシタ積分器の利得を可変にしたので、多量の
被演算信号やダイナミックレンジの広い被演算信号につ
いての相関演算が可能となり、相関値のラチチュードを
向上することができる。
第１図は本発明による位相差検出装置の実施例の基本構
成を示すブロック図、第２図は第１図に示す基本構成に
おいて自動焦点検出装置に適用した場合の全体構成を示
す概略構成図、第３図は第１図における第1,第２信号発
生手段の実施例を示すブロック図、第４図は第３図に示
す第1,第２信号発生手段の受光部、蓄積部、シフトレジ
スタ部の構成を示す概略構成図、第５図は第1,第２信号
発生手段の動作原理を示す要部断面図、第６図は第１図
の演算手段の構成を示す回路図、第７図は第６図に示す
演算手段の作動を説明するためのタイミングチャート、
第８図はこの実施例により得られる相関値の分布パター
ンに基づいて合焦状態を判別する場合の原理を示す説明
図である。 1;第１の信号発生手段 2;第２の信号発生手段、3;演算手段 4;同期信号発生手段、22,23;受光部 24,25;蓄積部 26,27;シフトレジスタ部 32,33;インピーダンス変換回路 40,41,43,44,45,46,47,48,50;スイッチング素子 42;差動積分器 51;アナログコンパレータ 52;チャネルセレクト回路 Cs1,Cs2,CI1,CI2,…,CIm;容量素子 Tk1〜Tkm,T′k1〜Ｔ′km;スイッチング素子
成を示すブロック図、第２図は第１図に示す基本構成に
おいて自動焦点検出装置に適用した場合の全体構成を示
す概略構成図、第３図は第１図における第1,第２信号発
生手段の実施例を示すブロック図、第４図は第３図に示
す第1,第２信号発生手段の受光部、蓄積部、シフトレジ
スタ部の構成を示す概略構成図、第５図は第1,第２信号
発生手段の動作原理を示す要部断面図、第６図は第１図
の演算手段の構成を示す回路図、第７図は第６図に示す
演算手段の作動を説明するためのタイミングチャート、
第８図はこの実施例により得られる相関値の分布パター
ンに基づいて合焦状態を判別する場合の原理を示す説明
図である。 1;第１の信号発生手段 2;第２の信号発生手段、3;演算手段 4;同期信号発生手段、22,23;受光部 24,25;蓄積部 26,27;シフトレジスタ部 32,33;インピーダンス変換回路 40,41,43,44,45,46,47,48,50;スイッチング素子 42;差動積分器 51;アナログコンパレータ 52;チャネルセレクト回路 Cs1,Cs2,CI1,CI2,…,CIm;容量素子 Tk1〜Tkm,T′k1〜Ｔ′km;スイッチング素子
Claims (1)
- 【請求項１】撮影レンズを通過した被写体光束から得ら
れる一対の結像の相対的な間隔を検出して該撮影レンズ
の合焦状態を判別する位相差検出装置において、 前記第１の結像を受光するように一列に配置された画素
群からなる第１の受光部と、 該第１の受光部の夫々の画素に生じる信号を所定方向に
転送させると共に、該信号をCCDのフローティングゲー
トを介して並列的に出力する第１の信号読出部と、 該第１の信号読出部から並列的に出力された信号を時系
列の第１の被演算信号に変換して出力する手段とを有す
る第１の信号発生手段と、 前記第２の結像を受光するように一列に配置された画素
群からなる第２の受光部と、 該第２の受光部の夫々の画素に生じる信号をCCDのフロ
ーティングゲートを介して並列的に出力する第２の信号
読出部と、 該第２の信号読出部から並列的に出力された信号を該第
１の被演算信号に対して所定の相対移動量を有する時系
列の第２の被演算信号に変化して出力する手段とを有す
る第２の信号発生手段と、 複数の容量素子及びこれらの容量素子間を断接するスイ
ッチング素子群とを有し第1,第２の被演算信号が供給さ
れるスイッチト・キャパシタ積分器と、 該複数の容量素子の容量を変えてスイッチト・キャパシ
タ積分器の利得を制御する利得制御手段と、 該第1,第２の被演算信号の大小関係を比較してこれらの
信号の大小関係に応じた制御信号を発生し、該制御信号
に基づいて上記スイッチング素子群を制御することによ
り、第1,第２の被演算信号の差の絶対値の積分値に相当
する電荷を上記スイッチト・キャパシタ積分器に発生さ
せると共に、上記相対移動量を変化させる毎に所定数の
第1,第２の被演算信号に基づく積分値を相関値として発
生させる制御手段とを具備したことを特徴とする位相差
検出装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168895A JPH0754372B2 (ja) | 1987-07-08 | 1987-07-08 | 位相差検出装置 |
| US07/216,360 US4945377A (en) | 1987-07-08 | 1988-07-07 | Phase difference detecting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168895A JPH0754372B2 (ja) | 1987-07-08 | 1987-07-08 | 位相差検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6413509A JPS6413509A (en) | 1989-01-18 |
| JPH0754372B2 true JPH0754372B2 (ja) | 1995-06-07 |
Family
ID=15876557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62168895A Expired - Fee Related JPH0754372B2 (ja) | 1987-07-08 | 1987-07-08 | 位相差検出装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4945377A (ja) |
| JP (1) | JPH0754372B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01246516A (ja) * | 1988-03-29 | 1989-10-02 | Sony Corp | 焦点位置検出装置 |
| JP2614137B2 (ja) * | 1990-05-30 | 1997-05-28 | 富士写真フイルム株式会社 | 位相差検出装置 |
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