JPH07104660B2 - ビデオｒａｍアクセス制御方式 - Google Patents
ビデオｒａｍアクセス制御方式Info
- Publication number
- JPH07104660B2 JPH07104660B2 JP59260583A JP26058384A JPH07104660B2 JP H07104660 B2 JPH07104660 B2 JP H07104660B2 JP 59260583 A JP59260583 A JP 59260583A JP 26058384 A JP26058384 A JP 26058384A JP H07104660 B2 JPH07104660 B2 JP H07104660B2
- Authority
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- Japan
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- output
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- counter
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 コンピュータのディスプレイ装置にはCRTディスプレイ
や液晶ディスプレイ等が使用されているが、両者は画面
の走査方法が異なっているため、従来技術では同一の制
御回路やビデオRAM（以下、VRAMという）使用すること
が出来ない。一方、パーソナル・コンピュータ等はポー
タブル化、低消費電力化が進行しており、従来のCRTデ
ィスプレイ以外にフラット・ディスプレイ（液晶ディス
プレイ）の接続の要望が高まっている。
や液晶ディスプレイ等が使用されているが、両者は画面
の走査方法が異なっているため、従来技術では同一の制
御回路やビデオRAM（以下、VRAMという）使用すること
が出来ない。一方、パーソナル・コンピュータ等はポー
タブル化、低消費電力化が進行しており、従来のCRTデ
ィスプレイ以外にフラット・ディスプレイ（液晶ディス
プレイ）の接続の要望が高まっている。
本発明は、上記の要望に応えるものであって、CRTディ
スプレイの表示用に使用されているVRAMと同一のVRAM
を、画面走査法が異なる他のディスプレイ（例えば液晶
ディスプレイ）で共用出来るようなビデオRAMアクセス
制御方式を提供することを目的としている。
スプレイの表示用に使用されているVRAMと同一のVRAM
を、画面走査法が異なる他のディスプレイ（例えば液晶
ディスプレイ）で共用出来るようなビデオRAMアクセス
制御方式を提供することを目的としている。
そしてそのため本発明のビデオRAMアクセス制御方式
は、 表示先頭番地がセットされるレジスタ（１）と、 クロックが入力される度にその内容が＋１されるアドレ
ス・カウンタ（２）と、 該アドレス・カウンタ（２）の内容をラッチするラッチ
（９）と、 上記アドレス・カウンタ（２）の内容に加算すべき加算
値が設定される加算値設定回路（４）と、 上記アドレス・カウンタ（２）の内容と上記加算値設定
回路（４）の出力する値とを加算する加算器（３）と、 ビデオRAM（６）と、 該ビデオRAM（６）における上記加算器（３）の出力で
指定されたアドレスの内容を表示するディスプレイ（7,
8）と、 を具備し、 上記アドレス・カウンタ（２）の所定制御端子（LD）に
印加される信号が所定値であることを条件として、クロ
ック同期で上記レジスタ（１）の内容が上記アドレス・
カウンタ（２）にロードされ、 上記ラッチ（２）の所定制御端子（LD）に印加される信
号が所定値であることを条件として、クロック同期で上
記アドレス・カウンタ（２）の内容が上記ラッチ（９）
にラッチされ、 上記ラッチ（９）の他の所定制御端子（OE）に印加され
る信号が所定値であり且つ上記アドレス・カウンタ
（２）の所定制御端子（LD）に印加される信号が所定値
であることを条件として、クロック同期で上記ラッチ
（９）の内容が上記アドレス・カウンタ（２）にロード
され、 加算値出力指示信号が所定値のときには、上記加算値設
定回路（４）に設定されている加算値が上記加算値設定
回路（４）から出力され、加算値出力指示信号が所定値
でないときには０値が上記加算値設定回路（４）から出
力される ことを特徴とするものである。
は、 表示先頭番地がセットされるレジスタ（１）と、 クロックが入力される度にその内容が＋１されるアドレ
ス・カウンタ（２）と、 該アドレス・カウンタ（２）の内容をラッチするラッチ
（９）と、 上記アドレス・カウンタ（２）の内容に加算すべき加算
値が設定される加算値設定回路（４）と、 上記アドレス・カウンタ（２）の内容と上記加算値設定
回路（４）の出力する値とを加算する加算器（３）と、 ビデオRAM（６）と、 該ビデオRAM（６）における上記加算器（３）の出力で
指定されたアドレスの内容を表示するディスプレイ（7,
8）と、 を具備し、 上記アドレス・カウンタ（２）の所定制御端子（LD）に
印加される信号が所定値であることを条件として、クロ
ック同期で上記レジスタ（１）の内容が上記アドレス・
カウンタ（２）にロードされ、 上記ラッチ（２）の所定制御端子（LD）に印加される信
号が所定値であることを条件として、クロック同期で上
記アドレス・カウンタ（２）の内容が上記ラッチ（９）
にラッチされ、 上記ラッチ（９）の他の所定制御端子（OE）に印加され
る信号が所定値であり且つ上記アドレス・カウンタ
（２）の所定制御端子（LD）に印加される信号が所定値
であることを条件として、クロック同期で上記ラッチ
（９）の内容が上記アドレス・カウンタ（２）にロード
され、 加算値出力指示信号が所定値のときには、上記加算値設
定回路（４）に設定されている加算値が上記加算値設定
回路（４）から出力され、加算値出力指示信号が所定値
でないときには０値が上記加算値設定回路（４）から出
力される ことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。第１図は本
発明の１実施例構成を示す図である。第１図において、
１はレジスタ、２はアドレス・カウンタ、３は加算器、
４は加算値設定回路、５はタイミング・ジェネレータ、
６はVRAM、７はCRTディスプレイ、８は液晶ディスプレ
イ、９はラッチをそれぞれ示している。第１図におい
て、レジスタ１はディスプレイ7,8に表示するためのデ
ータを保持するVRAM6の表示先頭番地SAを設定するレジ
スタであり、プロセッサにより情報バスＡを介して値が
設定される。レジスタ１の出力Ｂは画面表示の先頭番地
として、タイミング信号a,bによってVRAMのアドレス・
カウンタ２にセットされ、当該カウンタ２は１語（16ビ
ット）の表示間隔でタイミング信号ａでカウント・アッ
プされる。VRAM6は、ディスプレイ装置の画面上のドッ
トと１対１に対応した表示データを保持するものであ
る。VRAM6に与えられるアドレスＥは上記カウンタ２の
出力Ｃと加算値設定回路４からの出力Ｄを加算器３で加
算した結果として得られ、そのアドレスに対応したVRAM
の出力がディスプレイ装置7,8上に表示される。また、
カウンタ２の出力Ｃはタイミング信号a,dでラッチ回路
９にラッチされ、タイミング信号ｃ′で出力Ｆが発生す
ると同時にタイミング信号ｃ′とａによって再度カウン
タ２にセットされる。但し、このカウンタ２への再セッ
トはディスプレイ選択信号ｅが論理「１」の時のみ有効
である。また、予め加算器設定回路４には情報バスＡを
介してプロセッサより加算値が設定されており、タイミ
ング信号ｆがタイミング・ジェネレータ５から出力され
る度にバスＤ上に出力される。但し、この出力について
もディスプレイ選択信号ｅが論理「１」のときのみ有効
である。なお、前記タイミング信号a,b,c（或いは
ｃ′）,d,fは何れもタイミング・ジェネレータ５によっ
て作成される。また、LDはロード端子、CKはクロック端
子、OEはアウト・イネーブル端子をそれぞれ示してい
る。
発明の１実施例構成を示す図である。第１図において、
１はレジスタ、２はアドレス・カウンタ、３は加算器、
４は加算値設定回路、５はタイミング・ジェネレータ、
６はVRAM、７はCRTディスプレイ、８は液晶ディスプレ
イ、９はラッチをそれぞれ示している。第１図におい
て、レジスタ１はディスプレイ7,8に表示するためのデ
ータを保持するVRAM6の表示先頭番地SAを設定するレジ
スタであり、プロセッサにより情報バスＡを介して値が
設定される。レジスタ１の出力Ｂは画面表示の先頭番地
として、タイミング信号a,bによってVRAMのアドレス・
カウンタ２にセットされ、当該カウンタ２は１語（16ビ
ット）の表示間隔でタイミング信号ａでカウント・アッ
プされる。VRAM6は、ディスプレイ装置の画面上のドッ
トと１対１に対応した表示データを保持するものであ
る。VRAM6に与えられるアドレスＥは上記カウンタ２の
出力Ｃと加算値設定回路４からの出力Ｄを加算器３で加
算した結果として得られ、そのアドレスに対応したVRAM
の出力がディスプレイ装置7,8上に表示される。また、
カウンタ２の出力Ｃはタイミング信号a,dでラッチ回路
９にラッチされ、タイミング信号ｃ′で出力Ｆが発生す
ると同時にタイミング信号ｃ′とａによって再度カウン
タ２にセットされる。但し、このカウンタ２への再セッ
トはディスプレイ選択信号ｅが論理「１」の時のみ有効
である。また、予め加算器設定回路４には情報バスＡを
介してプロセッサより加算値が設定されており、タイミ
ング信号ｆがタイミング・ジェネレータ５から出力され
る度にバスＤ上に出力される。但し、この出力について
もディスプレイ選択信号ｅが論理「１」のときのみ有効
である。なお、前記タイミング信号a,b,c（或いは
ｃ′）,d,fは何れもタイミング・ジェネレータ５によっ
て作成される。また、LDはロード端子、CKはクロック端
子、OEはアウト・イネーブル端子をそれぞれ示してい
る。
説明を判り易くするために、１例として画面分割の必要
のないディスプレイ装置の例としてCRTディスプレイ、
画面分割の必要のあるディスプレイ装置の例として液晶
ディスプレイを考え、何れも640×200ドットのドット構
成を持つものとする。この時のVRAMと画面の対応を第２
図及び第３図に示す。
のないディスプレイ装置の例としてCRTディスプレイ、
画面分割の必要のあるディスプレイ装置の例として液晶
ディスプレイを考え、何れも640×200ドットのドット構
成を持つものとする。この時のVRAMと画面の対応を第２
図及び第３図に示す。
第２図の符号６はVRAMを示し、第１図のレジスタ１に表
示先頭番地SAがセットされると、640×200ドット＝8000
語（１語は16ドット）に相当する領域6aが指定される。
領域6aの表示先頭番地SAからSA＋7999までのアドレスの
内容は第３図の画面上では横40語、縦200行の表示に対
応する。CRTディスプレイ７の場合はSAから順番にSA＋7
999までの内容が表示される。一方、液晶ディスプレイ
８についての走査方法は各種あるが、１例として上下に
分割されており、１行毎に上下の画面が表示されるもの
とする。即ち、SA〜SA＋39の次にSA＋4000〜SA＋4039が
表示され、さらにSA＋40〜SA＋79の順に表示される。
示先頭番地SAがセットされると、640×200ドット＝8000
語（１語は16ドット）に相当する領域6aが指定される。
領域6aの表示先頭番地SAからSA＋7999までのアドレスの
内容は第３図の画面上では横40語、縦200行の表示に対
応する。CRTディスプレイ７の場合はSAから順番にSA＋7
999までの内容が表示される。一方、液晶ディスプレイ
８についての走査方法は各種あるが、１例として上下に
分割されており、１行毎に上下の画面が表示されるもの
とする。即ち、SA〜SA＋39の次にSA＋4000〜SA＋4039が
表示され、さらにSA＋40〜SA＋79の順に表示される。
第４図は本発明の実施例のタイミングを示す図である。
ａはタイミング・クロックであり、ｂは画面表示を開始
する度に出力されるタイミング信号でカウンタ２にSAを
セットする。一方、タイミング信号ｄが出力されている
間のクロックａによってラッチ９にSAがセットされる。
カウンタ２の出力はクロックａによってSA＋1,…SA＋39
まで歩進するが、タイミング信号ｃが出力されている間
のクロックａによってラッチ出力Ｆがカウンタ２にセッ
トされ、再びSA,SA＋1,…SA＋79まで歩進する。カウン
タ２の出力がSA＋40の時にタイミング信号ｄが出力さ
れ、ラッチ９にSA＋40がセットされるので再びカウンタ
２にSA＋40がセットされる。タイミング信号ｆが論理
「１」の時に加算値400010が加算器３に入力されるの
で、加算器３の出力ＥはSA〜SA＋39,SA＋4000〜SA＋403
9,SA＋40〜SA＋79…となり、１行,101行,2行,102行の順
に画面表示される。一方、ディスプレイ選択信号ｅを論
理「０」とすると、タイミング信号ｃ′が出力されない
ので、カウンタ２のタイミング信号ｃによる再セットは
行われず、また加算値は常に０なので、VRAMから１行か
ら200行まで順番に出力される。これによりCRTディスプ
レイ７の表示が可能となる。なお、本実施例では１行40
語を例にとったが、任意の語数についても実現可能であ
り、従って２分割に限らず複数分割（上下、左右も含
む）のディスプレイについても同様に適用可能である。
また、加算値を変更することによって、ドット構成の異
なるディスプレイについても適用可能である。
ａはタイミング・クロックであり、ｂは画面表示を開始
する度に出力されるタイミング信号でカウンタ２にSAを
セットする。一方、タイミング信号ｄが出力されている
間のクロックａによってラッチ９にSAがセットされる。
カウンタ２の出力はクロックａによってSA＋1,…SA＋39
まで歩進するが、タイミング信号ｃが出力されている間
のクロックａによってラッチ出力Ｆがカウンタ２にセッ
トされ、再びSA,SA＋1,…SA＋79まで歩進する。カウン
タ２の出力がSA＋40の時にタイミング信号ｄが出力さ
れ、ラッチ９にSA＋40がセットされるので再びカウンタ
２にSA＋40がセットされる。タイミング信号ｆが論理
「１」の時に加算値400010が加算器３に入力されるの
で、加算器３の出力ＥはSA〜SA＋39,SA＋4000〜SA＋403
9,SA＋40〜SA＋79…となり、１行,101行,2行,102行の順
に画面表示される。一方、ディスプレイ選択信号ｅを論
理「０」とすると、タイミング信号ｃ′が出力されない
ので、カウンタ２のタイミング信号ｃによる再セットは
行われず、また加算値は常に０なので、VRAMから１行か
ら200行まで順番に出力される。これによりCRTディスプ
レイ７の表示が可能となる。なお、本実施例では１行40
語を例にとったが、任意の語数についても実現可能であ
り、従って２分割に限らず複数分割（上下、左右も含
む）のディスプレイについても同様に適用可能である。
また、加算値を変更することによって、ドット構成の異
なるディスプレイについても適用可能である。
以上の説明からあきらかなように、本発明によれば、CR
Tディスプレイのような画面分割の必要のないディスプ
レイと液晶ディスプレイのような画面分割の必要のある
ディスプレイを共通VRAMを使用して表示することが可能
となり、用途に応じたディスプレイの選択が容易に且つ
経済的に実現することが出来る。
Tディスプレイのような画面分割の必要のないディスプ
レイと液晶ディスプレイのような画面分割の必要のある
ディスプレイを共通VRAMを使用して表示することが可能
となり、用途に応じたディスプレイの選択が容易に且つ
経済的に実現することが出来る。
第１図は本発明の１実施例構成を示す図、第２図及び第
３図はVRAMと画面の対応を示す図、第４図は本発明の実
施例のタイミングを示す図である。 １……レジスタ、２……アドレス・カウンタ、３……加
算器、４……加算値設定回路、５……タイミング・ジェ
ネレータ、６……VRAM、７……CRTディスプレイ、８…
…液晶ディスプレイ、９……ラッチ。
３図はVRAMと画面の対応を示す図、第４図は本発明の実
施例のタイミングを示す図である。 １……レジスタ、２……アドレス・カウンタ、３……加
算器、４……加算値設定回路、５……タイミング・ジェ
ネレータ、６……VRAM、７……CRTディスプレイ、８…
…液晶ディスプレイ、９……ラッチ。
Claims (1)
- 【請求項１】表示先頭番地がセットされるレジスタ
（１）と、 クロックが入力される度にその内容が＋１されるアドレ
ス・カウンタ（２）と、 該アドレス・カウンタ（２）の内容をラッチするラッチ
（９）と、 上記アドレス・カウンタ（２）の内容に加算すべき加算
値が設定される加算値設定回路（４）と、 上記アドレス・カウンタ（２）の内容と上記加算値設定
回路（４）の出力する値とを加算する加算器（３）と、 ビデオRAM（６）と、 該ビデオRAM（６）における上記加算器（３）の出力で
指定されたアドレスの内容を表示するディスプレイ（7,
8）と、 を具備し、 上記アドレス・カウンタ（２）の所定制御端子（LD）に
印加される信号が所定値であることを条件として、クロ
ック同期で上記レジスタ（１）の内容が上記アドレス・
カウンタ（２）にロードされ、 上記ラッチ（２）の所定制御端子（LD）に印加される信
号が所定値であることを条件として、クロック同期で上
記アドレス・カウンタ（２）の内容が上記ラッチ（９）
にラッチされ、 上記ラッチ（９）の他の所定制御端子（OE）に印加され
る信号が所定値であり且つ上記アドレス・カウンタ
（２）の所定制御端子（LD）に印加される信号が所定値
であることを条件として、クロック同期で上記ラッチ
（９）の内容が上記アドレス・カウンタ（２）にロード
され、 加算値出力指示信号が所定値のときには、上記加算値設
定回路（４）に設定されている加算値が上記加算値設定
回路（４）から出力され、加算値出力指示信号が所定値
でないときには０値が上記加算値設定回路（４）から出
力される ことを特徴とするビデオRAMアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260583A JPH07104660B2 (ja) | 1984-12-10 | 1984-12-10 | ビデオｒａｍアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260583A JPH07104660B2 (ja) | 1984-12-10 | 1984-12-10 | ビデオｒａｍアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61138294A JPS61138294A (ja) | 1986-06-25 |
| JPH07104660B2 true JPH07104660B2 (ja) | 1995-11-13 |
Family
ID=17349958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59260583A Expired - Lifetime JPH07104660B2 (ja) | 1984-12-10 | 1984-12-10 | ビデオｒａｍアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104660B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6368895A (ja) * | 1986-09-10 | 1988-03-28 | セイコーインスツルメンツ株式会社 | 平面型表示装置のインタ−フエ−ス回路 |
| JPS6451990U (ja) * | 1987-09-29 | 1989-03-30 |
-
1984
- 1984-12-10 JP JP59260583A patent/JPH07104660B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61138294A (ja) | 1986-06-25 |
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