JPH0451094A

JPH0451094A - 表示制御装置

Info

Publication number: JPH0451094A
Application number: JP2157736A
Authority: JP
Inventors: Naohiro Hosokawa; 直洋細川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-06-18
Filing date: 1990-06-18
Publication date: 1992-02-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ＣＲＴ等の表示器における表示制御装置にお
いて、特に表示データを得る為のキャラクタリフレッシ
ュ方式のメモリアクセスを改良した表示制御装置に関す
る。

［従来の技術］従来、ワードプロセッサやパーソナルコンピュータ等に
用いられるＣＲＴのＣＲＴコントローラー（ＣＲＴ表示
制御装置）は、メモリアクセスにキャラクタリフレッシ
ュ方式を多く用いており、その回路構成は一般に第２図
に示す様になっている。本図において、ＣＰＵＩによっ
て制御されるＣＲＴコントローラー２は、ＣＲＴ　　（
陰極線管デイスプレィ）への）ｌ−ｓｙｎｃ（水平同期
信号）　、Ｖ−ｓｙｎｃ　　（垂直同期信号）の各同期
信号を出力するとともに、ビデオＲＡＭ　　（以下、Ｖ
ＲＡＭと称する）３、ＡＴＲＩＢｔｌＴＥＲＡＭ　　（
属性ＲＡＭ　、以下、ＡＴＲＩ　ＲＡＭと称する）４ヘ
アドレスを出力する。ＶＲＡＭ　３のデータは、キャラ
クタジェネレータＲＡＭ　　（以下、ＣＧ　ＲＡＭと称
する）５でアドレス変換される。ＣＧ　ＲＡＭ　５のデ
ータはＡＴＲＩ　ＲＡＭ　４のキャラクタデータの属性
データをもとにビデオコントロール回路６に送られて画
像処理される。ビデオコントロール回路６から出力した
パラレルの８ｂｉｔ（ビット）のデータはＰ−３（パラ
レル−シリアル）変換回路７によってシリアルデータと
なり、図示しないＣＲＴへ出力される。

［発明が解決しようとする課題］しかしながら、上述のような従来装置では、１つのキャ
ラクタに対して１６ｂｉｔの情報を得るためにＶＲＡＭ
　３とＡＴＲＩ　ＲＡＭ４　（７）　２　個ノ画像メモ
’）　ヲ持たねばならないという制約があった。例えば
、６４０ｄｏｔ　（ドツト）　Ｘ　３５０ｄｏｔの解像
度を有するＣＲＴのモデルに対して、１つにキャラクタ
ボックス（１文字）のドツト構成を８ｄｏｔＸ　１４ｄ
ｏｔとした場合には、１画面に必要なキャラクタ数は、
２０００となる。そのため１画面分のメモリしか持たな
い場合には、ＶＲＡＭ　３とＡＴＲＩ　ＲＡＭ４ともに
２　Ｋ　Ｂｙｔｅ（キロバイト）の画像メモリで十分と
なる。一方、メモリの集積化及び高速化が現在進行して
おり、８Ｋｂｙｔｅや３２Ｋ　ｂｙｔｅのＲＡＭが、廉
価に簡単に手に入る様になるのに反して、あまりに小容
量のＲＡＭを手に入れることは最近はかえって困難とな
りつつある。

本発明の目的は、上述の点に鑑み、ＶＲＡＭとＡＴＲｌ
ＲＡＭを１つのＲＡＭチップで実現することを可能にし
てメモリ個数の削減によるコストダウン等を図ることの
できる表示制御装置を提供することにある。

［課題を解決するための手段］かかる目的を達成するため、本発明は、キャラクタリフ
レッシュ方式でメモリアクセスを行う表示装置の表示制
御装置において、一個のｍビットメモリに対して複数ｎ
個のｍビットラッチ回路と複数ｎ個のｍビット出力ポー
トを有し、該ラッチ回路と該出力ポートを通じて同一の
前記メモリを複数ｎ回連続して読み出すことにより、１
つのキャラクタにおける情報をｍビットの複数ｎ倍得る
ことを特徴とする。

［作　用］本発明では、コントローラー内部に例えば２×８　ｂｉ
ｔのラッチ回路と、２　Ｘ　８　ｂｉｔの出力ポートを
設け、かつ従来ＶＲＡＭ用と、ＡＴＲＩ　ＲＡＭ用のア
ドレス出力を１回で行っていたところを、倍の２回で切
り換えるようにしたので、ＶＲＡＭとＡＴＲＩ　ＲＡＭ
の機能を１つのＲＡＭチップによって実現することがで
きる。従って、本発明ではキャラクタリフレッシュ方式
のメモリアクセスをとる場合に、同一の高速８　ｂｉｔ
メモリを複数回連続して読むことにより、１つのキャラ
クタにおける情報を８　ｂｉｔの複数倍得ることが出来
るので、より高度な画像処理をすることが可能となる。

［実施例］以下、図面を参照して本発明の実施例を詳細に説明する
。

■夏上去崖り第１図は、本発明の一実施例の表示制御装置の回路構成
を示す。本図において、１はＣＰＵ、　２はＣＲＴコン
トローラー、３はＶＲＡＭ、　５はＣＧＲＡＭ。

６はビデオコントロール回路、７はＰ−８変換回路であ
る。次に、ＣＲＴコントローラー２の内部構成を説明す
る。８はＣＲＴコントローラー２の内部のアドレスカウ
ンタのカウントタイミングを図ったりまた、ＣＲＴへの
Ｈｓｙｎｃ、　Ｖｓｙｎｃを生成するタイミングコント
ロールロジック回路である。９はＶＲＡＭ３へのアドレ
スを生成するアドレスカウンタ、ｌＯはＶＲＡＭ　３の
アドレスバスに接続の出力バッファ、１１はＶＲＡＭ　
３からの出力データパスである。１２．１３はそれぞれ
、ＶＲＡＭ　３のデータをラッチする８　ｂｉｔラッチ
回路、１４は一方のラッチ回路１２においてラッチした
データを出力する８ｂｉｔの出力ポートであり、１５は
他方のラッチ回路１３においてラッチしたデータを出力
する８　ｂｉｔの出力ポート、および１６はアドレスカ
ウンタ９からのクロッりを反転するインバータ回路であ
る。

上２の構成において、タイミングコントロールロジック
回路８からアドレスカウンタ９へ出力されるクロックＣ
ＬＫは、上述した従来例に対して２倍のカウントスピー
ドをもつものとする。アドレスカウンタ９によってカウ
ントされたアドレス値は出力バッファｌＯを介してＶＲ
ＡＭ　３へと供給され、最下位のアドレスバスＡＯが°
゛０°゛の時には、８　ｂｉｔラッチ回路１２へとＶＲ
ＡＭ　３のデータが格納される。他方、最下位のアドレ
スバスＡＯが”■”のときには、インバータ回路１６に
より８　ｂｉｔラッチ回路１３へとＶＲＡＭ３のデータ
が格納される。

各々のラッチ回路１２．１３に格納されていたデータは
８ｂｉｔ出力ポート１４．１５を介して従来例と同様に
、一方の８　ｂｉｔデータはＣＧ　　ＲＡＭ　５のアド
レスへと出力され、他の８　ｂｉｔデータはＣＧ　ＲＡ
Ｍ５の出力データを画像処理する為の属性データとして
、ビデオコントロール回路６へと直接出力される。

このように、本実施例では一対のラッチ回路１２、１３
を介してＶＲＡＭ３を２度読み出すことにより、１６ｂ
ｉｔの画像データを２つの出力ポート１４゜１５から得
られるから、ＶＲＡＭとＡＴＲＴ　ＲＡＭの２個で従来
構成されていた部分（第２図参照）を１つのＶＲＡＭ　
３で実現することができる。従って、本実施例によれば
メモリ数の削減によるコストダウンが得られる。

■星λ］【４恐第３図は、本発明の他の実施例の表示制御装置の回路構
成を示す。上述の第１図の本発明の第１実施例では、１
６ｂｉｔの情報を１つの８ｂｔｔＲＡＭ３から得ていた
が、本第２実施例は、ＲＡＭ　３を４回読むことにより
３２ｂｉｔの情報を得るものである。すなわち、本実施
例ではＲＡＭ　３を４回読むことにより、３２ｂｉｔの
情報を得ようとする場合において、アドレスカウンタ９
の出力バス上のアドレスカウンタ値の２　ｂｉｔを４　
ｂｉｔにデコードするデコーダー回路１６により４つに
分けられたクロック信号ＣＬＫが、１７〜２０で示す４
つの８ｂｉｔラッチ回路の各々へと接続され、ＶＲＡＭ
　３のデータ読み出しによりこの４つのラッチ回路１７
〜２ｏにＶＲＡＭ　３のデータが順次ラッチされる様に
なっている。そして、各ラッチ回路１７〜２ｏのラッチ
データは、４つの８　ｂｉｔ出力ポート２１〜２４がら
データ出力され、１つの出力ポート２１がら出力される
８ｂｉｔデータについては従来例と同様にＣＧ　ＲＡＭ
５のアドレスとして入力され、他の出力ポート２２〜２
４がら出力される２４ｂｉｔデータについてはＣＧ　Ｒ
ＡＭ５の出力データの属性データとして、ビデオコント
ロール回路６へ直接入力される。

このように、本実施例では、４個のラッチ回路１７〜２
０を介してＶＲＡＭ　３を４回読み出すことにより、出
カポ−）２１〜２４から３２ｂｉｔの情報が得られる。

［発明の効果〕以上説明したように、本発明によれば、キャラクタリフ
レッシュ方式の表示制御装置において、従来では、２　
ＫｂｙｔｅのＶＲＡＭとＡＴＲＩ　ＲＡＭとの２個によ
り構成されていた部分を、ＶＲＡＭを２度またはそれ以
上の回数で読み出すことにより、１６ｂｉｔまたはそれ
以上のｂｉｔの画像データを得るようにしたので、１つ
のＶＲＡＭにより実現することができ、その結果として
メモリ数の削減によるコストダウンが得られる。また、
キャラクタに対する属性データも、従来では８　ｂｉｔ
であったが、本発明によれば２表示装置の階調表示をよ
り多段階にしたり、反転、ブリンク、アンダーライン、
表示フォント指定等により　、多くの画像処理を行うた
めに１６ｂｉｔ、　３２ｂｉｔ等の属性データを持つこ
とが容易に実現されるという効果も得られる。

【図面の簡単な説明】

第１図は本発明の第１実施例の表示制御装置の回路構成
を示すブロック図、第２図は従来例の表示制御装置の回路構成を示すブロッ
ク図、第３図は本発明の第２実施例の表示制御装置の回路構成
を示すブロック図である。ｌ・・・ＣＰＵ、２・・・ＣＲＴコントローラー３・・・ＶＲＡＭ４・・・ＡＴＲＩＢＵＴＥ　ＲＡＭ、５・・・ＣＧＲＡＭ、６・・・ビデオコントロール回路、７・・・ｐ−ｓ変換回路、８・・・タイミングコントロールロジッ９・・・アドレ
スカウンタ、ｌＯ・・・出力バッファ− １１・・・データバス、１２、１３・・・８　ｂｉｔラッチ回路、１４、１５・
・・８　ｂｉｔ出力ポート、１６・・・デコーダ回路、１７〜２０・・・８ｂｉｔラッチ回路、２１〜２４・・
・８　ｂｉｔ出力ポート。り回路、

Claims

【特許請求の範囲】１）キャラクタリフレッシュ方式でメモリアクセスを行
う表示装置の表示制御装置において、一個のｍビットメ
モリに対して複数ｎ個のｍビットラッチ回路と複数ｎ個
のｍビット出力ポートを有し、該ラッチ回路と該出力ポートを通じて同一の前記メモリ
を複数ｎ回連続して読み出すことにより、１つのキャラ
クタにおける情報をｍビットの複数ｎ倍得ることを特徴
とする表示制御装置。