JPH07104703A - 走査式ｌｃｄビデオディスプレイに使用するデータドライバ回路およびそれに関連する方法 - Google Patents
走査式ｌｃｄビデオディスプレイに使用するデータドライバ回路およびそれに関連する方法Info
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- JPH07104703A JPH07104703A JP5181831A JP18183193A JPH07104703A JP H07104703 A JPH07104703 A JP H07104703A JP 5181831 A JP5181831 A JP 5181831A JP 18183193 A JP18183193 A JP 18183193A JP H07104703 A JPH07104703 A JP H07104703A
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Abstract
(57)【要約】
【目的】 ピクセルコンデンサをプリチャージするため
の簡単な手段を提供すること。 【構成】 非走査式アクティブマトリックス液晶ディス
プレイをアレイに接続するのに、この液晶ディスプレイ
が必要とする周辺集積回路およびハイブリッドアセンブ
リのコストを下げるよう、ＬＣＤディスプレイ基板上に
直接データドライバ回路およびシステムドライブプログ
ラムを集積できる。Ｚ個の行内の基板上に堆積されたＹ
個のピクセルコンデンサのＸ個のグループへのマルチプ
レックス化されたビデオデータ信号のＹ個の列のグルー
プをデマルチプレックス化するためのデマルチプレック
ス回路がディスプレイ上に堆積されている。更に、デー
タドライバ回路は第１時間の間にピクセルコンデンサを
第１レベルまでプリチャージするための電圧信号を発生
し、これにより第２時間中にマルチプレックス化された
状態でピクセルコンデンサに印加されるビデオデータ入
力信号によりピクセルコンデンサを第２所定電圧レべル
まで充電し、ピクセルの行を逐次走査する際にビデオデ
ィスプレイを発生する。
の簡単な手段を提供すること。 【構成】 非走査式アクティブマトリックス液晶ディス
プレイをアレイに接続するのに、この液晶ディスプレイ
が必要とする周辺集積回路およびハイブリッドアセンブ
リのコストを下げるよう、ＬＣＤディスプレイ基板上に
直接データドライバ回路およびシステムドライブプログ
ラムを集積できる。Ｚ個の行内の基板上に堆積されたＹ
個のピクセルコンデンサのＸ個のグループへのマルチプ
レックス化されたビデオデータ信号のＹ個の列のグルー
プをデマルチプレックス化するためのデマルチプレック
ス回路がディスプレイ上に堆積されている。更に、デー
タドライバ回路は第１時間の間にピクセルコンデンサを
第１レベルまでプリチャージするための電圧信号を発生
し、これにより第２時間中にマルチプレックス化された
状態でピクセルコンデンサに印加されるビデオデータ入
力信号によりピクセルコンデンサを第２所定電圧レべル
まで充電し、ピクセルの行を逐次走査する際にビデオデ
ィスプレイを発生する。
Description
【０００１】
【産業上の利用分野】本発明は、一般的にはビデオディ
スプレイおよびそれに関連したドライブ回路に関し、よ
り詳細にはデータラインおよびピクセルコンデンサに対
し簡略化されたマルチプレックス化（多重化）装置を用
いる液晶（以下ＬＣＤと称す）ビデオディスプレイ列ド
ライブ回路であって、データラインおよびピクセルコン
デンサを入力ビデオデータ信号の印加前に所定の電圧レ
ベルまでプリチャージし、入力ビデオデータ信号により
データラインおよびピクセルコンデンサのうちの選択さ
れたものを、所定レベルまでに更に充放電できるように
し、ディスプレイの作動を高めたＬＣＤビデオディスプ
レイ列ドライブ回路に関する。
スプレイおよびそれに関連したドライブ回路に関し、よ
り詳細にはデータラインおよびピクセルコンデンサに対
し簡略化されたマルチプレックス化（多重化）装置を用
いる液晶（以下ＬＣＤと称す）ビデオディスプレイ列ド
ライブ回路であって、データラインおよびピクセルコン
デンサを入力ビデオデータ信号の印加前に所定の電圧レ
ベルまでプリチャージし、入力ビデオデータ信号により
データラインおよびピクセルコンデンサのうちの選択さ
れたものを、所定レベルまでに更に充放電できるように
し、ディスプレイの作動を高めたＬＣＤビデオディスプ
レイ列ドライブ回路に関する。
【０００２】
【従来の技術】マトリックスディスプレイデバイスは、
一般に行と列のマトリックスに配置され、電気光学的材
料から成る薄膜の両側を支持された複数のディスプレイ
素子を利用している。ディスプレイ素子へのデータ信号
の印加を制御するようディスプレイ素子にスイッチング
デバイスが関連している。ディスプレイ素子はスイッチ
ングデバイスとして働くトランジスタによりドライブさ
れるピクセルコンデンサを含む。ピクセル電極のうちの
一方はマトリックスディスプレイの一方の側にあり、ピ
クセルの各々に対する共通電極がマトリックスディスプ
レイの反対側に形成されている。トランジスタは通常薄
膜トランジスタ（ＴＦＴ）であり、このトランジスタは
透明な基板、例えばガラス上に堆積される。スイッチン
グトランジスタはディスプレイマトリックスのスイッチ
ングトランジスタと同じ側にてガラス上に堆積されたピ
クセル電極に接続されたソース電極を有する。所定列内
のすべてのスイッチングトランジスタのドレイン電極
は、データ信号が印加される同じ列導線に接続されてお
り、所定行内のすべてのスイッチングトランジスタのゲ
ート電極は、共通の行導線に接続され、この共通の行導
線には行選択信号が印加され、選択された行内のトラン
ジスタのすべてをオン状態にスイッチングするようにな
っている。行選択信号により行導線を走査することによ
り、所定の行内のスイッチングトランジスタのすべてを
オンにし、また、行のすべてを逐次選択する。これと同
時に、各行の選択に同期して列導線にビデオデータ信号
を印加する。行選択信号により所定行内のスイッチング
トランジスタが選択されると、スイッチングトランジス
タの電極に供給されているビデオデータ信号によりピク
セルコンデンサは列導線上のデータ信号に対応する値ま
で充電される。従って、電極がディスプレイの両側上に
ある各ピクセルはコンデンサとして作動する。選択した
行に対する信号が除かれると、ピクセルコンデンサ内の
電荷は次の行選択信号によりその行が再び選択されて新
しい電圧が蓄積されるまで蓄積される。この様にしてピ
クセルコンデンサに蓄積された電荷によりマトリックス
ディスプレイ上に画像が形成される。
一般に行と列のマトリックスに配置され、電気光学的材
料から成る薄膜の両側を支持された複数のディスプレイ
素子を利用している。ディスプレイ素子へのデータ信号
の印加を制御するようディスプレイ素子にスイッチング
デバイスが関連している。ディスプレイ素子はスイッチ
ングデバイスとして働くトランジスタによりドライブさ
れるピクセルコンデンサを含む。ピクセル電極のうちの
一方はマトリックスディスプレイの一方の側にあり、ピ
クセルの各々に対する共通電極がマトリックスディスプ
レイの反対側に形成されている。トランジスタは通常薄
膜トランジスタ（ＴＦＴ）であり、このトランジスタは
透明な基板、例えばガラス上に堆積される。スイッチン
グトランジスタはディスプレイマトリックスのスイッチ
ングトランジスタと同じ側にてガラス上に堆積されたピ
クセル電極に接続されたソース電極を有する。所定列内
のすべてのスイッチングトランジスタのドレイン電極
は、データ信号が印加される同じ列導線に接続されてお
り、所定行内のすべてのスイッチングトランジスタのゲ
ート電極は、共通の行導線に接続され、この共通の行導
線には行選択信号が印加され、選択された行内のトラン
ジスタのすべてをオン状態にスイッチングするようにな
っている。行選択信号により行導線を走査することによ
り、所定の行内のスイッチングトランジスタのすべてを
オンにし、また、行のすべてを逐次選択する。これと同
時に、各行の選択に同期して列導線にビデオデータ信号
を印加する。行選択信号により所定行内のスイッチング
トランジスタが選択されると、スイッチングトランジス
タの電極に供給されているビデオデータ信号によりピク
セルコンデンサは列導線上のデータ信号に対応する値ま
で充電される。従って、電極がディスプレイの両側上に
ある各ピクセルはコンデンサとして作動する。選択した
行に対する信号が除かれると、ピクセルコンデンサ内の
電荷は次の行選択信号によりその行が再び選択されて新
しい電圧が蓄積されるまで蓄積される。この様にしてピ
クセルコンデンサに蓄積された電荷によりマトリックス
ディスプレイ上に画像が形成される。
【０００３】本願出願人による係属中の米国特許出願第
９７１，７２１号（１９９２年１１月３日出願）に記載
されているように、列導線にビデオデータ信号が印加さ
れる前に現に選択されている行のピクセルコンデンサを
所定の電圧レベルまでプリチャージ（予め充電）するこ
とは知られている。このようにすると、ピクセルコンデ
ンサをビデオデータ信号でのみ充電していた場合にかか
る時間よりも短い時間でその後続くビデオデータのレベ
ルまでピクセルコンデンサを更に充放電できる。このよ
うなプリチャージ機能を実行するには、ドレイン電極の
各々を列導線に接続し、ゲート電極の各々を互いに接続
すると共に、プリチャージ回路に接続し、ソース電極の
各々を所定の電源に接続するようガラス基板の上にプリ
チャージ用ＴＦＴを堆積させる。ビデオデータ信号の印
加前にプリチャージ回路はプリチャージ用ＴＦＴの各々
をオンにするので、電源はピクセルコンデンサを所定レ
ベルまで充電できる。
９７１，７２１号（１９９２年１１月３日出願）に記載
されているように、列導線にビデオデータ信号が印加さ
れる前に現に選択されている行のピクセルコンデンサを
所定の電圧レベルまでプリチャージ（予め充電）するこ
とは知られている。このようにすると、ピクセルコンデ
ンサをビデオデータ信号でのみ充電していた場合にかか
る時間よりも短い時間でその後続くビデオデータのレベ
ルまでピクセルコンデンサを更に充放電できる。このよ
うなプリチャージ機能を実行するには、ドレイン電極の
各々を列導線に接続し、ゲート電極の各々を互いに接続
すると共に、プリチャージ回路に接続し、ソース電極の
各々を所定の電源に接続するようガラス基板の上にプリ
チャージ用ＴＦＴを堆積させる。ビデオデータ信号の印
加前にプリチャージ回路はプリチャージ用ＴＦＴの各々
をオンにするので、電源はピクセルコンデンサを所定レ
ベルまで充電できる。
【０００４】
【発明が解決しようとする課題】しかしながら、このた
めにＬＣＤディスプレイ用の部品数が増し、それにより
製造コストも高くなるという欠点があった。
めにＬＣＤディスプレイ用の部品数が増し、それにより
製造コストも高くなるという欠点があった。
【０００５】なお、 一般に、「ビデオ」なる用語はテ
レビに対する信号の使用を意味しているが、本発明では
テレビ画像またはテレビディスプレイ以外のディスプレ
イもカバーするよう意図している。かかるディスプレイ
としては、ＬＣＤディスプレイの上で画像が動くような
っているハンドヘルドのゲーム装置等がある。
レビに対する信号の使用を意味しているが、本発明では
テレビ画像またはテレビディスプレイ以外のディスプレ
イもカバーするよう意図している。かかるディスプレイ
としては、ＬＣＤディスプレイの上で画像が動くような
っているハンドヘルドのゲーム装置等がある。
【０００６】
【課題を解決するための手段】本発明は、走査式ＬＣＤ
ビデオディスプレイと共に使用するための新しいデータ
ドライバ回路に関する。一例として、３８４ｘ２４０ピ
クセルのカラーのハンドヘルドＴＶを使用する本発明で
は、ガラス上にないビデオソースからディスプレイのガ
ラス上のピクセルコンデンサへビデオデータおよびプリ
チャージ電圧を転送するようディスプレイ自体の上に形
成された薄膜トランジスタ（ＴＦＴ）でデマルチプレッ
クサ素子を製造する。これらデマルチプレックサ素子は
所定の数のグループに分けられ、デマルチプレックス回
路がこれらグループの附勢を制御するようになってい
る。このデマルチプレックス回路はデマルチプレックサ
素子のグループの各々を連続して、かつ逐次イネーブル
化し、ビデオデータを与えてピクセルコンデンサを対応
するレベルまで充電する。ビデオデータを与える前に制
御回路がプリチャージ電圧を与え、デマルチプレックス
回路がデマルチプレックサ素子のグループの各々を同時
にイネーブル化し、選択された行のピクセルコンデンサ
のすべてを所定レベルまで充電するようにする。
ビデオディスプレイと共に使用するための新しいデータ
ドライバ回路に関する。一例として、３８４ｘ２４０ピ
クセルのカラーのハンドヘルドＴＶを使用する本発明で
は、ガラス上にないビデオソースからディスプレイのガ
ラス上のピクセルコンデンサへビデオデータおよびプリ
チャージ電圧を転送するようディスプレイ自体の上に形
成された薄膜トランジスタ（ＴＦＴ）でデマルチプレッ
クサ素子を製造する。これらデマルチプレックサ素子は
所定の数のグループに分けられ、デマルチプレックス回
路がこれらグループの附勢を制御するようになってい
る。このデマルチプレックス回路はデマルチプレックサ
素子のグループの各々を連続して、かつ逐次イネーブル
化し、ビデオデータを与えてピクセルコンデンサを対応
するレベルまで充電する。ビデオデータを与える前に制
御回路がプリチャージ電圧を与え、デマルチプレックス
回路がデマルチプレックサ素子のグループの各々を同時
にイネーブル化し、選択された行のピクセルコンデンサ
のすべてを所定レベルまで充電するようにする。
【０００７】従って、本発明の目的はピクセルコンデン
サをプリチャージするための簡略化された手段を提供す
ることにある。
サをプリチャージするための簡略化された手段を提供す
ることにある。
【０００８】本発明の別の目的はディスプレイ上に堆積
するのに必要な薄膜部品の数を減少させることにより、
ＬＣＤディスプレイの製造コストを下げることにある。
するのに必要な薄膜部品の数を減少させることにより、
ＬＣＤディスプレイの製造コストを下げることにある。
【０００９】本発明の更に別の目的は、必要なガラス上
の部品の数を減少することにより、より信頼性の高い列
データドライバ回路を提供することにある。
の部品の数を減少することにより、より信頼性の高い列
データドライバ回路を提供することにある。
【００１０】同じ参照番号で同じ部品を示す添付図面を
用いた下記の詳細な説明には、本発明の上記およびそれ
以外の特徴がより完全に開示されている。
用いた下記の詳細な説明には、本発明の上記およびそれ
以外の特徴がより完全に開示されている。
【００１１】
【実施例】図３の回路は、本願出願人により「液晶ディ
スプレイ用データドライブ回路」を発明の名称とし、１
９９２年１１月３日出願された米国特許出願第９７１，
７２１号に開示されている．
スプレイ用データドライブ回路」を発明の名称とし、１
９９２年１１月３日出願された米国特許出願第９７１，
７２１号に開示されている．
【００１２】図１は新規なディスプレイシステム１０の
基本ブロック図であり、このディスプレイシステム１０
はディスプレイデバイス１４と、デバイス１４から離間
し、回路上の素子をドライブ（駆動）するようディスプ
レイ１４に接続された「オフガラス」制御回路１２を含
む。図１に示したタイプのアクティブマトリックス液晶
ディスプレイ（ＡＭＬＣＤ）は、一般に２０万個以上の
ディスプレイ素子から構成される。テレビ画像をディス
プレイする場合、ディスプレイ素子の数が多くなればな
るほど画像の解像度も高くなることは明らかである。例
えばハンドヘルドＴＶでは、ディスプレイ素子のアレイ
は３８４本の列（コラム）と２４０本に行（ロー）を含
むことができる。かかる場合９２０００個以上のディス
プレイ素子すなわちピクセルが必要である。当然ながら
装置が大きくなれば必要なピクセル数も多くなる。ピク
セルをドライブするのに使用されるトランジスタは基板
例えばガラス上に堆積された薄膜トランジスタ（ＴＦ
Ｔ）から成り、ディスプレイ素子はガラス上に堆積され
た電極と、反対側の基板に堆積された共通電極をから成
り、両基板は電気光学的材料により分離されている。基
板１４（ガラスで構成できる）上で列データドライブ回
路１６はビデオデータ信号およびプリチャージ電圧によ
り列ライン２４をドライブする。行選択ドライバ２５
は、当業者には周知のタイプのものでよく、本願出願人
により「液晶ディスプレイ用選択ドライブ回路」を発明
の名称とし、 年 月 日出願された米国特許出
願第号に開示されているタイプのものが好ましく、各々
の選択された行内のピクセルを逐次附勢し、行１〜２４
０が逐次ドライブされるようになっている。
基本ブロック図であり、このディスプレイシステム１０
はディスプレイデバイス１４と、デバイス１４から離間
し、回路上の素子をドライブ（駆動）するようディスプ
レイ１４に接続された「オフガラス」制御回路１２を含
む。図１に示したタイプのアクティブマトリックス液晶
ディスプレイ（ＡＭＬＣＤ）は、一般に２０万個以上の
ディスプレイ素子から構成される。テレビ画像をディス
プレイする場合、ディスプレイ素子の数が多くなればな
るほど画像の解像度も高くなることは明らかである。例
えばハンドヘルドＴＶでは、ディスプレイ素子のアレイ
は３８４本の列（コラム）と２４０本に行（ロー）を含
むことができる。かかる場合９２０００個以上のディス
プレイ素子すなわちピクセルが必要である。当然ながら
装置が大きくなれば必要なピクセル数も多くなる。ピク
セルをドライブするのに使用されるトランジスタは基板
例えばガラス上に堆積された薄膜トランジスタ（ＴＦ
Ｔ）から成り、ディスプレイ素子はガラス上に堆積され
た電極と、反対側の基板に堆積された共通電極をから成
り、両基板は電気光学的材料により分離されている。基
板１４（ガラスで構成できる）上で列データドライブ回
路１６はビデオデータ信号およびプリチャージ電圧によ
り列ライン２４をドライブする。行選択ドライバ２５
は、当業者には周知のタイプのものでよく、本願出願人
により「液晶ディスプレイ用選択ドライブ回路」を発明
の名称とし、 年 月 日出願された米国特許出
願第号に開示されているタイプのものが好ましく、各々
の選択された行内のピクセルを逐次附勢し、行１〜２４
０が逐次ドライブされるようになっている。
【００１３】ディスプレイ１４から分離されている外部
制御回路１２ではサンプルコンデンサ５０がシフトレジ
スタ４９を通して入力回路６４からのデータを受信す
る。シフトレジスタ４９内のデータと共調して回路５８
からサンプルコンデンサ５０に赤、緑、青のビデオ信号
が送られる。制御論理回路６０によりクロック信号と水
平および垂直同期信号が得られる。高電圧発生器６２
は、必要な高電圧パワーを発生する。サンプルコンデン
サ５０の出力は、６４個の出力アンプ５２に結合されて
おり、次にアンプ５２はビデオデータの出力を制御する
ためのゲート５３に結合されている。ゲート５５は、電
源６３および６５に結合されておりライン５７および５
９上の電圧を制御してプリチャージ電圧を基板１４に印
加することができるようにしている。ゲート制御回路６
１は一時期に一つのゲートしかイネーブル化しないよう
にゲート５３および５５を制御する。ライン５７は、各
奇数の出力ラインＤ１，Ｄ３．．．Ｄ６３に結合され、
ライン５９は各偶数入力ラインＤ２，Ｄ４．．．Ｄ６４
に結合されている。
制御回路１２ではサンプルコンデンサ５０がシフトレジ
スタ４９を通して入力回路６４からのデータを受信す
る。シフトレジスタ４９内のデータと共調して回路５８
からサンプルコンデンサ５０に赤、緑、青のビデオ信号
が送られる。制御論理回路６０によりクロック信号と水
平および垂直同期信号が得られる。高電圧発生器６２
は、必要な高電圧パワーを発生する。サンプルコンデン
サ５０の出力は、６４個の出力アンプ５２に結合されて
おり、次にアンプ５２はビデオデータの出力を制御する
ためのゲート５３に結合されている。ゲート５５は、電
源６３および６５に結合されておりライン５７および５
９上の電圧を制御してプリチャージ電圧を基板１４に印
加することができるようにしている。ゲート制御回路６
１は一時期に一つのゲートしかイネーブル化しないよう
にゲート５３および５５を制御する。ライン５７は、各
奇数の出力ラインＤ１，Ｄ３．．．Ｄ６３に結合され、
ライン５９は各偶数入力ラインＤ２，Ｄ４．．．Ｄ６４
に結合されている。
【００１４】従って、ピクセルの１行が３８４個のディ
スプレイ素子を含んでいれば、プリチャージ電圧が印加
された後に６４本のデータ入力ライン１３がマルチプレ
ックス化して一時に６４ビットづつ基板１４上の３８４
個のディスプレイ素子に結合される。後述するように列
データドライバ１６を通して列導線２４にライン１３上
の６４のビデオ出力信号が送られる。
スプレイ素子を含んでいれば、プリチャージ電圧が印加
された後に６４本のデータ入力ライン１３がマルチプレ
ックス化して一時に６４ビットづつ基板１４上の３８４
個のディスプレイ素子に結合される。後述するように列
データドライバ１６を通して列導線２４にライン１３上
の６４のビデオ出力信号が送られる。
【００１５】図２から判るように、デマルチプレックス
回路１０２からのライン１０４、１０６、．．．１３０
および１３２は，Ｘ（６）対のイネーブル化信号ライン
を構成し、これらラインはＹ（６４）個のデマルチプレ
ックサ素子のＸ（６）個の別々のグループ（６６．．．
６８および７０と表示）に接続されている。これらデマ
ルチプレックサ素子は、１０８、１１０．．．１１２お
よび１１４と表示されており、ガラス１４上に堆積さ
れ、６４個の出力信号をデマルチプレックス化し、これ
ら信号をガラス１４上のＺ（２４０）個の行のうちの選
択された一つにおけるＹ（６４）本の列ライン２４のＸ
（６）個の異なるグループ（６６．．．６８，７０）に
逐次送る。ビデオデータが基板１４に印加される前にラ
イン１０４、１０６、．．．、１３０および１３２は同
時に３８４個すべてのデマルチプレックサ素子（各グル
ープにおける１０８、１１０．．．１１２および１１
４）をイネーブル化し、ディスプレイ素子が所定電圧レ
ベルまでプリチャージされるようにする。行選択ドライ
バ信号、クロックおよびパワーラインは、図１に示すよ
うに制御回路１２からライン２１を通って行選択ドライ
バ回路２５に結合されている。行選択ドライバ回路２５
は当業者に周知のものであればどんなタイプの回路でも
よいが、本願出願人による 年 月
日出願の米国特許出願第 号に開示されているタ
イプのものが好ましい。
回路１０２からのライン１０４、１０６、．．．１３０
および１３２は，Ｘ（６）対のイネーブル化信号ライン
を構成し、これらラインはＹ（６４）個のデマルチプレ
ックサ素子のＸ（６）個の別々のグループ（６６．．．
６８および７０と表示）に接続されている。これらデマ
ルチプレックサ素子は、１０８、１１０．．．１１２お
よび１１４と表示されており、ガラス１４上に堆積さ
れ、６４個の出力信号をデマルチプレックス化し、これ
ら信号をガラス１４上のＺ（２４０）個の行のうちの選
択された一つにおけるＹ（６４）本の列ライン２４のＸ
（６）個の異なるグループ（６６．．．６８，７０）に
逐次送る。ビデオデータが基板１４に印加される前にラ
イン１０４、１０６、．．．、１３０および１３２は同
時に３８４個すべてのデマルチプレックサ素子（各グル
ープにおける１０８、１１０．．．１１２および１１
４）をイネーブル化し、ディスプレイ素子が所定電圧レ
ベルまでプリチャージされるようにする。行選択ドライ
バ信号、クロックおよびパワーラインは、図１に示すよ
うに制御回路１２からライン２１を通って行選択ドライ
バ回路２５に結合されている。行選択ドライバ回路２５
は当業者に周知のものであればどんなタイプの回路でも
よいが、本願出願人による 年 月
日出願の米国特許出願第 号に開示されているタ
イプのものが好ましい。
【００１６】図３に示すように行選択ドライバ回路２２
５により第１行が選択されると、行１内のトランジスタ
２７８、２８０、２８２および２８４がすべて附勢され
る。次にプリチャージ回路３１６およびＸ個の列データ
ドライバ回路２６６、．．．２６８および２７０は行ド
ライバ回路２２５のうちの第１行内のピクセルコンデン
サ２９４、２９６、．．．２９８および３００および各
行ラインを所定電圧にプリチャージする信号を与える。
次に、列ライン２２４にデータ信号が印加される際に、
列ライン２２４に印加されるデータ信号のレベルに応じ
た量だけコンデンサは充電または放電される。コンデン
サ２９４、２９６、．．．２９８および３００は、第５
図に示すように充電よりもより速く放電できるので、コ
ンデンサをプリチャージしておくわけである。図５から
判るようにコンデンサが０から参照番号２３で示される
値まで充電されるのにＸだけの時間がかかる。しかしな
がらコンデンサが最大値から同じレベルまで放電するの
にＸよりも短いＹの時間しかかからない。更に、最大レ
ベルまで充電するのに時間ｔがかかり、完全に放電する
にはそれよりも短い時間Ｚしかかからない。従って、放
電時間は充電時間よりもより短いので、データ信号入力
時間インターバル中にデータラインのコンデンサを適当
な電圧レベルまで放電することが可能である。これによ
りデータ入力時間インターバルに必要な時間を短縮でき
る。
５により第１行が選択されると、行１内のトランジスタ
２７８、２８０、２８２および２８４がすべて附勢され
る。次にプリチャージ回路３１６およびＸ個の列データ
ドライバ回路２６６、．．．２６８および２７０は行ド
ライバ回路２２５のうちの第１行内のピクセルコンデン
サ２９４、２９６、．．．２９８および３００および各
行ラインを所定電圧にプリチャージする信号を与える。
次に、列ライン２２４にデータ信号が印加される際に、
列ライン２２４に印加されるデータ信号のレベルに応じ
た量だけコンデンサは充電または放電される。コンデン
サ２９４、２９６、．．．２９８および３００は、第５
図に示すように充電よりもより速く放電できるので、コ
ンデンサをプリチャージしておくわけである。図５から
判るようにコンデンサが０から参照番号２３で示される
値まで充電されるのにＸだけの時間がかかる。しかしな
がらコンデンサが最大値から同じレベルまで放電するの
にＸよりも短いＹの時間しかかからない。更に、最大レ
ベルまで充電するのに時間ｔがかかり、完全に放電する
にはそれよりも短い時間Ｚしかかからない。従って、放
電時間は充電時間よりもより短いので、データ信号入力
時間インターバル中にデータラインのコンデンサを適当
な電圧レベルまで放電することが可能である。これによ
りデータ入力時間インターバルに必要な時間を短縮でき
る。
【００１７】従って、図３の回路ではプリチャージ回路
３１６は３８４個のすべてのプリチャージトランジスタ
３２０、３２２、３２４および３２６のゲートに結合さ
れているライン３１８に出力信号を発生し、これらプリ
チャージトランジスタのうちの一つは基板２１４上の３
８４本の列ラインの各々に結合されている。ブロック番
号２６６で表示されるグループ１内のプリチャージトラ
ンジスタの一例を示す。プリチャージトランジスタ３２
０は電源Ｖ＋に接続されたドレインと、内部データライ
ン列Ｄ１に結合されたソース電極を有する。奇数の列ラ
インのすべてはこれらラインに結合されたトランジスタ
を有している。例えば図３ではトランジスタ３２０およ
び３２４のドレイン電極はＶ＋電源３２８に結合されて
おり、偶数の列ラインに対するトランジスタ３２２およ
び３２６のドレイン電極はＶ−電源３２７に接続されて
いる。
３１６は３８４個のすべてのプリチャージトランジスタ
３２０、３２２、３２４および３２６のゲートに結合さ
れているライン３１８に出力信号を発生し、これらプリ
チャージトランジスタのうちの一つは基板２１４上の３
８４本の列ラインの各々に結合されている。ブロック番
号２６６で表示されるグループ１内のプリチャージトラ
ンジスタの一例を示す。プリチャージトランジスタ３２
０は電源Ｖ＋に接続されたドレインと、内部データライ
ン列Ｄ１に結合されたソース電極を有する。奇数の列ラ
インのすべてはこれらラインに結合されたトランジスタ
を有している。例えば図３ではトランジスタ３２０およ
び３２４のドレイン電極はＶ＋電源３２８に結合されて
おり、偶数の列ラインに対するトランジスタ３２２およ
び３２６のドレイン電極はＶ−電源３２７に接続されて
いる。
【００１８】本発明は図３のプリチャージ回路３１６お
よびトランジスタ３２０、３２２．．．３２４および３
２６を不要にするものであるが、図３と図２を比較して
判るように、上記のようなプリチャージ機能および利点
は維持されたままである。図１に示すように、このよう
な機能および利点はゲート制御回路６１により交互にゲ
ート５３をオフにし、ゲート５５をオンにし、所定時間
の間にライン５７および５９を所定レベルまで充電する
ことにより得られる。次に、ゲート５５がオンになって
いる時間の間、図２のマルチプレックス化回路１０２は
図２に示すＹ個のデマルチプレックス化素子（１０８、
１１０．．．１１２および１１４）のＸ個のグループを
同時にイネーブル化する。これによりコンデンサ９４、
９６、９８および１００は所定電圧に充電することが可
能となる。
よびトランジスタ３２０、３２２．．．３２４および３
２６を不要にするものであるが、図３と図２を比較して
判るように、上記のようなプリチャージ機能および利点
は維持されたままである。図１に示すように、このよう
な機能および利点はゲート制御回路６１により交互にゲ
ート５３をオフにし、ゲート５５をオンにし、所定時間
の間にライン５７および５９を所定レベルまで充電する
ことにより得られる。次に、ゲート５５がオンになって
いる時間の間、図２のマルチプレックス化回路１０２は
図２に示すＹ個のデマルチプレックス化素子（１０８、
１１０．．．１１２および１１４）のＸ個のグループを
同時にイネーブル化する。これによりコンデンサ９４、
９６、９８および１００は所定電圧に充電することが可
能となる。
【００１９】従って、各行が逐次附勢された場合、選択
された行内のすべてのグループ内のピクセルコンデンサ
のすべてが所定位置まで同時に充電され、ビデオ信号が
受信される際、Ｘ個のグループ内のものが遂次放電され
る。従って、基板１４上にはＺ個の行内のＹ個のスイッ
チングトランジスタ（７８、８０、８２および８４）の
Ｘ個のグループが堆積されている。ディスプレイを単に
例として３８４ｘ２４０のピクセルのディスプレイとし
た場合、基板には２４０個の行内に６４個のスイッチン
グ素子の６つのグループを堆積させる。かかる実施例に
ついて述べる。
された行内のすべてのグループ内のピクセルコンデンサ
のすべてが所定位置まで同時に充電され、ビデオ信号が
受信される際、Ｘ個のグループ内のものが遂次放電され
る。従って、基板１４上にはＺ個の行内のＹ個のスイッ
チングトランジスタ（７８、８０、８２および８４）の
Ｘ個のグループが堆積されている。ディスプレイを単に
例として３８４ｘ２４０のピクセルのディスプレイとし
た場合、基板には２４０個の行内に６４個のスイッチン
グ素子の６つのグループを堆積させる。かかる実施例に
ついて述べる。
【００２０】図２は、基板１４のより詳細な図である。
基板の外部にある制御回路１２は、ライン１３を介して
基板１４にプリチャージ電圧およびビデオ信号を印加す
るようになっている。上記のタイプのものにできる行ド
ライバ回路２２は、図１内のライン２１上の制御信号に
より作動されるＴＦＴトランジスタから成り、当業者に
周知のように一つの行を逐次選択する。図２では、行は
１〜Ｚの行として示されいるが、最初と最終の行しか図
示されていない。残りの行も同一である。図２では、Ｙ
個のスイッチング素子がＸ個のグループあることにも気
づくであろう。一つのスイッチング素子は一つのトラン
ジスタと、これに関連するピクセルコンデンサから成
る。参照番号７２で表示される第１グループでは、簡単
にするため４つのスイッチング素子８６、８８、９０お
よび９２しか示していない。実際にはＸ個のグループは
６つのグループであり、列の合計数は３８４本であると
した場合、かかるスイッチング素子の数は６４個とな
る。トランジスタ７８、８０、８２および８４のゲート
（かかるトランジスタはガラスの基板１４上に堆積した
薄膜トランジスタでよい）は行導線１を介して行ドライ
バ回路２５に結合されている。トランジスタ７８、８
０、８２および８４のそれぞれのソース電極にはピクセ
ルコンデンサすなわちディスプレイ素子９４、９６、９
８および１００が接続されている。電極２８はピクセル
コンデンサの第２プレートであり、ディスプレイ１４の
他方の基板上に位置するアースすなわち共通電極セグメ
ントである。
基板の外部にある制御回路１２は、ライン１３を介して
基板１４にプリチャージ電圧およびビデオ信号を印加す
るようになっている。上記のタイプのものにできる行ド
ライバ回路２２は、図１内のライン２１上の制御信号に
より作動されるＴＦＴトランジスタから成り、当業者に
周知のように一つの行を逐次選択する。図２では、行は
１〜Ｚの行として示されいるが、最初と最終の行しか図
示されていない。残りの行も同一である。図２では、Ｙ
個のスイッチング素子がＸ個のグループあることにも気
づくであろう。一つのスイッチング素子は一つのトラン
ジスタと、これに関連するピクセルコンデンサから成
る。参照番号７２で表示される第１グループでは、簡単
にするため４つのスイッチング素子８６、８８、９０お
よび９２しか示していない。実際にはＸ個のグループは
６つのグループであり、列の合計数は３８４本であると
した場合、かかるスイッチング素子の数は６４個とな
る。トランジスタ７８、８０、８２および８４のゲート
（かかるトランジスタはガラスの基板１４上に堆積した
薄膜トランジスタでよい）は行導線１を介して行ドライ
バ回路２５に結合されている。トランジスタ７８、８
０、８２および８４のそれぞれのソース電極にはピクセ
ルコンデンサすなわちディスプレイ素子９４、９６、９
８および１００が接続されている。電極２８はピクセル
コンデンサの第２プレートであり、ディスプレイ１４の
他方の基板上に位置するアースすなわち共通電極セグメ
ントである。
【００２１】図３の回路と対照的に、図１と図２に示さ
れる本発明では、ゲート制御回路６１がゲート５３をオ
フにしゲート５５を開にする時、ラインＤ１〜Ｄ６４に
プリチャージ電圧を発生する。ゲート制御回路６１は、
一時に一つのゲートしかイネーブル化されないようゲー
ト５３および５５を交互にイネーブル化およびディスエ
ーブル化する。これにより、電源６３および６５が奇数
および偶数ラインＤ１〜Ｄ６４をチャージすることが可
能になる。ゲート５５が開の間、デマルチプレックス回
路１０２はクロック信号を発生し、すべてのグループ内
のトランジスタ１０８、１１０．．．１１２および１１
４をオンにするので、選択された行内のすべてのコンデ
ンサ９４、９６、９８および１００の充電が可能とな
る。
れる本発明では、ゲート制御回路６１がゲート５３をオ
フにしゲート５５を開にする時、ラインＤ１〜Ｄ６４に
プリチャージ電圧を発生する。ゲート制御回路６１は、
一時に一つのゲートしかイネーブル化されないようゲー
ト５３および５５を交互にイネーブル化およびディスエ
ーブル化する。これにより、電源６３および６５が奇数
および偶数ラインＤ１〜Ｄ６４をチャージすることが可
能になる。ゲート５５が開の間、デマルチプレックス回
路１０２はクロック信号を発生し、すべてのグループ内
のトランジスタ１０８、１１０．．．１１２および１１
４をオンにするので、選択された行内のすべてのコンデ
ンサ９４、９６、９８および１００の充電が可能とな
る。
【００２２】上記説明から判るように、本発明は図３に
示すディスプレイ基板上の３８４個のＴＦＴ（３２０、
３２２、３２４および３２６）を除くことを可能にする
ものである。このことにより製造コストが下がり、生産
歩留まりおよび信頼性が高くなる。プリチャージ回路３
１６の機能は、本発明では制御回路１２およびデマルチ
プレックス回路１０２により実行される。プリチャージ
機能が実行された後は、図３の回路の作動と本発明の回
路の作動は全く同じである。
示すディスプレイ基板上の３８４個のＴＦＴ（３２０、
３２２、３２４および３２６）を除くことを可能にする
ものである。このことにより製造コストが下がり、生産
歩留まりおよび信頼性が高くなる。プリチャージ回路３
１６の機能は、本発明では制御回路１２およびデマルチ
プレックス回路１０２により実行される。プリチャージ
機能が実行された後は、図３の回路の作動と本発明の回
路の作動は全く同じである。
【００２３】次に図４のタイミング図と関連させながら
図２を参照すると、ＮＴＳＣＴＶシステムにインターフ
ェースされた３８４ｘ２４０ピクセルのディスプレイに
対して走査線の時間インターバルは約６３マイクロ秒と
なることがライン（ａ）から理解できる。割り当てられ
たライン時間は、先のラインの選択解除に対しては８マ
イクロ秒、走査データラインプリチャージに対しては６
マイクロ秒、外部ビデオソースからディスプレイのデー
タラインのＸ個のグループへデマルチプレックス化する
よう転送されるビデオデータに対しては４２マイクロ
秒、ピクセルの安定化に対しては７マイクロ秒となる。
このことはライン（ｃ）から理解できる。従って、図４
のライン（ｄ）を検討すると、選択解除時間の最初の８
マイクロ秒の間に先に走査されたラインｎ−１は、図４
のライン（ｅ）に示すように選択レベル、例えば２０ボ
ルトからマイナス５ボルトの選択解除レベルまで放電す
ることが理解できる。これによりラインｎ−１内のすべ
てのピクセルコンデンサがアイソレートされるので、ピ
クセルコンデンサは自らのビデオデータ電荷をホールド
する。この８マイクロ秒の選択解除時間の後に、ライン
（ｉ）および（ｊ）に示す行ｎに対するプリチャージ信
号が６マイクロ秒の間に所定電圧、例えば±５ボルトに
調節される。ライン（ｇ）、（ｈ）、（ｉ）および
（ｊ）内の第１パルスが示すようにこの６μｓのプリチ
ャージ時間の間に、デマルチプレックス化信号はハイの
パルスとなる。このパルスは、すべてのグループ内のト
ランジスタ１０８、１１０．．．１１２および１１４を
オンにするので、奇数番号のデータラインＤ１、
Ｄ３．．．Ｄ６８３はＶ＋レベルにチャージされ、偶数
番号のデータラインＤ２、Ｄ４．．．Ｄ３８４はＶ−レ
ベルにチャージされる。これと対照的に、図３の回路で
はプリチャージ回路３１６からのΦｘはハイレベルのパ
ルスとなり、トランジスタ３２０、３２２．．．３２４
および３２６をオンにするので、６μｓの間に奇数番号
の内部データラインＤ１、Ｄ３．．．Ｄ３８３はＶ＋レ
ベルにプリチャージされ、偶数の内部データライン
Ｄ２、Ｄ４．．．Ｄ３８４はＶ−レベルにプリチャージ
される。従って、図４のライン（ｆ）、（ｇ）、
（ｈ）、（ｉ）および（ｊ）の第１プリチャージパルス
は図３内の回路のΦｘの機能と置換されていることが理
解できよう。当業者に理解されるように図４のライン
（ｆ）では、約１３ｕｓの単一のパルスを用いて図示す
る２つの連続するプリチャージパルスとビデオ制御パル
スと置換できることにも留意されたい。第２パルスは第
１パルスのすぐ後に続いているので単一パルスでも同じ
効果となるからである。
図２を参照すると、ＮＴＳＣＴＶシステムにインターフ
ェースされた３８４ｘ２４０ピクセルのディスプレイに
対して走査線の時間インターバルは約６３マイクロ秒と
なることがライン（ａ）から理解できる。割り当てられ
たライン時間は、先のラインの選択解除に対しては８マ
イクロ秒、走査データラインプリチャージに対しては６
マイクロ秒、外部ビデオソースからディスプレイのデー
タラインのＸ個のグループへデマルチプレックス化する
よう転送されるビデオデータに対しては４２マイクロ
秒、ピクセルの安定化に対しては７マイクロ秒となる。
このことはライン（ｃ）から理解できる。従って、図４
のライン（ｄ）を検討すると、選択解除時間の最初の８
マイクロ秒の間に先に走査されたラインｎ−１は、図４
のライン（ｅ）に示すように選択レベル、例えば２０ボ
ルトからマイナス５ボルトの選択解除レベルまで放電す
ることが理解できる。これによりラインｎ−１内のすべ
てのピクセルコンデンサがアイソレートされるので、ピ
クセルコンデンサは自らのビデオデータ電荷をホールド
する。この８マイクロ秒の選択解除時間の後に、ライン
（ｉ）および（ｊ）に示す行ｎに対するプリチャージ信
号が６マイクロ秒の間に所定電圧、例えば±５ボルトに
調節される。ライン（ｇ）、（ｈ）、（ｉ）および
（ｊ）内の第１パルスが示すようにこの６μｓのプリチ
ャージ時間の間に、デマルチプレックス化信号はハイの
パルスとなる。このパルスは、すべてのグループ内のト
ランジスタ１０８、１１０．．．１１２および１１４を
オンにするので、奇数番号のデータラインＤ１、
Ｄ３．．．Ｄ６８３はＶ＋レベルにチャージされ、偶数
番号のデータラインＤ２、Ｄ４．．．Ｄ３８４はＶ−レ
ベルにチャージされる。これと対照的に、図３の回路で
はプリチャージ回路３１６からのΦｘはハイレベルのパ
ルスとなり、トランジスタ３２０、３２２．．．３２４
および３２６をオンにするので、６μｓの間に奇数番号
の内部データラインＤ１、Ｄ３．．．Ｄ３８３はＶ＋レ
ベルにプリチャージされ、偶数の内部データライン
Ｄ２、Ｄ４．．．Ｄ３８４はＶ−レベルにプリチャージ
される。従って、図４のライン（ｆ）、（ｇ）、
（ｈ）、（ｉ）および（ｊ）の第１プリチャージパルス
は図３内の回路のΦｘの機能と置換されていることが理
解できよう。当業者に理解されるように図４のライン
（ｆ）では、約１３ｕｓの単一のパルスを用いて図示す
る２つの連続するプリチャージパルスとビデオ制御パル
スと置換できることにも留意されたい。第２パルスは第
１パルスのすぐ後に続いているので単一パルスでも同じ
効果となるからである。
【００２４】Ｖ＋の電圧レベルは、例えば約５ボルトで
あり、Ｖ−の電圧レベルは約０ボルトである。しかしな
がら、これら電圧はデバイスの作動速度を速くするよう
代わり得ると解すべきである。図６から判るように、６
μｓのプリチャージ時間の間に、内部データラインおよ
びピクセルコンデンサは５ボルトの最大電圧よりも低い
Ｖ＋の値までチャージできる。次に、データラインがピ
クセルコンデンサをデータ入力電圧レベルまでチャージ
するのに要する７μｓの時間の間、ΔＶ２がＶ＋←から
最大データ電圧までになるのと、ΔＶ１が最小データ電
圧までに放電されるのとは同じ時間がかかる。いずれの
場合にせよ、ΔＶ２に対する充電時間とΔＶ１に対する
放電時間は、最小化すなわち最適化できる。更に充電が
必要であればデータラインおよびピクセルコンデンサの
充電時間はΔＶ２を得るのに必要な時間まで短くなって
おり、必要なデータラインの所定電圧が５ボルトより低
ければ必要なレベルまでの放電時間はΔＶ１を放電する
のに等しい時間だけ短縮される。このように内部データ
ラインおよびこれに関連するピクセルコンデンサを最大
入力ビデオデータ信号レベル、例えば５ボルトまで充電
する時間と、内部データラインおよびそれに関連するピ
クセルコンデンサを最小入力ビデオデータ信号レベル、
例えば０ボルトまで放電する時間の差が最小となるよう
に、ΔＶ＋電圧レベルを最適化できる。従って、プリチ
ャージ時間中はピクセルコンデンサは５ボルトの最大値
まで充電されないので、プリチャージ時間をより短くす
ることが必要である。Ｖ−電圧レベルについてもＶ＋電
圧レベルと同じ解析法が適用できる。
あり、Ｖ−の電圧レベルは約０ボルトである。しかしな
がら、これら電圧はデバイスの作動速度を速くするよう
代わり得ると解すべきである。図６から判るように、６
μｓのプリチャージ時間の間に、内部データラインおよ
びピクセルコンデンサは５ボルトの最大電圧よりも低い
Ｖ＋の値までチャージできる。次に、データラインがピ
クセルコンデンサをデータ入力電圧レベルまでチャージ
するのに要する７μｓの時間の間、ΔＶ２がＶ＋←から
最大データ電圧までになるのと、ΔＶ１が最小データ電
圧までに放電されるのとは同じ時間がかかる。いずれの
場合にせよ、ΔＶ２に対する充電時間とΔＶ１に対する
放電時間は、最小化すなわち最適化できる。更に充電が
必要であればデータラインおよびピクセルコンデンサの
充電時間はΔＶ２を得るのに必要な時間まで短くなって
おり、必要なデータラインの所定電圧が５ボルトより低
ければ必要なレベルまでの放電時間はΔＶ１を放電する
のに等しい時間だけ短縮される。このように内部データ
ラインおよびこれに関連するピクセルコンデンサを最大
入力ビデオデータ信号レベル、例えば５ボルトまで充電
する時間と、内部データラインおよびそれに関連するピ
クセルコンデンサを最小入力ビデオデータ信号レベル、
例えば０ボルトまで放電する時間の差が最小となるよう
に、ΔＶ＋電圧レベルを最適化できる。従って、プリチ
ャージ時間中はピクセルコンデンサは５ボルトの最大値
まで充電されないので、プリチャージ時間をより短くす
ることが必要である。Ｖ−電圧レベルについてもＶ＋電
圧レベルと同じ解析法が適用できる。
【００２５】選択された行、例えば９４、９６、．．．
９８および１００内のすべての内部データラインおよび
ピクセルコンデンサがＶ＋またはＶ−レベルにまでプリ
チャージされた後、データ入力ラインＤ１〜Ｄ６４に入
力ビデオデータ信号（赤、緑および青）およびその相補
的信号が送られる。この場合Ｄ１、Ｄ３、．．．Ｄ６３
は正の極性のビデオ信号であり、Ｄ２、Ｄ４、．．．Ｄ
６４はその相補的な極性のビデオ信号となる。これらビ
デオ信号電圧は、図４のうちのライン（ｉ）および
（ｊ）ではプリチャージ時間の後の点線で示されてい
る。ライン１０４および１０６上のデマルチプレックサ
ドライバ回路１０２からの制御信号は、ライン（ｆ）に
示すように７μｓの間にそれぞれ２５ボルトおよび３０
ボルトまで上昇される。入力ラインの他のＸ（この場合
Ｘ＝６）のグループの各々は、図４のうちのライン
（ｆ）（ｇ）および（ｈ）に示すように７μｓの間にこ
れらに送られるライン１３上のビデオデータを有する。
データラインを２つのグループすなわち偶数と奇数のグ
ループに分割した理由は、このシステムではデータ電圧
極性反転法を使用するからである。データ電圧の極性は
一つのテレビのフレームのうちの２つのフィールドの間
で変えられる。６３μｓ時間インターバルのうちの最後
の７μｓは最後のグループ、例えばグループＸのうちの
ピクセルが良好に安定できるように使用される。
９８および１００内のすべての内部データラインおよび
ピクセルコンデンサがＶ＋またはＶ−レベルにまでプリ
チャージされた後、データ入力ラインＤ１〜Ｄ６４に入
力ビデオデータ信号（赤、緑および青）およびその相補
的信号が送られる。この場合Ｄ１、Ｄ３、．．．Ｄ６３
は正の極性のビデオ信号であり、Ｄ２、Ｄ４、．．．Ｄ
６４はその相補的な極性のビデオ信号となる。これらビ
デオ信号電圧は、図４のうちのライン（ｉ）および
（ｊ）ではプリチャージ時間の後の点線で示されてい
る。ライン１０４および１０６上のデマルチプレックサ
ドライバ回路１０２からの制御信号は、ライン（ｆ）に
示すように７μｓの間にそれぞれ２５ボルトおよび３０
ボルトまで上昇される。入力ラインの他のＸ（この場合
Ｘ＝６）のグループの各々は、図４のうちのライン
（ｆ）（ｇ）および（ｈ）に示すように７μｓの間にこ
れらに送られるライン１３上のビデオデータを有する。
データラインを２つのグループすなわち偶数と奇数のグ
ループに分割した理由は、このシステムではデータ電圧
極性反転法を使用するからである。データ電圧の極性は
一つのテレビのフレームのうちの２つのフィールドの間
で変えられる。６３μｓ時間インターバルのうちの最後
の７μｓは最後のグループ、例えばグループＸのうちの
ピクセルが良好に安定できるように使用される。
【００２６】デマルチプレックサトランジスタ１０８、
１１０．．．１１２および１１４の定格は、本実施例で
は７μｓの割り当てられた時間インターバル内に入力ビ
デオデータカラー信号レベルの１５ミリボルト内に内部
データラインＤ１〜Ｄ６４を放電できるように定められ
ている。番号６６〜６８、および７０の付けられたデマ
ルチプレックス回路すなわちすべてのグループの各々に
対し、連続動作が繰り返される。
１１０．．．１１２および１１４の定格は、本実施例で
は７μｓの割り当てられた時間インターバル内に入力ビ
デオデータカラー信号レベルの１５ミリボルト内に内部
データラインＤ１〜Ｄ６４を放電できるように定められ
ている。番号６６〜６８、および７０の付けられたデマ
ルチプレックス回路すなわちすべてのグループの各々に
対し、連続動作が繰り返される。
【００２７】ｎ番目の行の走査動作の開始時には行ｎ内
のピクセルスイッチングトランジスタはすでに完全にオ
ンになっている。従って、走査の完了した行ｎ−１の選
択が解除された後、行ｎ内のピクセルスイッチングトラ
ンジスタがプリチャージされる。各８マイクロ秒のほぼ
等しい時間内に残りの４９μｓのデータ入力転送時間が
割り当てられる場合、行ｎ内の列Ｄ１〜Ｄ６４上のピク
セルトランジスタの第１ブロックはピクセルスイッチン
グトランジスタ放電時間に対し全４９マイクロ秒を有
し、列Ｄ６５〜Ｄ１２８に接続された列ｎ内のピクセル
トランジスタの第２ブロックは約４１μｓの放電時間を
有する。第３ブロックは約３３μｓを有することになろ
う。行ｎ内のピクセルトランジスタの最終ブロックは、
ピクセル放電に対し実質的に９μｓしか有しない。
のピクセルスイッチングトランジスタはすでに完全にオ
ンになっている。従って、走査の完了した行ｎ−１の選
択が解除された後、行ｎ内のピクセルスイッチングトラ
ンジスタがプリチャージされる。各８マイクロ秒のほぼ
等しい時間内に残りの４９μｓのデータ入力転送時間が
割り当てられる場合、行ｎ内の列Ｄ１〜Ｄ６４上のピク
セルトランジスタの第１ブロックはピクセルスイッチン
グトランジスタ放電時間に対し全４９マイクロ秒を有
し、列Ｄ６５〜Ｄ１２８に接続された列ｎ内のピクセル
トランジスタの第２ブロックは約４１μｓの放電時間を
有する。第３ブロックは約３３μｓを有することになろ
う。行ｎ内のピクセルトランジスタの最終ブロックは、
ピクセル放電に対し実質的に９μｓしか有しない。
【００２８】ピクセルトランジスタの６つのグループの
うちの各々に対し７μｓの時間を割り当て、図４（ａ）
に表示されているようにピクセルの安定化に対し、最後
の７μｓを割り当てることにより、ピクセルトランジス
タのすべてが放電するのに充分な時間を割り当てる。放
電時間を短くすると、ピクセルの６番目のブロックに対
し、エラー電圧ΔＶが生じ得る。ΔＶを小さくし、解像
度を２５６個のグレイレベルとするには、ピクセル安定
化時間に対しさらに７μｓを割り当てることが好まし
い。この場合、ピクセルコンデンサの６番目のグループ
がビデオ信号レベルまでに安定するのに１４マイクロ秒
が利用できる。ライン（ｅ）に示すようにラインｎ−１
が選択解除されている際、ラインｎの選択中であり、こ
のラインに印加される電圧は（ｋ）と表示されるように
２０ボルトの最大値となる。
うちの各々に対し７μｓの時間を割り当て、図４（ａ）
に表示されているようにピクセルの安定化に対し、最後
の７μｓを割り当てることにより、ピクセルトランジス
タのすべてが放電するのに充分な時間を割り当てる。放
電時間を短くすると、ピクセルの６番目のブロックに対
し、エラー電圧ΔＶが生じ得る。ΔＶを小さくし、解像
度を２５６個のグレイレベルとするには、ピクセル安定
化時間に対しさらに７μｓを割り当てることが好まし
い。この場合、ピクセルコンデンサの６番目のグループ
がビデオ信号レベルまでに安定するのに１４マイクロ秒
が利用できる。ライン（ｅ）に示すようにラインｎ−１
が選択解除されている際、ラインｎの選択中であり、こ
のラインに印加される電圧は（ｋ）と表示されるように
２０ボルトの最大値となる。
【００２９】デマルチプレックス比は、ビデオリード線
および信号入力リード線の本数に影響すると解すべきで
ある。この比は、製品の用途に従って最適化または妥当
化できる。例えば、高解像度および／または高画質にす
るには、６４本ではなくてこれよりも多い本数のグルー
プごとのビデオ信号リード線を基板１４に結合できるよ
うデマルチプレックス比を小さくできる。また要求され
るグレイレベルの数が少ないかまたはビデオ製品がより
低速の場合は、入力リード線の本数を少なくできる。
および信号入力リード線の本数に影響すると解すべきで
ある。この比は、製品の用途に従って最適化または妥当
化できる。例えば、高解像度および／または高画質にす
るには、６４本ではなくてこれよりも多い本数のグルー
プごとのビデオ信号リード線を基板１４に結合できるよ
うデマルチプレックス比を小さくできる。また要求され
るグレイレベルの数が少ないかまたはビデオ製品がより
低速の場合は、入力リード線の本数を少なくできる。
【００３０】更に本願では、データラインおよびピクセ
ルは、信号転送のためにｎチャンネルトランジスタを使
用していることに起因して最高の必要電圧レベルまでプ
リチャージされ、また正確な信号電圧を得るには、充電
よりも放電のほうが容易でかつ速いので、ビデオ信号の
入力中にデータラインまたはピクセルを放電している。
ルは、信号転送のためにｎチャンネルトランジスタを使
用していることに起因して最高の必要電圧レベルまでプ
リチャージされ、また正確な信号電圧を得るには、充電
よりも放電のほうが容易でかつ速いので、ビデオ信号の
入力中にデータラインまたはピクセルを放電している。
【００３１】更に、Φ１，ｅおよびΦ１，０（ライン１
０４および１０６）はグループ１内のすべてのデマルチ
プレックサトランジスタ１０８、１１０．．．１１２お
よび１１４に送られる一つの制御ライン信号となるよう
組み合わせできる。ゲート電圧のストレスが問題となら
ず、デマルチプレックサトランジスタ１０８、１１
０．．．１１２および１１４のデバイス特性が内部デー
タラインおよびピクセルコンデンサを均一に放電するの
に充分に良好であるときは、信号Φ１，ｅおよびΦ１，
０を組み合わせることができる。同じように、図２内の
６８および７０を含む他の５つのグループへの他のデマ
ルチプレックス化ラインの対、例えば１３０および１３
２も各対ごとに１本の制御ラインに結合できる。かかる
場合、デマルチプレックサゲート制御ラインの本数は半
分の数にできる。
０４および１０６）はグループ１内のすべてのデマルチ
プレックサトランジスタ１０８、１１０．．．１１２お
よび１１４に送られる一つの制御ライン信号となるよう
組み合わせできる。ゲート電圧のストレスが問題となら
ず、デマルチプレックサトランジスタ１０８、１１
０．．．１１２および１１４のデバイス特性が内部デー
タラインおよびピクセルコンデンサを均一に放電するの
に充分に良好であるときは、信号Φ１，ｅおよびΦ１，
０を組み合わせることができる。同じように、図２内の
６８および７０を含む他の５つのグループへの他のデマ
ルチプレックス化ラインの対、例えば１３０および１３
２も各対ごとに１本の制御ラインに結合できる。かかる
場合、デマルチプレックサゲート制御ラインの本数は半
分の数にできる。
【００３２】本明細書に述べた実施例では、３８４ｘ２
４０ピクセルのカラーのハンドヘルドＴＶが使用されて
いる。プリチャージ電圧およびビデオデータを転送し、
ディスプレイを直接ビデオソースに接続するのにディス
プレイ自体の上に形成された薄膜トランジスタによりデ
マルチプレツクサトランジスタ１０８、１１０．．．１
１２および１１４を構成している。すべての列に対し同
時にプリチャージ電圧が印加され、ディスプレイの外部
のビデオソースからのビデオ信号が指定ライン時間イン
ターバルのうちの６分の１を利用して、一時期にディス
プレイの６４本のデータラインに入力されるようになっ
ている。１２個の制御信号（６つのグループの各々に対
して２つの信号）は、６つの異なるブロック内のデマル
チプレックサトランジスタが６４本の内部データライン
のディスプレイの６つのグループに入力ビデオ信号を逐
次転送できるようにする。最初の６４本の内部データラ
インＤ１〜Ｄ６４へのビデオデータの転送が完了した
後、次の６４のビデオ信号が内部データラインＤ６５〜
Ｄ１２８に転送される。これはデマルチプレックス回路
の制御信号の２つの組をイネーブル化にすることにより
行われる。上記のように各ビデオデータ信号の転送は指
定ライン時間インターバルのうちの６分の１の間で行わ
れる。この動作は６つのデマルチプレックス回路のすべ
てに対して逐次連続する。割り当てられたデータ入力時
間の４２マイクロ秒の間に内部データラインにビデオ情
報の全１行が転送される。
４０ピクセルのカラーのハンドヘルドＴＶが使用されて
いる。プリチャージ電圧およびビデオデータを転送し、
ディスプレイを直接ビデオソースに接続するのにディス
プレイ自体の上に形成された薄膜トランジスタによりデ
マルチプレツクサトランジスタ１０８、１１０．．．１
１２および１１４を構成している。すべての列に対し同
時にプリチャージ電圧が印加され、ディスプレイの外部
のビデオソースからのビデオ信号が指定ライン時間イン
ターバルのうちの６分の１を利用して、一時期にディス
プレイの６４本のデータラインに入力されるようになっ
ている。１２個の制御信号（６つのグループの各々に対
して２つの信号）は、６つの異なるブロック内のデマル
チプレックサトランジスタが６４本の内部データライン
のディスプレイの６つのグループに入力ビデオ信号を逐
次転送できるようにする。最初の６４本の内部データラ
インＤ１〜Ｄ６４へのビデオデータの転送が完了した
後、次の６４のビデオ信号が内部データラインＤ６５〜
Ｄ１２８に転送される。これはデマルチプレックス回路
の制御信号の２つの組をイネーブル化にすることにより
行われる。上記のように各ビデオデータ信号の転送は指
定ライン時間インターバルのうちの６分の１の間で行わ
れる。この動作は６つのデマルチプレックス回路のすべ
てに対して逐次連続する。割り当てられたデータ入力時
間の４２マイクロ秒の間に内部データラインにビデオ情
報の全１行が転送される。
【００３３】以上で好ましい実施例を参照して本発明に
ついて説明したが、本発明の範囲は上記特定の実施例の
みに限定されるものではなく、特許請求の範囲に記載し
た発明の精神および範囲に含まれる変形例、変更例およ
び均等物をもカバーするものである。
ついて説明したが、本発明の範囲は上記特定の実施例の
みに限定されるものではなく、特許請求の範囲に記載し
た発明の精神および範囲に含まれる変形例、変更例およ
び均等物をもカバーするものである。
【００３４】
【効果】本発明によれば、ＬＣＤディスプレイの部品数
を少なくでき、これにより製造コストを下げることがで
きる上に信頼性も高くなる。
を少なくでき、これにより製造コストを下げることがで
きる上に信頼性も高くなる。
【図１】自己走査式ＴＦＴＬＣＤビデオディスプレイ用
の新規なシステムおよびデータドライバ回路の基本ブロ
ック図である。
の新規なシステムおよびデータドライバ回路の基本ブロ
ック図である。
【図２】本発明に係わるガラス上のマトリックスアレイ
およびこれに関連するデータ走査用回路の詳細図であ
る。
およびこれに関連するデータ走査用回路の詳細図であ
る。
【図３】本願出願人による係属中の米国特許出願に開示
されているマトリックスアレイおよびデータ走査用回路
の詳細図である。
されているマトリックスアレイおよびデータ走査用回路
の詳細図である。
【図４】本発明の波形およびタイミングを示す図であ
る。
る。
【図５】充電よりも速くコンデンサが放電することを示
すコンデンサの充電波形図である。
すコンデンサの充電波形図である。
【図６】図６はピクセルコンデンサに全プリチャージ電
圧Ｖ＋またはＶ−よりも小さい電圧を印加したときの時
間が短縮できる利点を示す波形図である。
圧Ｖ＋またはＶ−よりも小さい電圧を印加したときの時
間が短縮できる利点を示す波形図である。
１２ 列ドライブ回路 １４ ディスプレイ １６ 列ドライバ ２５ 行選択ドライバ ４９ シフトレジスタ ５０ サンプルコンデンサ ５８ ビデオ回路 ６０ 制御論理回路 ６１ ゲート制御回路 ６２ 高電圧発生器 ６４ 入力回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 走査式ＬＣＤビデオディスプレイに使
用するデータドライバ回路およびそれに関連する方法
用するデータドライバ回路およびそれに関連する方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的にはビデオディ
スプレイおよびそれに関連したドライブ回路に関し、よ
り詳細にはデータラインおよびピクセルコンデンサに対
し簡略化されたマルチプレックス化（多重化）装置を用
いる液晶（以下ＬＣＤと称す）ビデオディスプレイ列ド
ライブ回路であって、データラインおよびピクセルコン
デンサを入力ビデオデータ信号の印加前に所定の電圧レ
ベルまでプリチャージし、入力ビデオデータ信号により
データラインおよびピクセルコンデンサのうちの選択さ
れたものを、所定レベルまでに更に充放電できるように
し、ディスプレイの作動を高めたＬＣＤビデオディスプ
レイ列ドライブ回路に関する。
スプレイおよびそれに関連したドライブ回路に関し、よ
り詳細にはデータラインおよびピクセルコンデンサに対
し簡略化されたマルチプレックス化（多重化）装置を用
いる液晶（以下ＬＣＤと称す）ビデオディスプレイ列ド
ライブ回路であって、データラインおよびピクセルコン
デンサを入力ビデオデータ信号の印加前に所定の電圧レ
ベルまでプリチャージし、入力ビデオデータ信号により
データラインおよびピクセルコンデンサのうちの選択さ
れたものを、所定レベルまでに更に充放電できるように
し、ディスプレイの作動を高めたＬＣＤビデオディスプ
レイ列ドライブ回路に関する。
【０００２】
【従来の技術】マトリックスディスプレイデバイスは、
一般に行と列のマトリックスに配置され、電気光学的材
料から成る薄膜の両側を支持された複数のディスプレイ
素子を利用している。ディスプレイ素子へのデータ信号
の印加を制御するようディスプレイ素子にスイッチング
デバイスが関連している。ディスプレイ素子はスイッチ
ングデバイスとして働くトランジスタによりドライブさ
れるピクセルコンデンサを含む。ピクセル電極のうちの
一方はマトリックスディスプレイの一方の側にあり、ピ
クセルの各々に対する共通電極がマトリックスディスプ
レイの反対側に形成されている。トランジスタは通常薄
膜トランジスタ（ＴＦＴ）であり、このトランジスタは
透明な基板、例えばガラス上に堆積される。スイッチン
グトランジスタはディスプレイマトリックスのスイッチ
ングトランジスタと同じ側にてガラス上に堆積されたピ
クセル電極に接続されたソース電極を有する。所定列内
のすべてのスイッチングトランジスタのドレイン電極
は、データ信号が印加される同じ列導線に接続されてお
り、所定行内のすべてのスイッチングトランジスタのゲ
ート電極は、共通の行導線に接続され、この共通の行導
線には行選択信号が印加され、選択された行内のトラン
ジスタのすべてをオン状態にスイッチングするようにな
っている。行選択信号により行導線を走査することによ
り、所定の行内のスイッチングトランジスタのすべてを
オンにし、また、行のすべてを逐次選択する。これと同
時に、各行の選択に同期して列導線にビデオデータ信号
を印加する。行選択信号により所定行内のスイッチング
トランジスタが選択されると、スイッチングトランジス
タの電極に供給されているビデオデータ信号によりピク
セルコンデンサは列導線上のデータ信号に対応する値ま
で充電される。従って、電極がディスプレイの両側上に
ある各ピクセルはコンデンサとして作動する。選択した
行に対する信号が除かれると、ピクセルコンデンサ内の
電荷は次の行選択信号によりその行が再び選択されて新
しい電圧が蓄積されるまで蓄積される。この様にして、
ピクセルコンデンサに蓄積された電荷によりマトリック
スディスプレイ上に画像が形成される。
一般に行と列のマトリックスに配置され、電気光学的材
料から成る薄膜の両側を支持された複数のディスプレイ
素子を利用している。ディスプレイ素子へのデータ信号
の印加を制御するようディスプレイ素子にスイッチング
デバイスが関連している。ディスプレイ素子はスイッチ
ングデバイスとして働くトランジスタによりドライブさ
れるピクセルコンデンサを含む。ピクセル電極のうちの
一方はマトリックスディスプレイの一方の側にあり、ピ
クセルの各々に対する共通電極がマトリックスディスプ
レイの反対側に形成されている。トランジスタは通常薄
膜トランジスタ（ＴＦＴ）であり、このトランジスタは
透明な基板、例えばガラス上に堆積される。スイッチン
グトランジスタはディスプレイマトリックスのスイッチ
ングトランジスタと同じ側にてガラス上に堆積されたピ
クセル電極に接続されたソース電極を有する。所定列内
のすべてのスイッチングトランジスタのドレイン電極
は、データ信号が印加される同じ列導線に接続されてお
り、所定行内のすべてのスイッチングトランジスタのゲ
ート電極は、共通の行導線に接続され、この共通の行導
線には行選択信号が印加され、選択された行内のトラン
ジスタのすべてをオン状態にスイッチングするようにな
っている。行選択信号により行導線を走査することによ
り、所定の行内のスイッチングトランジスタのすべてを
オンにし、また、行のすべてを逐次選択する。これと同
時に、各行の選択に同期して列導線にビデオデータ信号
を印加する。行選択信号により所定行内のスイッチング
トランジスタが選択されると、スイッチングトランジス
タの電極に供給されているビデオデータ信号によりピク
セルコンデンサは列導線上のデータ信号に対応する値ま
で充電される。従って、電極がディスプレイの両側上に
ある各ピクセルはコンデンサとして作動する。選択した
行に対する信号が除かれると、ピクセルコンデンサ内の
電荷は次の行選択信号によりその行が再び選択されて新
しい電圧が蓄積されるまで蓄積される。この様にして、
ピクセルコンデンサに蓄積された電荷によりマトリック
スディスプレイ上に画像が形成される。
【０００３】本願出願人による係属中の米国特許出願第
９７１，７２１号（１９９２年１１月３日出願）に記載
されているように、列導線にビデオデータ信号が印加さ
れる前に現に選択されている行のピクセルコンデンサを
所定の電圧レベルまでプリチャージ（予め充電）するこ
とは知られている。このようにすると、ピクセルコンデ
ンサをビデオデータ信号でのみ充電していた場合にかか
る時間よりも短い時間でその後続くビデオデータのレベ
ルまでピクセルコンデンサを更に充放電できる。このよ
うなプリチャージ機能を実行するには、ドレイン電極の
各々を列導線に接続し、ゲート電極の各々を互いに接続
すると共に、プリチャージ回路に接続し、ソース電極の
各々を所定の電源に接続するようガラス基板の上にプリ
チャージ用ＴＦＴを堆積させる。ビデオデータ信号の印
加前にプリチャージ回路はプリチャージ用ＴＦＴの各々
をオンにするので、電源はピクセルコンデンサを所定レ
ベルまで充電できる。
９７１，７２１号（１９９２年１１月３日出願）に記載
されているように、列導線にビデオデータ信号が印加さ
れる前に現に選択されている行のピクセルコンデンサを
所定の電圧レベルまでプリチャージ（予め充電）するこ
とは知られている。このようにすると、ピクセルコンデ
ンサをビデオデータ信号でのみ充電していた場合にかか
る時間よりも短い時間でその後続くビデオデータのレベ
ルまでピクセルコンデンサを更に充放電できる。このよ
うなプリチャージ機能を実行するには、ドレイン電極の
各々を列導線に接続し、ゲート電極の各々を互いに接続
すると共に、プリチャージ回路に接続し、ソース電極の
各々を所定の電源に接続するようガラス基板の上にプリ
チャージ用ＴＦＴを堆積させる。ビデオデータ信号の印
加前にプリチャージ回路はプリチャージ用ＴＦＴの各々
をオンにするので、電源はピクセルコンデンサを所定レ
ベルまで充電できる。
【０００４】
【発明が解決しようとする課題】しかしながら、このた
めにＬＣＤディスプレイ用の部品数が増し、それにより
製造コストも高くなるという欠点があった。
めにＬＣＤディスプレイ用の部品数が増し、それにより
製造コストも高くなるという欠点があった。
【０００５】なお、一般に、「ビデオ」なる用語はテレ
ヒに対する信号の使用を意味しているが、本発明ではテ
レビ画像またはテレビディスプレイ以外のディスプレイ
もカバーするよう意図している。かかるディスプレイと
しては、ＬＣＤデイスプレイの上で画像が動くようなっ
ているハンドヘルドのゲーム装置等がある。
ヒに対する信号の使用を意味しているが、本発明ではテ
レビ画像またはテレビディスプレイ以外のディスプレイ
もカバーするよう意図している。かかるディスプレイと
しては、ＬＣＤデイスプレイの上で画像が動くようなっ
ているハンドヘルドのゲーム装置等がある。
【０００６】
【課題を解決するための手段】本発明は、走査式ＬＣＤ
ビデオディスプレイと共に使用するための新しいデータ
ドライバ回路に関する。一例として、３８４Ｘ２４０ピ
クセルのカラーのハンドヘルドＴＶを使用する本発明で
は、ガラス上にないビデオソースからディスプレイのガ
ラス上のピクセルコンデンサへビデオデータおよびプリ
チャージ電圧を転送するようディスプレイ自体の上に形
成された薄膜トランジスタ（ＴＦＴ）でデマルチプレッ
クサ素子を製造する。これらデマルチプレックサ素子は
所定の数のグループに分けられ、デマルチプレックス回
路がこれらグループの附勢を制御するようになってい
る。このデマルチプレックス回路はデマルチプレックサ
素子のグループの各々を連続して、かつ逐次イネーブル
化し、ビデオデータを与えてピクセルコンデンサを対応
するレベルまで充電する。ビデオデータを与える前に制
御回路がプリチャージ電圧を与え、デマルチプレックス
回路がデマルチプレックサ素子のグループの各々を同時
にイネーブル化し、選択された行のピクセルコンデンサ
のすべてを所定レベルまで充電するようにする。
ビデオディスプレイと共に使用するための新しいデータ
ドライバ回路に関する。一例として、３８４Ｘ２４０ピ
クセルのカラーのハンドヘルドＴＶを使用する本発明で
は、ガラス上にないビデオソースからディスプレイのガ
ラス上のピクセルコンデンサへビデオデータおよびプリ
チャージ電圧を転送するようディスプレイ自体の上に形
成された薄膜トランジスタ（ＴＦＴ）でデマルチプレッ
クサ素子を製造する。これらデマルチプレックサ素子は
所定の数のグループに分けられ、デマルチプレックス回
路がこれらグループの附勢を制御するようになってい
る。このデマルチプレックス回路はデマルチプレックサ
素子のグループの各々を連続して、かつ逐次イネーブル
化し、ビデオデータを与えてピクセルコンデンサを対応
するレベルまで充電する。ビデオデータを与える前に制
御回路がプリチャージ電圧を与え、デマルチプレックス
回路がデマルチプレックサ素子のグループの各々を同時
にイネーブル化し、選択された行のピクセルコンデンサ
のすべてを所定レベルまで充電するようにする。
【０００７】従って、本発明の目的はピクセルコンデン
サをプリチャージするための簡略化された手段を提供す
ることにある。
サをプリチャージするための簡略化された手段を提供す
ることにある。
【０００８】本発明の別の目的はディスプレイ上に堆積
するのに必要な薄膜部品の数を減少させることにより、
ＬＣＤディスプレイの製造コストを下げることにある。
するのに必要な薄膜部品の数を減少させることにより、
ＬＣＤディスプレイの製造コストを下げることにある。
【０００９】本発明の更に別の目的は、必要なガラス上
の部品の数を減少することにより、より信頼性の高い列
データドライバ回路を提供することにある。
の部品の数を減少することにより、より信頼性の高い列
データドライバ回路を提供することにある。
【００１０】同じ参照番号で同じ部品を示す添付図面を
用いた下記の詳細な説明には、本発明の上記およびそれ
以外の特徴がより完全に開示されている。
用いた下記の詳細な説明には、本発明の上記およびそれ
以外の特徴がより完全に開示されている。
【００１１】
【実施例】図３の回路は、本願出願人により「液晶ディ
スプレイ用データドライブ回路」を発明の名称とし、１
９９２年１１月３日出願された米国特許出願第９７１，
７２１号に開示されている。
スプレイ用データドライブ回路」を発明の名称とし、１
９９２年１１月３日出願された米国特許出願第９７１，
７２１号に開示されている。
【００１２】図１は新規なディスプレイシステム１０の
基本ブロック図であり、このディスプレイシステム１０
はディスプレイデバイス１４と、デバイス１４から離間
し、回路上の素子をドライブ（駆動）するようディスプ
レイ１４に接続された「オフガラス」制御回路１２を含
む。図１に示したタイプのアクティブマトリックス液晶
ディスプレイ（ＡＭＬＣＤ）は、一般に２０万個以上の
ディスプレイ素子から構成される。テレビ画像をディス
プレイする場合、ディスプレイ素子の数が多くなればな
るほど画像の解像度も高くなることは明らかである。例
えばハンドヘルドＴＶでは、ディスプレイ素子のアレイ
は３８４本の列（コラム）と２４０本に行（ロー）を含
むことができる。かかる場合９２０００個以上のディス
プレイ素子すなわちピクセルが必要である。当然ながら
装置が大きくなれば必要なピクセル数も多くなる。ピク
セルをドライブするのに使用されるトランジスタは基板
例えばガラス上に堆積された薄膜トランジスタ（ＴＦ
Ｔ）から成り、ディスプレイ素子はガラス上に堆積され
た電極と、反対側の基板に堆積された共通電極をから成
り、両基板は電気光学的材料により分離されている。基
板１４（ガラスで構成できる）上で列データドライブ回
路１６はビデオデータ信号およびプリチャージ電圧によ
り列ライン２４をドライブする。行選択ドライバ２５
は、当業者には周知のタイプのものでよく、本願出願人
により「液晶ディスプレイ用選択ドライブ回路」を発明
の名称とし、 年 月 日出願された米国特許出
願第号に開示されているタイプのものが好ましく、各々
の選択された行内のピクセルを逐次附勢し、行１〜２４
０が逐次ドライブされるようになっている。
基本ブロック図であり、このディスプレイシステム１０
はディスプレイデバイス１４と、デバイス１４から離間
し、回路上の素子をドライブ（駆動）するようディスプ
レイ１４に接続された「オフガラス」制御回路１２を含
む。図１に示したタイプのアクティブマトリックス液晶
ディスプレイ（ＡＭＬＣＤ）は、一般に２０万個以上の
ディスプレイ素子から構成される。テレビ画像をディス
プレイする場合、ディスプレイ素子の数が多くなればな
るほど画像の解像度も高くなることは明らかである。例
えばハンドヘルドＴＶでは、ディスプレイ素子のアレイ
は３８４本の列（コラム）と２４０本に行（ロー）を含
むことができる。かかる場合９２０００個以上のディス
プレイ素子すなわちピクセルが必要である。当然ながら
装置が大きくなれば必要なピクセル数も多くなる。ピク
セルをドライブするのに使用されるトランジスタは基板
例えばガラス上に堆積された薄膜トランジスタ（ＴＦ
Ｔ）から成り、ディスプレイ素子はガラス上に堆積され
た電極と、反対側の基板に堆積された共通電極をから成
り、両基板は電気光学的材料により分離されている。基
板１４（ガラスで構成できる）上で列データドライブ回
路１６はビデオデータ信号およびプリチャージ電圧によ
り列ライン２４をドライブする。行選択ドライバ２５
は、当業者には周知のタイプのものでよく、本願出願人
により「液晶ディスプレイ用選択ドライブ回路」を発明
の名称とし、 年 月 日出願された米国特許出
願第号に開示されているタイプのものが好ましく、各々
の選択された行内のピクセルを逐次附勢し、行１〜２４
０が逐次ドライブされるようになっている。
【００１３】ディスプレイ１４から分離されている外部
制御回路１２ではサンプルコンデンサ５０がシフトレジ
スタ４９を通して入力回路６４からのデータを受信す
る。シフトレジスタ４９内のデータと共調して回路５８
からサンプルコンデンサ５０に赤、緑、青のビデオ信号
が送られる。制御論理回路６０によりクロック信号と水
平およひ垂直同期信号が得られる。高電圧発生器６２
は、必要な高電圧パワーを発生する。サンプルコンデン
サ５０の出力は、６４個の出力アンプ５２に結合されて
おり、次にアンプ５２はビデオデータの出力を制御する
ためのゲート５３に結合されている。ゲート５５は、電
源６３および６５に結合されておりライン５７および５
９上の電圧を制御してプリチャージ電圧を基板１４に印
加することができるようにしている。ゲート制御回路６
１は一時期に一つのゲートしかイネーブル化しないよう
にゲート５３およひ５５を制御する。ライン５７は、各
奇数の出力ラインＤ１，Ｄ３．．．Ｄ６３に結合され、
ライン５９は各偶数入力ラインＤ２，Ｄ４．．．Ｄ６４
に結合されている。
制御回路１２ではサンプルコンデンサ５０がシフトレジ
スタ４９を通して入力回路６４からのデータを受信す
る。シフトレジスタ４９内のデータと共調して回路５８
からサンプルコンデンサ５０に赤、緑、青のビデオ信号
が送られる。制御論理回路６０によりクロック信号と水
平およひ垂直同期信号が得られる。高電圧発生器６２
は、必要な高電圧パワーを発生する。サンプルコンデン
サ５０の出力は、６４個の出力アンプ５２に結合されて
おり、次にアンプ５２はビデオデータの出力を制御する
ためのゲート５３に結合されている。ゲート５５は、電
源６３および６５に結合されておりライン５７および５
９上の電圧を制御してプリチャージ電圧を基板１４に印
加することができるようにしている。ゲート制御回路６
１は一時期に一つのゲートしかイネーブル化しないよう
にゲート５３およひ５５を制御する。ライン５７は、各
奇数の出力ラインＤ１，Ｄ３．．．Ｄ６３に結合され、
ライン５９は各偶数入力ラインＤ２，Ｄ４．．．Ｄ６４
に結合されている。
【００１４】従って、ピクセルの１行が３８４個のディ
スプレイ素子を含んでいれば、プリチャージ電圧が印加
された後に６４本のデータ入力ライン１３がマルチプレ
ックス化して一時に６４ビットづつ基板１４上の３８４
個のディスプレイ素子に結合される。後述するように列
データドライバ１６を通して列導線２４にライン１３上
の６４のビデオ出力信号が送られる。
スプレイ素子を含んでいれば、プリチャージ電圧が印加
された後に６４本のデータ入力ライン１３がマルチプレ
ックス化して一時に６４ビットづつ基板１４上の３８４
個のディスプレイ素子に結合される。後述するように列
データドライバ１６を通して列導線２４にライン１３上
の６４のビデオ出力信号が送られる。
【００１５】図２から判るように、デマルチプレックス
回路１０２からのライン１０４、１０６、．．．１３０
および１３２は、Ｘ（６）対のイネーブル化信号ライン
を構成し、これらラインはＹ（６４）個のデマルチプレ
ックサ素子のＸ（６）個の別々のグループ（６６．．．
６８および７０と表示）に接続されている。これらデマ
ルチプレックサ素子は、１０８、１１０．．．１１２お
よび１１４と表示されており、ガラス１４上に堆積さ
れ、６４個の出力信号をデマルチプレックス化し、これ
ら信号をガラス１４上のＺ（２４０）個の行のうちの選
択された一つにおけるＹ（６４）本の列ライン２４のＸ
（６）個の異なるグループ（６６．．．６８，７０）に
逐次送る。ビデオデータが基板１４に印加される前にラ
イン１０４、１０６、．．．、１３０および１３２は同
時に３８４個すべてのデマルチプレックサ素子（各グル
ープにおける１０８、１１０．．．１１２および１１
４）をイネーブル化し、ディスプレイ素子が所定電圧レ
ベルまでプリチャージされるようにする。行選択ドライ
バ信号、クロックおよびパワーラインは、図１に示すよ
うに制御回路１２からライン２１を通って行選択ドライ
バ回路２５に結合されている。行選択ドライバ回路２５
は当業者に周知のものであればどんなタイプの回路でも
よいが、本願出願人による 年 月 日出願
の米国特許出願第号に開示されているタイプのものが好
ましい。
回路１０２からのライン１０４、１０６、．．．１３０
および１３２は、Ｘ（６）対のイネーブル化信号ライン
を構成し、これらラインはＹ（６４）個のデマルチプレ
ックサ素子のＸ（６）個の別々のグループ（６６．．．
６８および７０と表示）に接続されている。これらデマ
ルチプレックサ素子は、１０８、１１０．．．１１２お
よび１１４と表示されており、ガラス１４上に堆積さ
れ、６４個の出力信号をデマルチプレックス化し、これ
ら信号をガラス１４上のＺ（２４０）個の行のうちの選
択された一つにおけるＹ（６４）本の列ライン２４のＸ
（６）個の異なるグループ（６６．．．６８，７０）に
逐次送る。ビデオデータが基板１４に印加される前にラ
イン１０４、１０６、．．．、１３０および１３２は同
時に３８４個すべてのデマルチプレックサ素子（各グル
ープにおける１０８、１１０．．．１１２および１１
４）をイネーブル化し、ディスプレイ素子が所定電圧レ
ベルまでプリチャージされるようにする。行選択ドライ
バ信号、クロックおよびパワーラインは、図１に示すよ
うに制御回路１２からライン２１を通って行選択ドライ
バ回路２５に結合されている。行選択ドライバ回路２５
は当業者に周知のものであればどんなタイプの回路でも
よいが、本願出願人による 年 月 日出願
の米国特許出願第号に開示されているタイプのものが好
ましい。
【００１６】図３に示すように行選択ドライバ回路２２
５により第１行が選択されると、行１内のトランジスタ
２７８、２８０、２８２およひ２８４がすべて附勢され
る。次にプリチャージ回路３１６およひＸ個の列データ
ドライバ回路２６６、．．．２６８および２７０は行ド
ライバ回路２２５のうちの第１行内のピクセルコンデン
サ２９４、２９６、．．．２９８および３００および各
行ラインを所定電圧にプリチャージする信号を与える。
次に、列ライン２２４にデータ信号が印加される際に、
列ライン２２４に印加されるデータ信号のレベルに応じ
た量だけコンデンサは充電または放電される。コンデン
サ２９４、２９６、．．．２９８および３００は、第５
図に示すように充電よりもより速く放電できるので、コ
ンデンサをプリチャージしておくわけである。図５から
判るようにコンデンサが０から参照番号２３で示される
値まで充電されるのにＸだけの時間がかかる。しかしな
がらコンデンサが最大値から同じレベルまで放電するの
にＸよりも短いＹの時間しかかからない。更に、最大レ
ベルまで充電するのに時間ｔがかかり、完全に放電する
にはそれよりも短い時間Ｚしかかからない。従って、放
電時間は充電時間よりもより短いので、データ信号入力
時間インターバル中にデータラインのコンデンサを適当
な電圧レベルまで放電することが可能である。これによ
りデータ入力時間インターバルに必要な時間を短縮でき
る。
５により第１行が選択されると、行１内のトランジスタ
２７８、２８０、２８２およひ２８４がすべて附勢され
る。次にプリチャージ回路３１６およひＸ個の列データ
ドライバ回路２６６、．．．２６８および２７０は行ド
ライバ回路２２５のうちの第１行内のピクセルコンデン
サ２９４、２９６、．．．２９８および３００および各
行ラインを所定電圧にプリチャージする信号を与える。
次に、列ライン２２４にデータ信号が印加される際に、
列ライン２２４に印加されるデータ信号のレベルに応じ
た量だけコンデンサは充電または放電される。コンデン
サ２９４、２９６、．．．２９８および３００は、第５
図に示すように充電よりもより速く放電できるので、コ
ンデンサをプリチャージしておくわけである。図５から
判るようにコンデンサが０から参照番号２３で示される
値まで充電されるのにＸだけの時間がかかる。しかしな
がらコンデンサが最大値から同じレベルまで放電するの
にＸよりも短いＹの時間しかかからない。更に、最大レ
ベルまで充電するのに時間ｔがかかり、完全に放電する
にはそれよりも短い時間Ｚしかかからない。従って、放
電時間は充電時間よりもより短いので、データ信号入力
時間インターバル中にデータラインのコンデンサを適当
な電圧レベルまで放電することが可能である。これによ
りデータ入力時間インターバルに必要な時間を短縮でき
る。
【００１７】従って、図３の回路ではプリチャージ回路
３１６は３８４個のすべてのプリチャージトランジスタ
３２０、３２２、３２４および３２６のゲートに結合さ
れているライン３１８に出力信号を発生し、これらプリ
チャージトランジスタのうちの一つは基板２１４上の３
８４本の列ラインの各々に結合されている。ブロック番
号２６６で表示されるグループ１内のプリチャージトラ
ンジスタの一例を示す。プリチャージトランジスタ３２
０は電源Ｖ＋に接続されたドレインと、内部データライ
ン列Ｄ１に結合されたソース電極を有する。奇数の列ラ
インのすべてはこれらラインに結合されたトランジスタ
を有している。例えば図３ではトランジスタ３２０およ
び３２４のドレイン電極はＶ＋電源３２８に結合されて
おり、偶数の列ラインに対するトランジスタ３２２およ
び３２６のドレイン電極はＶ−電源３２７に接続されて
いる。
３１６は３８４個のすべてのプリチャージトランジスタ
３２０、３２２、３２４および３２６のゲートに結合さ
れているライン３１８に出力信号を発生し、これらプリ
チャージトランジスタのうちの一つは基板２１４上の３
８４本の列ラインの各々に結合されている。ブロック番
号２６６で表示されるグループ１内のプリチャージトラ
ンジスタの一例を示す。プリチャージトランジスタ３２
０は電源Ｖ＋に接続されたドレインと、内部データライ
ン列Ｄ１に結合されたソース電極を有する。奇数の列ラ
インのすべてはこれらラインに結合されたトランジスタ
を有している。例えば図３ではトランジスタ３２０およ
び３２４のドレイン電極はＶ＋電源３２８に結合されて
おり、偶数の列ラインに対するトランジスタ３２２およ
び３２６のドレイン電極はＶ−電源３２７に接続されて
いる。
【００１８】本発明は図３のプリチャージ回路３１６お
よびトランジスタ３２０、３２２．．．３２４および３
２６を不要にするものであるが、図３と図２を比較して
判るように、上記のようなプリチャージ機能および利点
は維持されたままである。図１に示すように、このよう
な機能および利点はゲート制御回路６１により交互にゲ
ート５３をオフにし、ゲート５５をオンにし、所定時間
の間にライン５７および５９を所定レベルまで充電する
ことにより得られる。次に、ゲート５５がオンになって
いる時間の間、図２のマルチプレックス化回路１０２は
図２に示すＹ個のデマルチプレックサ素子（１０８、１
１０．．．１１２およひ１１４）のＸ個のグループを同
時にイネーブル化する。これによりコンデンサ９４、９
６、９８および１００は所定電圧に充電することが可能
となる。
よびトランジスタ３２０、３２２．．．３２４および３
２６を不要にするものであるが、図３と図２を比較して
判るように、上記のようなプリチャージ機能および利点
は維持されたままである。図１に示すように、このよう
な機能および利点はゲート制御回路６１により交互にゲ
ート５３をオフにし、ゲート５５をオンにし、所定時間
の間にライン５７および５９を所定レベルまで充電する
ことにより得られる。次に、ゲート５５がオンになって
いる時間の間、図２のマルチプレックス化回路１０２は
図２に示すＹ個のデマルチプレックサ素子（１０８、１
１０．．．１１２およひ１１４）のＸ個のグループを同
時にイネーブル化する。これによりコンデンサ９４、９
６、９８および１００は所定電圧に充電することが可能
となる。
【００１９】従って、各行が逐次附勢された場合、選択
された行内のすべてのグループ内のピクセルコンデンサ
のすべてが所定位置まで同時に充電され、ヒデオ信号が
受信される際、Ｘ個のグループ内のものが逐次放電され
る。従って、基板１４上にはＺ個の行内のＹ個のスイッ
チングトランジスタ（７８、８０、８２および８４）の
Ｘ個のグループが堆積されている。ディスプレイを単に
例として３８４ｘ２４０のピクセルのディスプレイとし
た場合、基板には２４０個の行内に６４個のスイッチン
グ素子の６つのグループを堆積させる。かかる実施例に
ついて述べる。
された行内のすべてのグループ内のピクセルコンデンサ
のすべてが所定位置まで同時に充電され、ヒデオ信号が
受信される際、Ｘ個のグループ内のものが逐次放電され
る。従って、基板１４上にはＺ個の行内のＹ個のスイッ
チングトランジスタ（７８、８０、８２および８４）の
Ｘ個のグループが堆積されている。ディスプレイを単に
例として３８４ｘ２４０のピクセルのディスプレイとし
た場合、基板には２４０個の行内に６４個のスイッチン
グ素子の６つのグループを堆積させる。かかる実施例に
ついて述べる。
【００２０】図２は、基板１４のより詳細な図である。
基板の外部にある制御回路１２は、ライン１３を介して
基板１４にプリチャージ電圧およびビデオ信号を印加す
るようになっている。上記のタイプのものにできる行ド
ライバ回路２２は、図１内のライン２１上の制御信号に
より作動されるＴＦＴトランジスタから成り、当業者に
周知のように一つの行を逐次選択する。図２では、行は
１〜Ｚの行として示されいるが、最初と最終の行しか図
示されていない。残りの行も同一である。図２では、Ｙ
個のスイッチング素子がＸ個のグループあることにも気
づくであろう。一つのスイッチング素子は一つのトラン
ジスタと、これに関連するピクセルコンデンサから成
る。参照番号７２で表示される第１グループでは、簡単
にするため４つのスイッチング素子８６、８８、９０お
よび９２しか示していない。実際にはＸ個のグループは
６つのグループであり、列の合計数は３８４本であると
した場合、かかるスイッチング素子の数は６４個とな
る。トランジスタ７８、８０、８２および８４のゲート
（かかるトランジスタはガラスの基板１４上に堆積した
薄膜トランジスタでよい）は行導線１を介して行ドライ
バ回路２５に結合されている。トランジスタ７８、８
０、８２および８４のそれぞれのソース電極にはピクセ
ルコンデンサすなわちディスプレイ素子９４、９６、９
８および１００が接続されている。電極２８はピクセル
コンデンサの第２プレートであり、ディスプレイ１４の
他方の基板上に位置するアースすなわち共通電極セグメ
ントである。
基板の外部にある制御回路１２は、ライン１３を介して
基板１４にプリチャージ電圧およびビデオ信号を印加す
るようになっている。上記のタイプのものにできる行ド
ライバ回路２２は、図１内のライン２１上の制御信号に
より作動されるＴＦＴトランジスタから成り、当業者に
周知のように一つの行を逐次選択する。図２では、行は
１〜Ｚの行として示されいるが、最初と最終の行しか図
示されていない。残りの行も同一である。図２では、Ｙ
個のスイッチング素子がＸ個のグループあることにも気
づくであろう。一つのスイッチング素子は一つのトラン
ジスタと、これに関連するピクセルコンデンサから成
る。参照番号７２で表示される第１グループでは、簡単
にするため４つのスイッチング素子８６、８８、９０お
よび９２しか示していない。実際にはＸ個のグループは
６つのグループであり、列の合計数は３８４本であると
した場合、かかるスイッチング素子の数は６４個とな
る。トランジスタ７８、８０、８２および８４のゲート
（かかるトランジスタはガラスの基板１４上に堆積した
薄膜トランジスタでよい）は行導線１を介して行ドライ
バ回路２５に結合されている。トランジスタ７８、８
０、８２および８４のそれぞれのソース電極にはピクセ
ルコンデンサすなわちディスプレイ素子９４、９６、９
８および１００が接続されている。電極２８はピクセル
コンデンサの第２プレートであり、ディスプレイ１４の
他方の基板上に位置するアースすなわち共通電極セグメ
ントである。
【００２１】図３の回路と対照的に、図１と図２に示さ
れる本発明では、ゲート制御回路６１がゲート５３をオ
フにしゲート５５を開にする時、ラインＤ１〜Ｄ６４に
プリチャージ電圧を発生する。ゲート制御回路６１は、
一時に一つのゲートしかイネーブル化されないようゲー
ト５３および５５を交互にイネーブル化およびディスエ
ーブル化する。これにより、電源６３および６５が奇数
および偶数ラインＤ１〜Ｄ６４をチャージすることが可
能になる。ゲート５５が開の間、デマルチプレックス回
路１０２はクロック信号を発生し、すべてのグループ内
のトランジスタ１０８、１１０．．．１１２および１１
４をオンにするので、選択された行内のすべてのコンデ
ンサ９４、９６、９８および１００の充電が可能とな
る。
れる本発明では、ゲート制御回路６１がゲート５３をオ
フにしゲート５５を開にする時、ラインＤ１〜Ｄ６４に
プリチャージ電圧を発生する。ゲート制御回路６１は、
一時に一つのゲートしかイネーブル化されないようゲー
ト５３および５５を交互にイネーブル化およびディスエ
ーブル化する。これにより、電源６３および６５が奇数
および偶数ラインＤ１〜Ｄ６４をチャージすることが可
能になる。ゲート５５が開の間、デマルチプレックス回
路１０２はクロック信号を発生し、すべてのグループ内
のトランジスタ１０８、１１０．．．１１２および１１
４をオンにするので、選択された行内のすべてのコンデ
ンサ９４、９６、９８および１００の充電が可能とな
る。
【００２２】上記説明から判るように、本発明は図３に
示すディスプレイ基板上の３８４個のＴＦＴ（３２０、
３２２、３２４およひ３２６）を除くことを可能にする
ものである。このことにより製造コストが下がり、生産
歩留まりおよび信頼性が高くなる。プリチャージ回路３
１６の機能は、本発明では制御回路１２およびデマルチ
プレックス回路１０２により実行される。プリチャージ
機能が実行された後は、図３の回路の作動と本発明の回
路の作動は全く同じである。
示すディスプレイ基板上の３８４個のＴＦＴ（３２０、
３２２、３２４およひ３２６）を除くことを可能にする
ものである。このことにより製造コストが下がり、生産
歩留まりおよび信頼性が高くなる。プリチャージ回路３
１６の機能は、本発明では制御回路１２およびデマルチ
プレックス回路１０２により実行される。プリチャージ
機能が実行された後は、図３の回路の作動と本発明の回
路の作動は全く同じである。
【００２３】次に図４のタイミング図と関連させながら
図２を参照すると、ＮＴＳＣＴＶシステムにインターフ
ェースされた３８４ｘ２４０ピクセルのディスプレイに
対して走査線の時間インターバルは約６３マイクロ秒と
なることがライン（ａ）から理解できる。割り当てられ
たライン時間は、先のラインの選択解除に対しては８マ
イクロ秒、走査データラインプリチャージに対しては６
マイクロ秒、外部ヒデオソースからディスプレイのデー
タラインのＸ個のグループヘデマルチプレックス化する
よう転送されるビデオデータに対しては４２マイクロ
秒、ピクセルの安定化に対しては７マイクロ秒となる。
このことはライン（ｃ）から理解できる。従って、図４
のライン（ｄ）を検討すると、選択解除時間の最初の８
マイクロ秒の間に先に走査されたラインｎ−１は、図４
のライン（ｅ）に示すように選択レベル、例えば２０ボ
ルトからマイナス５ボルトの選択解除レベルまで放電す
ることが理解できる。これによりラインｎ−１内のすべ
てのピクセルコンデンサがアイソレートされるので、ピ
クセルコンデンサは自らのビデオデータ電荷をホールド
する。この８マイクロ秒の選択解除時間の後に、ライン
（ｉ）およひ（ｊ）に示す行ｎに対するプリチャージ信
号が６マイクロ秒の間に所定電圧、例えば±５ボルトに
調節される。ライン（ｇ）、（ｈ）、（ｉ）および
（ｊ）内の第１パルスが示すようにこの６μｓのプリチ
ャージ時間の間に、デマルチプレックス化信号はハイの
パルスとなる。このパルスは、すべてのグループ内のト
ランジスタ１０８、１１０．．．１１２および１１４を
オンにするので、奇数番号のデータラインＤ１、
Ｄ３．．．Ｄ６８３はＶ＋レベルにチャージされ、偶数
番号のデータラインＤ２、Ｄ４．．．Ｄ３８４はＶ−レ
ベルにチャージされる。これと対照的に、図３の回路で
はプリチャージ回路３１６からのΦｘはハイレベルのパ
ルスとなり、トランジスタ３２０、３２２．．．３２４
および３２６をオンにするので、６μｓの間に奇数番号
の内部データラインＤ１、Ｄ３．．．Ｄ３８３はＶ＋レ
ベルにプリチャージされ、偶数の内部データライン
Ｄ２、Ｄ４．．．Ｄ３８４はＶ−レベルにプリチャージ
される。従って、図４のライン（ｆ）、（ｇ）、
（ｈ）、（ｉ）および（ｊ）の第１プリチャージパルス
は図３内の回路のΦｘの機能と置換されていることが理
解できよう。当業者に理解されるように図４のライン
（ｆ）では、約１３μｓの単一のパルスを用いて図示す
る２つの連続するプリチャージパルスとヒデオ制御パル
スと置換できることにも留意されたい。第２パルスは第
１パルスのすぐ後に続いているので単一パルスでも同じ
効果となるからである。
図２を参照すると、ＮＴＳＣＴＶシステムにインターフ
ェースされた３８４ｘ２４０ピクセルのディスプレイに
対して走査線の時間インターバルは約６３マイクロ秒と
なることがライン（ａ）から理解できる。割り当てられ
たライン時間は、先のラインの選択解除に対しては８マ
イクロ秒、走査データラインプリチャージに対しては６
マイクロ秒、外部ヒデオソースからディスプレイのデー
タラインのＸ個のグループヘデマルチプレックス化する
よう転送されるビデオデータに対しては４２マイクロ
秒、ピクセルの安定化に対しては７マイクロ秒となる。
このことはライン（ｃ）から理解できる。従って、図４
のライン（ｄ）を検討すると、選択解除時間の最初の８
マイクロ秒の間に先に走査されたラインｎ−１は、図４
のライン（ｅ）に示すように選択レベル、例えば２０ボ
ルトからマイナス５ボルトの選択解除レベルまで放電す
ることが理解できる。これによりラインｎ−１内のすべ
てのピクセルコンデンサがアイソレートされるので、ピ
クセルコンデンサは自らのビデオデータ電荷をホールド
する。この８マイクロ秒の選択解除時間の後に、ライン
（ｉ）およひ（ｊ）に示す行ｎに対するプリチャージ信
号が６マイクロ秒の間に所定電圧、例えば±５ボルトに
調節される。ライン（ｇ）、（ｈ）、（ｉ）および
（ｊ）内の第１パルスが示すようにこの６μｓのプリチ
ャージ時間の間に、デマルチプレックス化信号はハイの
パルスとなる。このパルスは、すべてのグループ内のト
ランジスタ１０８、１１０．．．１１２および１１４を
オンにするので、奇数番号のデータラインＤ１、
Ｄ３．．．Ｄ６８３はＶ＋レベルにチャージされ、偶数
番号のデータラインＤ２、Ｄ４．．．Ｄ３８４はＶ−レ
ベルにチャージされる。これと対照的に、図３の回路で
はプリチャージ回路３１６からのΦｘはハイレベルのパ
ルスとなり、トランジスタ３２０、３２２．．．３２４
および３２６をオンにするので、６μｓの間に奇数番号
の内部データラインＤ１、Ｄ３．．．Ｄ３８３はＶ＋レ
ベルにプリチャージされ、偶数の内部データライン
Ｄ２、Ｄ４．．．Ｄ３８４はＶ−レベルにプリチャージ
される。従って、図４のライン（ｆ）、（ｇ）、
（ｈ）、（ｉ）および（ｊ）の第１プリチャージパルス
は図３内の回路のΦｘの機能と置換されていることが理
解できよう。当業者に理解されるように図４のライン
（ｆ）では、約１３μｓの単一のパルスを用いて図示す
る２つの連続するプリチャージパルスとヒデオ制御パル
スと置換できることにも留意されたい。第２パルスは第
１パルスのすぐ後に続いているので単一パルスでも同じ
効果となるからである。
【００２４】Ｖ＋の電圧レベルは、例えば約５ボルトで
あり、Ｖ−の電圧レベルは約０ボルトである。しかしな
がら、これら電圧はデバイスの作動速度を速くするよう
代わり得ると解すべきである。図６から判るように、６
μｓのプリチャージ時間の間に、内部データラインおよ
びピクセルコンデンサは５ボルトの最大電圧よりも低い
Ｖ＋の値までチャージできる。次に、データラインがピ
クセルコンデンサをデータ入力電圧レベルまでチャージ
するのに要する７μｓの時間の間、ΔＶ２がＶ＋から最
大データ電圧までになるのと、ΔＶ１が最小データ電圧
までに放電されるのとは同じ時間がかかる。いずれの場
合にせよ、ΔＶ２に対する充電時間とΔＶ１に対する放
電時間は、最小化すなわち最適化できる。更に充電が必
要であればデータラインおよびピクセルコンデンサの充
電時間はΔＶ２を得るのに必要な時間まで短くなってお
り、必要なデータラインの所定電圧が５ボルトより低け
れば必要なレベルまでの放電時間はΔＶ１を放電するの
に等しい時間だけ短縮される。このように内部データラ
インおよびこれに関連するピクセルコンデンサを最大入
力ビデオデータ信号レベル、例えば５ボルトまで充電す
る時間と、内部データラインおよびそれに関連するピク
セルコンデンサを最小入力ヒデオデータ信号レベル、例
えば０ボルトまで放電する時間の差が最小となるよう
に、ΔＶ＋電圧レベルを最適化できる。従って、プリチ
ャージ時間中はピクセルコンデンサは５ボルトの最大値
まで充電されないので、プリチャージ時間をより短くす
ることが必要である。Ｖ−電圧レベルについてもＶ＋電
圧レベルと同じ解析法が適用できる。
あり、Ｖ−の電圧レベルは約０ボルトである。しかしな
がら、これら電圧はデバイスの作動速度を速くするよう
代わり得ると解すべきである。図６から判るように、６
μｓのプリチャージ時間の間に、内部データラインおよ
びピクセルコンデンサは５ボルトの最大電圧よりも低い
Ｖ＋の値までチャージできる。次に、データラインがピ
クセルコンデンサをデータ入力電圧レベルまでチャージ
するのに要する７μｓの時間の間、ΔＶ２がＶ＋から最
大データ電圧までになるのと、ΔＶ１が最小データ電圧
までに放電されるのとは同じ時間がかかる。いずれの場
合にせよ、ΔＶ２に対する充電時間とΔＶ１に対する放
電時間は、最小化すなわち最適化できる。更に充電が必
要であればデータラインおよびピクセルコンデンサの充
電時間はΔＶ２を得るのに必要な時間まで短くなってお
り、必要なデータラインの所定電圧が５ボルトより低け
れば必要なレベルまでの放電時間はΔＶ１を放電するの
に等しい時間だけ短縮される。このように内部データラ
インおよびこれに関連するピクセルコンデンサを最大入
力ビデオデータ信号レベル、例えば５ボルトまで充電す
る時間と、内部データラインおよびそれに関連するピク
セルコンデンサを最小入力ヒデオデータ信号レベル、例
えば０ボルトまで放電する時間の差が最小となるよう
に、ΔＶ＋電圧レベルを最適化できる。従って、プリチ
ャージ時間中はピクセルコンデンサは５ボルトの最大値
まで充電されないので、プリチャージ時間をより短くす
ることが必要である。Ｖ−電圧レベルについてもＶ＋電
圧レベルと同じ解析法が適用できる。
【００２５】選択された行、例えば９４、９６、．．．
９８および１００内のすべての内部データラインおよび
ピクセルコンデンサがＶ＋またはＶ−レベルにまでプリ
チャージされた後、データ入力ラインＤ１〜Ｄ６４に入
力ビデオデータ信号（赤、緑および青）およびその相補
的信号が送られる。この場合Ｄ１、Ｄ３、．．．Ｄ６３
は正の極性のビデオ信号であり、Ｄ２、Ｄ４、．．．Ｄ
６４はその相補的な極性のビデオ信号となる。これらビ
デオ信号電圧は、図４のうちのライン（ｉ）および
（ｊ）ではプリチャージ時間の後の点線で示されてい
る。ライン１０４および１０６上のデマルチプレックサ
ドライバ回路１０２からの制御信号は、ライン（ｆ）に
示すように７μｓの間にそれぞれ２５ボルトおよび３０
ボルトまで上昇される。入力ラインの他のＸ（この場合
Ｘ＝６）のグループの各々は、図４のうちのライン
（ｆ）（ｇ）および（ｈ）に示すように７μｓの間にこ
れらに送られるライン１３上のビデオデータを有する。
データラインを２つのグループすなわち偶数と奇数のグ
ループに分割した理由は、このシステムではデータ電圧
極性反転法を使用するからである。データ電圧の極性は
一つのテレビのフレームのうちの２つのフィールドの間
で変えられる。６３μｓ時間インターバルのうちの最後
の７μｓは最後のグループ、例えばグループＸのうちの
ピクセルが良好に安定できるように使用される。
９８および１００内のすべての内部データラインおよび
ピクセルコンデンサがＶ＋またはＶ−レベルにまでプリ
チャージされた後、データ入力ラインＤ１〜Ｄ６４に入
力ビデオデータ信号（赤、緑および青）およびその相補
的信号が送られる。この場合Ｄ１、Ｄ３、．．．Ｄ６３
は正の極性のビデオ信号であり、Ｄ２、Ｄ４、．．．Ｄ
６４はその相補的な極性のビデオ信号となる。これらビ
デオ信号電圧は、図４のうちのライン（ｉ）および
（ｊ）ではプリチャージ時間の後の点線で示されてい
る。ライン１０４および１０６上のデマルチプレックサ
ドライバ回路１０２からの制御信号は、ライン（ｆ）に
示すように７μｓの間にそれぞれ２５ボルトおよび３０
ボルトまで上昇される。入力ラインの他のＸ（この場合
Ｘ＝６）のグループの各々は、図４のうちのライン
（ｆ）（ｇ）および（ｈ）に示すように７μｓの間にこ
れらに送られるライン１３上のビデオデータを有する。
データラインを２つのグループすなわち偶数と奇数のグ
ループに分割した理由は、このシステムではデータ電圧
極性反転法を使用するからである。データ電圧の極性は
一つのテレビのフレームのうちの２つのフィールドの間
で変えられる。６３μｓ時間インターバルのうちの最後
の７μｓは最後のグループ、例えばグループＸのうちの
ピクセルが良好に安定できるように使用される。
【００２６】デマルチプレックサトランジスタ１０８、
１１０．．．１１２および１１４の定格は、本実施例で
は７μｓの割り当てられた時間インターバル内に入力ビ
デオデータカラー信号レベルの１５ミリボルト内に内部
データラインＤ１〜Ｄ６４を放電できるように定められ
ている。番号６６〜６８、および７０の付けられたデマ
ルチプレックス回路すなわちすべてのグループの各々に
対し、連続動作が繰り返される。
１１０．．．１１２および１１４の定格は、本実施例で
は７μｓの割り当てられた時間インターバル内に入力ビ
デオデータカラー信号レベルの１５ミリボルト内に内部
データラインＤ１〜Ｄ６４を放電できるように定められ
ている。番号６６〜６８、および７０の付けられたデマ
ルチプレックス回路すなわちすべてのグループの各々に
対し、連続動作が繰り返される。
【００２７】ｎ番目の行の走査動作の開始時には行ｎ内
のピクセルスイッチングトランジスタはすでに完全にオ
ンになっている。従って、走査の完了した行ｎ−１の選
択が解除された後、行ｎ内のピクセルスイッチングトラ
ンジスタがプリチャージされる。各８マイクロ秒のほぼ
等しい時間内に残りの４９μｓのデータ入力転送時間が
割り当てられる場合、行ｎ内の列Ｄ１〜Ｄ６４上のピク
セルトランジスタの第１ブロックはピクセルスイッチン
グトランジスタ放電時間に対し全４９マイクロ秒を有
し、列Ｄ６５〜Ｄ１２８に接続された列ｎ内のピクセル
トランジスタの第２ブロックは約４１μｓの放電時間を
有する。第３ブロックは約３３μｓを有することになろ
う。行ｎ内のピクセルトランジスタの最終ブロックは、
ピクセル放電に対し実質的に９μｓしか有しない。
のピクセルスイッチングトランジスタはすでに完全にオ
ンになっている。従って、走査の完了した行ｎ−１の選
択が解除された後、行ｎ内のピクセルスイッチングトラ
ンジスタがプリチャージされる。各８マイクロ秒のほぼ
等しい時間内に残りの４９μｓのデータ入力転送時間が
割り当てられる場合、行ｎ内の列Ｄ１〜Ｄ６４上のピク
セルトランジスタの第１ブロックはピクセルスイッチン
グトランジスタ放電時間に対し全４９マイクロ秒を有
し、列Ｄ６５〜Ｄ１２８に接続された列ｎ内のピクセル
トランジスタの第２ブロックは約４１μｓの放電時間を
有する。第３ブロックは約３３μｓを有することになろ
う。行ｎ内のピクセルトランジスタの最終ブロックは、
ピクセル放電に対し実質的に９μｓしか有しない。
【００２８】ピクセルトランジスタの６つのグループの
うちの各々に対し７μｓの時間を割り当て、図４（ａ）
に表示されているようにピクセルの安定化に対し、最後
の７μｓを割り当てることにより、ピクセルトランジス
タのすべてが放電するのに充分な時間を割り当てる。放
電時間を短くすると、ピクセルの６番目のブロックに対
し、エラー電圧ΔＶが生じ得る。ΔＶを小さくし、解像
度を２５６個のグレイレベルとするには、ピクセル安定
化時間に対しさらに７μｓを割り当てることが好まし
い。この場合、ピクセルコンデンサの６番目のグループ
がビデオ信号レベルまでに安定するのに１４マイクロ秒
が利用できる。ライン（ｅ）に示すようにラインｎ＝１
が選択解除されている際、ラインｎの選択中であり、こ
のラインに印加される電圧は（ｋ）と表示されるように
２０ボルトの最大値となる。
うちの各々に対し７μｓの時間を割り当て、図４（ａ）
に表示されているようにピクセルの安定化に対し、最後
の７μｓを割り当てることにより、ピクセルトランジス
タのすべてが放電するのに充分な時間を割り当てる。放
電時間を短くすると、ピクセルの６番目のブロックに対
し、エラー電圧ΔＶが生じ得る。ΔＶを小さくし、解像
度を２５６個のグレイレベルとするには、ピクセル安定
化時間に対しさらに７μｓを割り当てることが好まし
い。この場合、ピクセルコンデンサの６番目のグループ
がビデオ信号レベルまでに安定するのに１４マイクロ秒
が利用できる。ライン（ｅ）に示すようにラインｎ＝１
が選択解除されている際、ラインｎの選択中であり、こ
のラインに印加される電圧は（ｋ）と表示されるように
２０ボルトの最大値となる。
【００２９】デマルチプレックス比は、ビデオリード線
および信号入力リード線の本数に影響すると解すべきで
ある。この比は、製品の用途に従って最適化または妥当
化できる。例えば、高解像度および／または高画質にす
るには、６４本ではなくてこれよりも多い本数のグルー
プごとのビデオ信号リード線を基板１４に結合できるよ
うデマルチプレックス比を小さくできる。また要求され
るグレイレベルの数が少ないかまたはビデオ製品がより
低速の場合は、入力リード線の本数を少なくできる。
および信号入力リード線の本数に影響すると解すべきで
ある。この比は、製品の用途に従って最適化または妥当
化できる。例えば、高解像度および／または高画質にす
るには、６４本ではなくてこれよりも多い本数のグルー
プごとのビデオ信号リード線を基板１４に結合できるよ
うデマルチプレックス比を小さくできる。また要求され
るグレイレベルの数が少ないかまたはビデオ製品がより
低速の場合は、入力リード線の本数を少なくできる。
【００３０】更に本願では、データラインおよびピクセ
ルは、信号転送のためにｎチャンネルトランジスタを使
用していることに起因して最高の必要電圧レベルまでプ
リチャージされ、また正確な信号電圧を得るには、充電
よりも放電のほうが容易でかつ速いので、ビデオ信号の
入力中にデータラインまたはピクセルを放電している。
ルは、信号転送のためにｎチャンネルトランジスタを使
用していることに起因して最高の必要電圧レベルまでプ
リチャージされ、また正確な信号電圧を得るには、充電
よりも放電のほうが容易でかつ速いので、ビデオ信号の
入力中にデータラインまたはピクセルを放電している。
【００３１】更に、Φ１，ｅおよびΦ１，０（ライン１
０４および１０６）はグループ１内のすべてのデマルチ
プレックサトランジスタ１０８、１１０．．．１１２お
よび１１４に送られる一つの制御ライン信号となるよう
組み合わせできる。ゲート電圧のストレスが問題となら
ず、デマルチプレックサトランジスタ１０８、１１
０．．．１１２および１１４のデバイス特性が内部デー
タラインおよびピクセルコンデンサを均一に放電するの
に充分に良好であるときは、信号Φ１，ｅおよびΦ１，
０を組み合わせることができる。同じように、図２内の
６８および７０を含む他の５つのグループへの他のデマ
ルチプレックス化ラインの対、例えば１３０および１３
２も各対ごとに１本の制御ラインに結合できる。かかる
場合、デマルチプレックサゲート制御ラインの本数は半
分の数にできる。
０４および１０６）はグループ１内のすべてのデマルチ
プレックサトランジスタ１０８、１１０．．．１１２お
よび１１４に送られる一つの制御ライン信号となるよう
組み合わせできる。ゲート電圧のストレスが問題となら
ず、デマルチプレックサトランジスタ１０８、１１
０．．．１１２および１１４のデバイス特性が内部デー
タラインおよびピクセルコンデンサを均一に放電するの
に充分に良好であるときは、信号Φ１，ｅおよびΦ１，
０を組み合わせることができる。同じように、図２内の
６８および７０を含む他の５つのグループへの他のデマ
ルチプレックス化ラインの対、例えば１３０および１３
２も各対ごとに１本の制御ラインに結合できる。かかる
場合、デマルチプレックサゲート制御ラインの本数は半
分の数にできる。
【００３２】本明細書に述べた実施例では、３８４ｘ２
４０ピクセルのカラーのハンドヘルドＴＶが使用されて
いる。プリチャージ電圧およびビデオデータを転送し、
ディスプレイを直接ビデオソースに接続するのにディス
プレイ自体の上に形成された薄膜トランジスタによりデ
マルチプレックサトランジスタ１０８、１１０．．．１
１２および１１４を構成している。すべての列に対し同
時にプリチャージ電圧が印加され、ディスプレイの外部
のビデオソースからのビデオ信号が指定ライン時間イン
ターバルのうちの６分の１を利用して、一時期にディス
プレイの６４本のデータラインに入力されるようになっ
ている。１２個の制御信号（６つのグループの各々に対
して２つの信号）は、６つの異なるブロック内のデマル
チプレックサトランジスタが６４本の内部データライン
のディスプレイの６つのグループに入力ビデオ信号を逐
次転送できるようにする。最初の６４本の内部データラ
インＤ１〜Ｄ６４へのビデオデータの転送が完了した
後、次の６４のビデオ信号が内部データラインＤ６５〜
Ｄ１２８に転送される。これはデマルチプレックス回路
の制御信号の２つの組をイネーブル化にすることにより
行われる。上記のように各ビデオデータ信号の転送は指
定ライン時間インターバルのうちの６分の１の間で行わ
れる。この動作は６つのデマルチプレックス回路のすべ
てに対して逐次連続する。割り当てられたデータ入力時
間の４２マイクロ秒の間に内部データラインにビデオ情
報の全１行が転送される。
４０ピクセルのカラーのハンドヘルドＴＶが使用されて
いる。プリチャージ電圧およびビデオデータを転送し、
ディスプレイを直接ビデオソースに接続するのにディス
プレイ自体の上に形成された薄膜トランジスタによりデ
マルチプレックサトランジスタ１０８、１１０．．．１
１２および１１４を構成している。すべての列に対し同
時にプリチャージ電圧が印加され、ディスプレイの外部
のビデオソースからのビデオ信号が指定ライン時間イン
ターバルのうちの６分の１を利用して、一時期にディス
プレイの６４本のデータラインに入力されるようになっ
ている。１２個の制御信号（６つのグループの各々に対
して２つの信号）は、６つの異なるブロック内のデマル
チプレックサトランジスタが６４本の内部データライン
のディスプレイの６つのグループに入力ビデオ信号を逐
次転送できるようにする。最初の６４本の内部データラ
インＤ１〜Ｄ６４へのビデオデータの転送が完了した
後、次の６４のビデオ信号が内部データラインＤ６５〜
Ｄ１２８に転送される。これはデマルチプレックス回路
の制御信号の２つの組をイネーブル化にすることにより
行われる。上記のように各ビデオデータ信号の転送は指
定ライン時間インターバルのうちの６分の１の間で行わ
れる。この動作は６つのデマルチプレックス回路のすべ
てに対して逐次連続する。割り当てられたデータ入力時
間の４２マイクロ秒の間に内部データラインにビデオ情
報の全１行が転送される。
【００３３】以上で好ましい実施例を参照して本発明に
ついて説明したが、本発明の範囲は上記特定の実施例の
みに限定されるものではなく、特許請求の範囲に記載し
た発明の精神および範囲に含まれる変形例、変更例およ
び均等物をもカバーするものである。
ついて説明したが、本発明の範囲は上記特定の実施例の
みに限定されるものではなく、特許請求の範囲に記載し
た発明の精神および範囲に含まれる変形例、変更例およ
び均等物をもカバーするものである。
【００３４】
【効果】本発明によれば、ＬＣＤディスプレイの部品数
を少なくでき、これにより製造コストを下げることがで
きる上に信頼性も高くなる。
を少なくでき、これにより製造コストを下げることがで
きる上に信頼性も高くなる。
【図面の簡単な説明】
【図１】自己走査式ＴＦＴＬＣＤビデオディスプレイ用
の新規なシステムおよびデータドライバ回路の基本ブロ
ック図である
の新規なシステムおよびデータドライバ回路の基本ブロ
ック図である
【図２】本発明に係わるガラス上のマトリックスアレイ
およびこれに関連するデータ走査用回路の詳細図であ
る。
およびこれに関連するデータ走査用回路の詳細図であ
る。
【図３】本願出願人による係属中の米国特許出願に開示
されているマトリックスアレイおよびデータ走査用回路
の詳細図である。
されているマトリックスアレイおよびデータ走査用回路
の詳細図である。
【図４】本発明の波形およびタイミングを示す図であ
る。
る。
【図５】充電よりも速くコンデンサが放電することを示
すコンデンサの充電波形図である。
すコンデンサの充電波形図である。
【図６】図６はピクセルコンデンサに全プリチャージ電
圧Ｖ＋またはＶ−よりも小さい電圧を印加したときの時
間が短縮できる利点を示す波形図である。
圧Ｖ＋またはＶ−よりも小さい電圧を印加したときの時
間が短縮できる利点を示す波形図である。
【符号の説明】 １２ 列ドライブ回路 １４ ディスプレイ １６ 列ドライバ ２５ 行選択ドライバ ４９ シフトレジスタ ５０ サンプルコンデンサ ５８ ビデオ回路 ６０ 制御論理回路 ６１ ゲート制御回路 ６２ 高電圧発生器 ６４ 入力回路 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月２７日
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドラ プラス 台湾，シンチュ，サイエンス − ベイス ド インダストリアル パーク，バンブー ７ ロード 11
Claims (10)
- 【請求項１】ＬＣＤ（液晶）ディスプレイが第１および
第２の基板を有し、これら基板のうちの少なくとも第１
基板がガラスであり、両基板は電気光学的材料から成る
層により分離されているＬＣＤディスプレイにビデオデ
ータを与えるための回路であって、 基板のうちの一つに堆積されたＹ本の入力ラインと、 各デマルチプレックサ素子がＹ本の入力ラインの一つに
接続されている基板の一方に堆積されたＹ個のデマルチ
プレックサ素子のＸ個のグループと、 Ｙ個のデマルチプレックサ素子のＸ個のグループの各々
をイネーブル化するよう、Ｙ個のデマルチプレックサ素
子のＸ個のグループにそれぞれ接続されたＸ個のイネー
ブル化信号手段を有する第１基板の外部に設けられたデ
マルチプレックス回路と、 Ｙ本の入力ラインにビデオデータが印加される前にプリ
チャージ電圧が得られるよう、Ｙ本の入力ラインにビデ
オデータおよびプリチャージ電圧を印加するようＹ本の
入力ラインに接続されたＹ本の出力ラインを有する第１
基板の外部に設けられた制御回路とから成り、プリチャ
ージ電圧が得られた時、デマルチプレックス回路はＹ個
のデマルチプレックス化素子のＸ個のグループの各々を
同時にイネーブル化し、ビデオデータが得られた時、Ｘ
個のグループを連続してイネーブル化するＬＣＤディス
プレイにビデオデータを与えるための回路。 - 【請求項２】Ｙ個のデマルチプレックス化素子のＸ個の
グループに対応して接続されたＺ個の行の各々にＹ個の
スイッチング素子のＸ個のグループを形成するようＹ個
の容量性ピクセル素子の対応するＸ個のグループに接続
されたＹ個のスイッチングトランジスタのＸ個のグルー
プとを更に含み、 各容量性ピクセル素子は第１の基板に堆積された第１電
極と第２の基板に堆積された共通電極とを有し、各第１
電極はＹ個のスイッチングトランジスタのうちの対応す
る一つに結合され、各容量性ピクセル素子はプリチャー
ジ電圧により所定レベルまでプリチャージされる請求項
１に記載の回路。 - 【請求項３】各デマルチプレックサ素子および各スイッ
チングトランジスタを形成する薄膜トランジスタと、 第１基板の上に堆積されたＸ個のイネーブル化信号手段
の各々を形成するイネーブリングラインの対とを更に含
み、イネーブル化ラインの対の第１の対はそれぞれのグ
ループのデマルチプレックサ素子の各奇数の素子に結合
され、イネーブル化ラインの対の第２の対はそれぞれの
グループのデマルチプレックサ素子の各偶数の一つに結
合され、ビデオデータからビデオディスプレイ画像を形
成するよう各行が逐次附勢される際にスイッチング素子
のグループの各々におけるＺ行のうちの選択された一つ
におけるスイッチングトランジスタの奇数および偶数ト
ランジスタへのそれぞれの奇数および偶数入力ラインを
附勢するようになっており、 デマルチプレックス回路は制御回路が入力ラインにプリ
チャージ電圧を与える時Ｙ個のデマルチプレックサ素子
のＸ個のグループのすべてを同時にイネーブル化するよ
うイネーブル化信号を発生する請求項２に記載の回路。 - 【請求項４】Ｘ＝６グループであり、 Ｙ＝６４であり Ｚ＝２４０である請求項３に記載の回路。
- 【請求項５】ビデオ画像はテレビ画像である請求項３に
記載の回路。 - 【請求項６】制御回路はプリチャージ電圧を発生するよ
う制御回路のうちの奇数の出力ラインＤ１，Ｄ３．．．
Ｄｎ−１に結合された所定値の第１電源と、プリチャー
ジ電圧を発生するよう制御回路のうちの偶数の出力ライ
ンＤ２，Ｄ４．．．Ｄｎに結合された所定値の第２電源
と、 ビデオデータを出力ラインＤ１〜Ｄｎに選択的に送るた
めの第１ゲート手段と、第１および第２電源を出力ライ
ンＤ１〜Ｄｎに選択的に結合するための第２ゲート手段
と、 一時に一つのゲート手段しかイネーブル化されないよう
に第１および第２ゲート手段を交互にイネーブル化およ
びディスエーブル化するためのゲート制御手段とから成
る請求項１に記載の回路。 - 【請求項７】制御回路は第１の時間の間にＹ本の入力ラ
インにプリチャージ電圧を与え、Ｘ個の連続する第２時
間の間にＹ本の入力ラインにビデオデータを与え、 デマルチプレックス回路は第１時間の間にＸ個のグルー
プへのＹ本の入力ラインのすべてを同時にイネーブル化
し、次に連続する第２時間の間にＹ個のデマルチプレッ
クサ素子のＸ個のグループの対応する一つへのＹ本の入
力ラインを逐次イネーブル化する請求項１に記載の回
路。 - 【請求項８】ＬＣＤディスプレイは対向する第１および
第２基板を有し、少なくとも第１基板はガラスであり、
両基板は電気光学的材料から成る層により分離されてい
るＬＣＤディスプレイにビデオデータを与える方法であ
って、 第１基板上にＹ本の入力ラインを堆積し、 第１基板上にＹ個のデマルチプレックサ素子のＸ個のグ
ループを堆積し、 各デマルチプレックサ素子をＹ本の入力ラインのそれぞ
れの一つに結合し、 第１基板の外部のデマルチプレックス回路からのイネー
ブル化信号をＹ個のデマルチプレックサ素子のＸ個のグ
ループに印加してＹ個のデマルチプレックサ素子のＸ個
のグループの各々をイネーブル化し、 第１基板の外部の制御回路のＹ本の出力ラインをＹ本の
入力ラインに結合して制御回路からのビデオデータおよ
びプリチャージ電圧をＹ本の入力ラインに与え、ビデオ
データを与える前にＹ本の入力ラインにプリチャージ電
圧を与え、 プリチャージ電圧が得られた時、デマルチプレックス回
路によりＹ個のデマルチプレックサ素子のＸ個のグルー
プの各々を同時にイネーブル化し、 ビデオデータデータが得られたときＹ個のデマルチプレ
ックサ素子のＸ個のグループの各々を連続してかつ逐次
イネーブル化することから成るＬＣＤディスプレイにビ
デオデータを与える方法。 - 【請求項９】Ｙ個のスイッチングトランジスタのＸ個の
グループをＺ個の行の各々におけるＹ個の容量性ピクセ
ル素子の対応するＸ個のグループおよびＹ個のデマルチ
プレックサ素子のＸ個のグループの対応するグループに
接続し、 第１基板上の各容量性ピクセル素子（ピクセル素子は第
２基板上に共通電極を有する）の第１電極の対応するス
イッチングトランジスタに結合し、 第１時間の間にプリチャージ電圧により各容量性ピクセ
ル素子を所定レベルまでプリチャージすることを更に含
む請求項８に記載の方法。 - 【請求項１０】第１時間の後のＸ個の連続する時間の間
にＹ本の入力ラインにビデオデータを与え、 Ｘ個の連続する時間の各々の間にＹ個のデマルチプレッ
クサ素子のＸ個のグループの対応する一つへのＹ本の入
力ラインを逐次イネーブル化する工程を更に含む請求項
９に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/001,127 US5510807A (en) | 1993-01-05 | 1993-01-05 | Data driver circuit and associated method for use with scanned LCD video display |
| US001127 | 1993-01-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07104703A true JPH07104703A (ja) | 1995-04-21 |
| JP2855053B2 JP2855053B2 (ja) | 1999-02-10 |
Family
ID=21694514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181831A Expired - Lifetime JP2855053B2 (ja) | 1993-01-05 | 1993-06-16 | 走査式ビデオディスプレイに使用するデータドライバ路およびそれに関連する方法 |
Country Status (16)
| Country | Link |
|---|---|
| US (1) | US5510807A (ja) |
| EP (1) | EP0678210B1 (ja) |
| JP (1) | JP2855053B2 (ja) |
| KR (1) | KR100296673B1 (ja) |
| CN (1) | CN1063561C (ja) |
| AT (1) | ATE159371T1 (ja) |
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