JPH11167373A - 半導体表示装置およびその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 駆動回路の面積を小さくしたデジタル階調方
式の半導体表示装置を提供する。 【解決手段】 デジタル階調方式の半導体表示装置の駆
動回路において、複数のソース信号線に対して１つのＤ
／Ａ変換回路２０８を設け、各ソース信号線を時間分割
駆動する。こうすることによって駆動回路中のＤ／Ａ変
換回路２０８の数を減少させることができ、半導体表示
装置の小型化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

【０００２】本発明は、マトリクス状に配置された画素
により画像などの情報の表示を行なう半導体表示装置に
関する。

【０００３】

【従来の技術】

【０００４】最近安価なガラス基板上に半導体薄膜を形
成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）
を作製する技術が急速に発達してきている。その理由
は、アクティブマトリクス型液晶表示装置（液晶パネ
ル）の需要が高まってきたことによる。

【０００５】アクティブマトリクス型液晶パネルは、マ
トリクス状に配置された数十〜数百万個もの画素領域に
それぞれＴＦＴが配置され、各画素電極に出入りする電
荷をＴＦＴのスイッチング機能により制御するものであ
る。

【０００６】その中でも、高速駆動が可能なデジタル階
調方式のアクティブマトリクス型液晶表示装置が注目さ
れてきている。

【０００７】従来のデジタル階調方式のアクティブマト
リクス型液晶表示装置を図１に示す。従来のデジタル階
調方式のアクティブマトリクス型液晶表示装置は、図１
に示すようにソース信号線側シフトレジスタ１０１、デ
ジタルデコーダ１０２、ラッチ回路１０３（ＬＡＴ
１）、ラッチ回路１０４（ＬＡＴ２）、ラッチパルス線
１０５、Ｄ／Ａ変換回路１０６、ソース信号線１０７、
ゲイト信号線側シフトレジスタ１０８、ゲイト信号線
（走査線）１０９、および画素ＴＦＴ１１０などによっ
て構成されている。

【０００８】デジタルデコーダ１０２のアドレス線１〜
４に供給されるデジタル階調信号が、ソース信号線側シ
フトレジスタからのタイミング信号によりＬＡＴ１に書
き込まれる。

【０００９】ＬＡＴ１群に対するデジタル階調信号の書
き込みが一通り終了するまでの時間は、１ライン期間と
呼ばれる。すなわち、図１の一番左側のＬＡＴ１に対し
てデジタルデコーダからの階調信号の書き込みが開始さ
れる時点から、一番右側のＬＡＴ１に対してデジタルデ
コーダからの階調信号の書き込みが終了する時点までの
時間間隔が１ライン期間である。

【００１０】ＬＡＴ１群に対する階調信号の書き込みが
終了した後、メモリ１群に書き込まれた階調信号は、シ
フトレジスタの動作タイミングに合わせて、ラッチパル
ス線にラッチパルスが流れ、ＬＡＴ２群に一斉に送出さ
れ、書き込まれる。

【００１１】階調信号をＬＡＴ２群に送出し終えたＬＡ
Ｔ１群には、ソース信号線側シフトレジスタからの信号
により、再びデジタルデコーダに供給される階調信号の
書き込みが順次行なわれる。

【００１２】この２順目の１ライン期間中には、２順目
の１ライン期間の開始に合わせてＬＡＴ２群に送出され
た階調信号に応じて、Ｄ／Ａ変換回路（デジタル／アナ
ログ変換回路）によって階調電圧が選択される。

【００１３】選択された階調電圧は、１ライン期間の間
対応するソース信号線に供給される。

【００１４】上述した動作を繰り返すことによって、液
晶表示装置の画素部全体に映像が提供される。

【００１５】

【発明が解決しようとする課題】

【００１６】ただし、上述したようなデジタル階調の液
晶表示装置の場合、実際にはＤ／Ａ変換回路の面積は、
他の回路と比較してかなり大きく、近年望まれている液
晶表示装置の小型化の妨げとなっている。

【００１７】また、近年扱う情報量の急激な増加に伴
い、表示容量（表示解像度）の増大化および表示解像度
の高精細化が図られてきた。しかし、表示容量の増加に
伴いＤ／Ａ変換回路の数も増加していくことになり、駆
動回路部の面積の縮小が切に望まれている。

【００１８】ここで、一般に用いられているコンピュー
タの表示解像度の例を、画素数と規格名とによって下記
に示す。

【００１９】 画素数（横×縦） ： 規格名 ６４０×４００ ： ＥＧＡ ６４０×４８０ ： ＶＧＡ ８００×６００ ： ＳＶＧＡ １０２４×７６８ ： ＸＧＡ １２８０×１０２４ ： ＳＸＧＡ

【００２０】たとえば、ＸＧＡ規格（１０２４×７６８
画素）を例に取った場合、上述した駆動回路では１０２
４本の信号線に対してそれぞれにＤ／Ａコンバータが必
要となる。

【００２１】また、最近では、パーソナルコンピュータ
の分野においても、ディスプレイ上で性格の異なる複数
の表示を行うソフトウェアが普及しているため、ＶＧＡ
やＳＶＧＡ規格よりも、さらに表示解像度の高いＸＧＡ
やＳＸＧＡ規格に対応する表示装置へと移行してきてい
る。

【００２２】さらに、上記の表示解像度の高い液晶表示
装置が、パーソナルコンピュータにおけるデータ信号の
表示以外にテレビジョン信号の表示にも用いられるよう
になってきた。

【００２３】近年、ハイビジョンＴＶ（ＨＤＴＶ）やク
リアビジョン（ＥＤＴＶ）などの様に美しい画質を表現
するために、従来のテレビと比較すると一画面の画像デ
ータは数倍多くなってきている。また、大画面化によ
り、見やすさの向上や、１つの表示装置に複数の画像を
表示することが可能になるため、ますます大画面かつ高
階調が必要となってきている。

【００２４】また、将来のデジタル放送対応のＴＶ（Ａ
ＴＶ）の表示解像度の規格としては、１９２０×１０８
０画素が有力であり、駆動回路部の面積縮小が早急に要
求されている。

【００２５】しかし、上述したように、Ｄ／Ａ変換回路
の占有面積が大きいので、画素数の増加するに従って、
駆動回路部の面積は格段に大きくなり、このことが液晶
表示装置の小型化の妨げとなっている。

【００２６】そこで本発明は上述したような問題に鑑み
てなされたものであり、Ｄ／Ａ変換回路が駆動回路部に
閉める面積を減少させ、小型の半導体表示装置、特に液
晶表示装置を提供するものである。

【００２７】

【課題を解決するための手段】

【００２８】本発明のある実施態様によると、複数のＤ
／Ａ変換回路を有するＤ／Ａ変換回路部を備えた半導体
表示装置であって、前記複数のＤ／Ａ変換回路の各々
が、記憶回路から供給されるデジタル階調信号を順次ア
ナログ変換する半導体表示装置が提供される。このこと
によって上記目的が達成される。

【００２９】前記記憶回路は、複数のラッチ回路を含ん
でいてもよい。

【００３０】また、本発明のある実施態様によると、ｍ
個のｘビットデジタル階調信号（ｍ、ｘは自然数）を記
憶する記憶回路と、前記記憶回路から供給される前記ｍ
個のｘビットデジタル階調信号をアナログ変換し、ｍ本
のソース信号線へアナログ信号を供給するＤ／Ａ変換回
路部と、を備えた半導体表示装置であって、前記Ｄ／Ａ
変換回路部は、ｎ個のＤ／Ａ変換回路（ｎは自然数）を
有し、前記ｎ個のＤ／Ａ変換回路の各々は、ｍ／ｎ個の
ｘビットデジタル階調信号を順にアナログ変換し、対応
するｍ／ｎ本の前記ソース信号線に供給する半導体表示
装置が提供される。このことによって上記目的が達成さ
れる。

【００３１】前記記憶回路は、複数のラッチ回路を含ん
でいてもよい。

【００３２】また、本発明のある実施態様によると、１
ライン分ｍ個のｘビットデジタル階調信号（ｍ、ｘは自
然数）を記憶するステップと、ｎ個の各Ｄ／Ａ変換回路
（ｎは自然数）の各々が、１ライン期間にｍ／ｎ個の前
記ｘビットデジタル階調信号を順にアナログ変換し、対
応するｍ／ｎ本のソース信号線に送出するステップと、
を含む半導体表示装置の駆動方法が提供される。このこ
とによって上記目的が達成される。

【００３３】また、本発明のある実施態様によると、シ
フトレジスタからのタイミング信号によってｍ個のｘビ
ットデジタル階調信号（ｍ、ｘは自然数）をサンプリン
グし、記憶するステップと、ｎ個のＤ／Ａ変換回路（ｎ
は自然数）が、ｍ／ｎ個の前記ｘビットデジタル階調信
号を順次アナログ変換し、対応するｍ／ｎ本のソース信
号線へ階調電圧を送出するステップと、を含む半導体表
示装置の駆動方法が提供される。このことによって上記
目的が達成される。

【００３４】

【実施例】

【００３５】（実施例１）

【００３６】本実施例では、ソース信号線側の駆動回路
（ドライバ）において、ソース信号線４本毎に１つのＤ
／Ａ変換回路を設けることによって、駆動回路内のＤ／
Ａ変換回路の占める面積の減少を図ることができる。

【００３７】本実施例では、１９２０×１０８０の表示
解像度を有する液晶表示装置を例にとって説明する。図
２を参照する。図２には、本実施例の液晶表示装置の概
略図が示されている。２０１はソース信号線側シフトレ
ジスタ、２０２はアドレスデコーダでありラッチ回路２
０３（ＬＡＴ１，０〜ＬＡＴ１，１９１９）にデジタル
階調信号を供給する。なお、本実施例では、４ビットの
デジタル階調の駆動回路を例に挙げているが、本発明は
これに限定されるものではなく、６ビット、８ビット、
あるいはそれ以外のデジタル階調駆動回路に適用され得
る。

【００３８】２０４はラッチ回路（ＬＡＴ２，０〜ＬＡ
Ｔ２，１９１９）であり、ラッチパルス線２０５からの
ラッチパルスに基づきＬＡＴ１群ＬＡＴ１，０〜ＬＡＴ
１，１９１９から一斉に送出されたデータを記憶する。
信号線２０６は、ＬＡＴ２群ＬＡＴ２，０〜ＬＡＴ２，
１９１９からの階調信号を下段に供給する。本実施例で
は、４ビットのデジタル階調信号を扱うので、信号線２
０６は各ＬＡＴ２から４本ずつ出ていることになる。な
お、信号線２０６には順に符号が付けられるが、図２で
は省略している。

【００３９】図１４は、図２においてＬＡＴ２からソー
ス信号線２１１までの回路を図２の一番左のＤ／Ａ変換
回路２０８に注目て示したものである。信号線２０６に
は、Ｌ０，０〜Ｌ３，３の符号が付けられているのがわ
かる。信号線２０６を示す符号Ｌａ，ｂにおいては、ａ
はＬＡＴ２の番号、ｂは０〜３に従って上位ビット〜下
位ビットを示すものとする。

【００４０】同様に、全ての信号線にＬ０，０〜Ｌ１９
１９，３の符号が付けられている。

【００４１】２０７で示されている部分（破線部）は、
Ｄ／Ａ変換部であり、Ｄ／Ａ変換回路２０８、スイッチ
回路２０９（破線部）、およびスイッチ回路２１０（破
線部）を備えている。２１１はソース信号線であり、Ｓ
０〜Ｓ１９１９の符号が付けられている。

【００４２】Ｄ／Ａ変換部２０７において、Ｄ／Ａ変換
回路２０８は、ＬＡＴ２の４個毎（つまりＬＡＴ２群Ｌ
ＡＴ２，０〜ＬＡＴ２，１９１９に接続されている信号
線Ｌ０，０〜Ｌ１９１９，３の１６本毎）に、かつソー
ス信号線Ｓ０〜Ｓ１９１９の４本毎に１つ設けられてい
る。従って、本実施例では、４８０個（＝１９２０／
４）のＤ／Ａ変換回路２０８が設けられていることにな
る。図２において最も左側のＤ／Ａ変換回路２０８に接
続されているスイッチ回路２０９はそれぞれ、４つのＬ
ＡＴ２のうちの１つのＬＡＴ２からのビット信号を順次
選択していく。スイッチ回路２１０は、Ｓ０〜Ｓ３のう
ちの１つを選択する。

【００４３】２１２はゲイト信号線側シフトレジスタで
あり、走査線２１３に走査信号を供給する。また、２１
４は画素ＴＦＴであり、電極、液晶材料などと共に画素
を構成する。

【００４４】次に、本実施例の半導体表示装置の動作に
ついて説明する。

【００４５】まず、ソース信号線側シフトレジスタ２０
１からのタイミング信号によって、ＬＡＴ１群に順次デ
ジタルデコーダ２０２からデジタル階調信号が書き込ま
れる。

【００４６】ＬＡＴ１群に対するデジタル階調信号の書
き込みが一通り終了するまでの時間が、１ライン期間で
ある。すなわち、図１の一番左側のＬＡＴ１，０に対し
てデジタルデコーダからの階調信号の書き込みが開始さ
れる時点から、一番右側のＬＡＴ１，１９１９に対して
デジタルデコーダからの階調信号の書き込みが終了する
時点までの時間間隔が１ライン期間である。

【００４７】ＬＡＴ１群に対する階調信号の書き込みが
終了した後、ＬＡＴ１群に書き込まれた階調信号は、ラ
ッチパルス線２０５に供給されるラッチパルスに合わせ
てＬＡＴ２群に一斉に送出される。ＬＡＴ２群は階調信
号を記憶し、信号線２０６に階

【００４８】階調信号をＬＡＴ２群に送出し終えたＬＡ
Ｔ１群には、ソース信号線側シフトレジスタ２０１から
の信号により、再びデジタルデコーダ２０２に供給され
る階調信号の書き込みが順次行なわれる。

【００４９】次に、信号線２０６に供給される階調信号
が順次Ｄ／Ａ変換回路部２０７によって階調電圧に変換
され、ソース信号線Ｓ０〜Ｓ１９１９に送出されるまで
の動作を、図２において最も左側にあるスイッチ回路２
０９、Ｄ／Ａ変換回路２０８、およびスイッチ回路２１
０を例にとって説明する。

【００５０】再び図１４を参照する。ＬＡＴ１群に再び
階調信号が順次書き込まれている１ライン期間の間、Ｄ
／Ａ変換部２０７は、１ライン期間を４分割して、スイ
ッチ回路２０９の４つのスイッチを信号線Ｌ０，０〜Ｌ
０，３、Ｌ１，０〜Ｌ１，３、Ｌ２，０〜Ｌ２，３、Ｌ
３，０〜Ｌ３，３へと順次接続していき、かつスイッチ
回路２１０をＳ０〜Ｓ３へと順次接続していく。つま
り、最初の４分の１ライン期間の間、スイッチ回路２０
９の４つのスイッチはＬＡＴ２，０からのＬ０，０〜Ｌ
０，３を同時に選択し、かつスイッチ回路２１０はＳ０
を選択する。この間ＬＡＴ２，０に供給される階調信号
は、４ビット同時にＤ／Ａ変換回路２０８に入力され、
Ｄ／Ａ変換回路２０８によってアナログ変換された後、
階調電圧となってＳ０に送出される。一方、この間ＬＡ
Ｔ２，１〜ＬＡＴ２，３からの信号線Ｌ１，０〜Ｌ３，
３には階調信号が供給され続けているが、スイッチ回路
２０９はＬ１，０〜Ｌ３，３を選択しない。またこの間
スイッチ回路２１０はＳ１〜Ｓ３を選択しない。

【００５１】次に、次の４分の１ライン期間の間、スイ
ッチ回路２０９の４つのスイッチはＬＡＴ２，１からの
Ｌ１，０〜Ｌ１，３を同時に選択し、かつスイッチ回路
２１０はＳ１を選択する。この間ＬＡＴ２，１に供給さ
れる階調信号は、Ｄ／Ａ変換回路２０８によって階調電
圧に変換された後、Ｓ１に送出される。一方、この間Ｌ
ＡＴ２，０、ＬＡＴ２，２、およびＬＡＴ２，３からの
信号線Ｌ０，０〜Ｌ０，３、Ｌ２，０〜Ｌ２，３、およ
びＬ３，０〜Ｌ３，３には階調信号が供給され続けてい
るが、スイッチ回路２０９は、Ｌ０，０〜Ｌ０，３、Ｌ
２，０〜Ｌ２，３、およびＬ３，０〜Ｌ３，３を選択し
ない。またこの間スイッチ回路２１０はＳ０、Ｓ２、お
よびＳ３を選択しない。

【００５２】さらに、次の４分の１ライン期間の間、ス
イッチ回路２０９の４つのスイッチはＬＡＴ２，２から
のＬ２，０〜Ｌ２，３を同時に選択し、かつスイッチ回
路２１０はＳ２を選択する。この間ＬＡＴ２，２に供給
される階調信号は、Ｄ／Ａ変換回路２０８によって階調
電圧に変換された後、Ｓ２に送出される。一方、この間
ＬＡＴ２，０、ＬＡＴ２，１、およびＬＡＴ２，３から
の信号線Ｌ０，０〜Ｌ０，３、Ｌ１，０〜Ｌ１，３、お
よびＬ３，０〜Ｌ３，３には階調信号が供給され続けて
いるが、スイッチ回路２０９は、Ｌ０，０〜Ｌ０，３、
Ｌ１，０〜Ｌ１，３、およびＬ３，０〜Ｌ３，３を選択
しない。またこの間スイッチ回路２１０はＳ０、Ｓ１、
およびＳ３を選択しない。

【００５３】さらに、次の４分の１ライン期間の間（つ
まり１ライン期間の最後の４分の１ライン期間の間）、
スイッチ回路２０９の４つのスイッチはＬＡＴ２，３か
らのＬ３，０〜Ｌ３，３を同時に選択し、かつスイッチ
回路２１０はＳ３を選択する。この間ＬＡＴ２，３に供
給される階調信号は、Ｄ／Ａ変換回路２０８によって階
調電圧に変換された後、Ｓ３に送出される。一方、この
間ＬＡＴ２，０〜ＬＡＴ２，２からの信号線Ｌ０，０〜
Ｌ０，３、Ｌ１，０〜Ｌ１，３、およびＬ２，０〜Ｌ
２，３には階調信号が供給され続けているが、スイッチ
回路２０９は、Ｌ０，０〜Ｌ０，３、Ｌ１，０〜Ｌ１，
３、およびＬ２，０〜Ｌ２，３を選択しない。またこの
間スイッチ回路２１０はＳ０〜Ｓ２を選択しない。

【００５４】上述した動作によって、ソース信号線Ｓ０
〜Ｓ３には、４分の１ライン期間ずつ順に階調電圧が送
出される。このソース信号線に送出される階調電圧と、
ゲイト信号線側シフトレジスタ２１２から走査線２１３
に供給される走査信号とによって、画素ＴＦＴに順次電
圧が印加され、画素がスイッチングされる。

【００５５】上述した動作が全てのＬＡＴ２，０〜ＬＡ
Ｔ２，１９１９の４個ごとについて同時に行われる。

【００５６】１ライン期間のソース信号線への階調電圧
の送出が終了する時、ＬＡＴ１群への新たな階調信号の
書き込みが終了するので、ラッチパルス線２０５からの
ラッチパルスによって、ＬＡＴ１群に書き込まれた階調
信号が再び一斉にＬＡＴ２群に送出される。ＬＡＴ２群
は新たな階調信号を記憶し、信号線２０６に階調信号を
供給し続ける。

【００５７】そして、上述したスイッチング回路２０９
およびスイッチング回路２１０による信号線２０６のＬ
０，０〜Ｌ３，３およびソース信号線Ｓ０〜１９１９の
選択が開始される。

【００５８】図３には、ソース信号線Ｓ０〜Ｓ１９１９
に送出されるデータのタイミングが示されている。なお
実際には、ソース信号線Ｓ０〜Ｓ１９１９にはアナログ
階調電圧が印加されているが、図３においては、階調電
圧が供給されるタイミングのみが示されている。

【００５９】上記の動作が、全ての選択された走査線に
ついて行われ、１画面の画像が作成される。この１画面
の作成が１秒間に６０回行われる。

【００６０】ここで、図４を参照し、Ｄ／Ａ変換部２０
７の回路構成を説明する。図４においては、説明の便宜
上、図２において一番左側のスイッチング回路２０９、
Ｄ／Ａ変換回路２０８、およびスイッチング回路２１０
のみが示されているが、これらと同様の構成を有する回
路が４８０個設けられている。また、説明の便宜上、ス
イッチ回路２０９は論理回路記号で示されている。ま
た、Ｄ／Ａ変換回路２０８には、公知のＤ／Ａ変換回路
が用いられ得るので、ここでは省略する。

【００６１】スイッチ回路２０９は、４本の信号線ＬＳ
０〜ＬＳ３、１６個の２入力ＮＡＮＤ回路（Ｎ０〜Ｎ１
５）、および４つの４入力ＮＡＮＤ回路（４ｉｎＮ０〜
４ｉｎＮ３）を含む。また、スイッチ回路２１０は、８
本の信号線ＳＳ０〜ＳＳ３および反転ＳＳ０〜反転ＳＳ
３、ならびにＮチャネル型ＴＦＴおよびＰチャネル型Ｔ
ＦＴで構成されている４つのアナログスイッチ（ＡＳＷ
０〜ＡＳＷ３）を含む。なお、信号線反転ＳＳ０〜反転
ＳＳ３には信号線ＳＳ０〜ＳＳ３に送出される信号の反
転信号が送出される。

【００６２】図４に示されるように、ＬＡＴ２群からの
信号線Ｌ０，０〜Ｌ３，３と、信号線ＬＳ０〜ＬＳ３と
が、それぞれ２入力ＮＡＮＤ（Ｎ０〜Ｎ１５）に入力し
ている。これら１６個の２入力ＮＡＮＤの出力が、４つ
の４入力ＮＡＮＤ（４ｉｎＮ０〜４ｉｎＮ３）に入力し
ている。

【００６３】４つの４入力ＮＡＮＤの出力は、Ｄ／Ａ変
換回路２０８に入力される。

【００６４】Ｄ／Ａ変換回路２０８からの出力は、４つ
のアナログスイッチ（ＡＳＷ０〜ＡＳＷ３）に入力され
る。４つのアナログスイッチは、信号線ＳＳ０〜ＳＳ３
および反転ＳＳ０〜反転ＳＳ３からの信号によって制御
される。

【００６５】上記のような構成が全てのＬＡＴ２（ＬＡ
Ｔ２，０〜ＬＡＴ２，１９１９）の４個毎に設けられて
いる。

【００６６】図５には、各信号線に入力される信号のタ
イミングチャートが示されている。ＬＡＴ２群（ＬＡＴ
２，０〜ＬＡＴ２，１９１９）には、４ビットのデジタ
ル階調信号が入力される。ＬＡＴ２群に入力される階調
信号は、１ライン期間ごとに新しい階調信号に書き換え
られる。

【００６７】ＬＳ０〜ＬＳ３に、４分の１ライン期間ず
つ順にＨｉの信号が入力されるので、ＬＡＴ２群に供給
される４ビットのデジタル階調信号が、４分の１ライン
期間ずつ順にＤ／Ａ変換回路２０８に入力されることに
なる。

【００６８】Ｄ／Ａ変換回路２０８に入力されるデジタ
ル階調信号は、アナログ変換され、階調電圧となって下
段のアナログスイッチＡＳＷ０〜ＡＳＷ３に入力され
る。アナログスイッチＡＳＷ０〜ＡＳＷ３は、信号線Ｓ
Ｓ０〜ＳＳ３およびその反転信号線ＳＳ０〜ＳＳ３によ
って制御される。アナログスイッチＡＳＷ０〜ＡＳＷ３
を順に開くことによって、ソース信号線Ｓ０〜Ｓ３に４
分の１ライン期間ずつ順に階調電圧を供給する。

【００６９】以上の動作が全てのＬＡＴ２群からの階調
信号について行われ、全ての対応するソース信号線に階
調電圧が送出される。なお実際には、ソース信号線Ｓ０
〜Ｓ１９１９にはアナログ階調電圧が印加されている
が、図３においては、階調電圧が供給されるタイミング
のみが示されている。

【００７０】このようにして、１ライン分の画素ＴＦＴ
の点灯が行われる。そして、以上の動作が全ての選択さ
れた走査線（１０８０本）について行われ、１画面（１
フレーム）の画像が作成される。この１画面の作成が１
秒間に６０回行われる。

【００７１】本実施例では、１画面の作成が１秒間に６
０回行われるので、１フレーム期間は、１／６０＝１
６．７ｍｓｅｃである。また、１ライン期間は、１／６
０／１０８０＝１５．４μｓｅｃとなり、各画素を駆動
する期間は、１／６０／１０８０／４＝３．８６μｓｅ
ｃである。このような高速駆動を実現できる画素ＴＦＴ
に要求される特性としては、キャリア移動度３０ｃｍ²
／Ｖｓ以上である。以下の実施例２では、このような高
性能なＴＦＴを実現することができる、半導体装置の製
造方法を示す。

【００７２】本実施例の駆動回路によると、駆動回路の
中でも大きな面積を占めるＤ／Ａ変換回路の数を従来の
４分の１にすることができるので、スイッチ回路分の増
加を考慮しても、半導体表示装置の小型化が実現でき
る。

【００７３】なお、本実施例では、Ｄ／Ａ変換回路の数
を従来の４分の１としたが、本発明は、Ｄ／Ａ変換回路
の数をこれ以外の数にする事も出来る。たとえば、ソー
ス信号線８本につき１つのＤ／Ａ変換回路を割り当てた
場合、本実施例の半導体表示装置ではＤ／Ａ変換回路の
数は２４０個となり、駆動回路のさらなる面積縮小が実
現される。このように、何本のソース信号線につき１つ
のＤ／Ａ変換回路を割り当てるかは、本実施例に限定さ
れるものではない。

【００７４】よって、本発明の半導体表示装置が、ｍ本
のソース信号線（ｍは自然数）を有する場合（言い換え
ると、画素数（横×縦）が、ｍ×任意である場合）、１
ライン分としてはｍ個のｘビットデジタル階調信号（ｘ
は自然数）が供給される。この場合、本発明の半導体表
示装置が、ｎ個のＤ／Ａ変換回路（ｎは自然数）を有す
るＤ／Ａ変換回路部備えているとすると、各Ｄ／Ａ変換
回路は、ｍ／ｎ個のデジタル階調信号を順次アナログ変
換し、対応するｍ／ｎ本のソース線へアナログ信号を順
次供給することになる。なお、デジタル階調信号のビッ
ト数に応じたＤ／Ａ変換回路を用いてやればよい。

【００７５】（実施例２）

【００７６】本実施例では、実施例１で用いた駆動回路
を有する液晶表示装置の作製工程について説明する。

【００７７】本実施例では絶縁表面を有する基板上に複
数のＴＦＴを形成し、画素マトリクス回路と駆動回路を
含む周辺回路とをモノリシックに構成する例を図６〜図
９に示す。なお、本実施例では駆動回路等の周辺回路の
例として、基本回路であるＣＭＯＳ回路を示す。また、
本実施例では、Ｐチャンネル型ＴＦＴとＮチャンネル型
ＴＦＴとがそれぞれ１つのゲイト電極を備えている場合
にについて、その作製工程を説明するが、ダブルゲイト
型のような複数のゲイト電極を備えたＴＦＴによるＣＭ
ＯＳ回路も同様に作製することができる。

【００７８】図６を参照する。まず、絶縁表面を有する
基板として石英基板６０１を準備する。石英基板の代わ
りに熱酸化膜を形成したシリコン基板を用いることもで
きる。また、石英基板上に一旦非晶質珪素膜を形成し、
それを完全に熱酸化して絶縁膜とする様な方法をとって
も良い。さらに、絶縁膜として窒化珪素膜を形成した石
英基板、セラミックス基板またはシリコン基板を用いて
も良い。

【００７９】６０２は非晶質珪素膜であり、最終的な膜
厚（熱酸化後の膜減りを考慮した膜厚）が１０〜７５ｎ
ｍ（好ましくは１５〜４５ｎｍ）となる様に調節する。
なお、成膜に際して膜中の不純物濃度の管理を徹底的に
行うことは重要である。

【００８０】なお、非晶質珪素膜の成膜に際して膜中の
不純物濃度の管理を徹底的に行うことが重要である。本
実施例の場合、非晶質珪素膜６０２中では結晶化を阻害
する不純物であるＣ（炭素）及びＮ（窒素）の濃度はい
ずれも５×１０¹⁸ａｔｏｍｓ／ｃｍ³ 未満（代表的には
５×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以下、好ましくは２×１
０¹⁷ａｔｏｍｓ／ｃｍ³ 以下）、Ｏ（酸素）は１．５×
１０¹⁹ａｔｏｍｓ／ｃｍ ³ 未満（代表的には１×１０¹⁸
ａｔｏｍｓ／ｃｍ³ 以下、好ましくは５×１０¹⁷ａｔｏ
ｍｓ／ｃｍ³ 以下）となる様に管理する。なぜならば各
不純物がこれ以上の濃度で存在すると、後の結晶化の際
に悪影響を及ぼし、結晶化後の膜質を低下させる原因と
なるからである。本明細書中において膜中の上記の不純
物元素濃度は、ＳＩＭＳ（質量２次イオン分析）の測定
結果における最小値で定義される。

【００８１】上記構成を得るため、本実施例で用いる減
圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、成
膜室の清浄化を図っておくことが望ましい。ドライクリ
ーニングは、２００〜４００℃程度に加熱した炉内に１
００〜３００ｓｃｃｍのＣｌＦ₃ （フッ化塩素）ガスを
流し、熱分解によって生成したフッ素によって成膜室の
クリーニングを行えば良い。

【００８２】なお、本発明者らの知見によれば炉内温度
３００℃とし、ＣｌＦ₃ （フッ化塩素）ガスの流量を３
００ｓｃｃｍとした場合、約２μｍ厚の付着物（主に珪
素を主成分する）を４時間で完全に除去することができ
る。

【００８３】また、非晶質珪素膜６０２中の水素濃度も
非常に重要なパラメータであり、水素含有量を低く抑え
た方が結晶性の良い膜が得られる様である。そのため、
非晶質珪素膜６０２の成膜は減圧熱ＣＶＤ法であること
が好ましい。なお、成膜条件を最適化することでプラズ
マＣＶＤ法を用いることも可能である。

【００８４】次に、非晶質珪素膜６０２の結晶化工程を
行う。結晶化の手段としては特開平７−１３０６５２号
公報記載の技術を用いる。同公報の実施例１および実施
例２のどちらの手段でも良いが、本実施例では、同広報
の実施例２に記載した技術内容（特開平８−７８３２９
号公報に詳しい）を利用するのが好ましい。

【００８５】特開平８−７８３２９号公報記載の技術
は、まず触媒元素の添加領域を選択するマスク絶縁膜６
０３を形成する。マスク絶縁膜６０３は触媒元素を添加
するために複数箇所の開口部を有している。この開口部
の位置によって結晶領域の位置を決定することができ
る。

【００８６】そして、非晶質珪素膜の結晶化を助長する
触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピ
ンコート法により塗布し、Ｎｉ含有層６０４を形成す
る。なお、触媒元素としてはニッケル以外にも、コバル
ト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、ゲルマ
ニウム（Ｇｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａ
ｕ）等を用いることができる（図６（Ａ））。

【００８７】また、上記触媒元素の添加工程は、レジス
トマスクを利用したイオン注入法またはプラズマドーピ
ング法を用いることもできる。この場合、添加領域の占
有面積の低減、横成長領域の成長距離の制御が容易とな
るので、微細化した回路を構成する際に有効な技術とな
る。

【００８８】次に、触媒元素の添加工程が終了したら、
４５０℃で１時間程度の水素出しの後、不活性雰囲気、
水素雰囲気または酸素雰囲気中において５００〜７００
℃（代表的には５５０〜６５０℃）の温度で４〜２４時
間の加熱処理を加えて非晶質珪素膜６０２の結晶化を行
う。本実施例では窒素雰囲気で５７０℃で１４時間の加
熱処理を行う。

【００８９】この時、非晶質珪素膜６０２の結晶化はニ
ッケルを添加した領域６０５および６０６で発生した核
から優先的に進行し、基板６０１の基板面に対してほぼ
平行に成長した結晶領域６０７および６０８が形成され
る。この結晶領域６０７および６０８を横成長領域と呼
ぶ。横成長領域は比較的揃った状態で個々の結晶が集合
しているため、全体的な結晶性に優れるという利点があ
る（図６（Ｂ））。

【００９０】なお、上述の特開平７−１３０６５２号公
報の実施例１に記載された技術を用いた場合も微視的に
は横成長領域と呼びうる領域が形成されている。しかし
ながら、核発生が面内において不均一に起こるので結晶
粒界の制御性の面で難がある。

【００９１】結晶化のための加熱処理が終了したら、マ
スク絶縁膜６０３を除去してパターニングを行い、横成
長領域６０７および６０８でなる島状半導体層（活性
層）６０９、６１０、および６１１を形成する（図６
（Ｃ））。

【００９２】ここで６０９はＣＭＯＳ回路を構成するＮ
型ＴＦＴの活性層、６１０はＣＭＯＳ回路を構成するＰ
型ＴＦＴの活性層、６１１は画素マトリクス回路を構成
するＮ型ＴＦＴ（画素ＴＦＴ）の活性層である。

【００９３】活性層６０９、６１０、および６１１を形
成したら、その上に珪素を含む絶縁膜でなるゲイト絶縁
膜６１２を成膜する。

【００９４】そして、次に図６（Ｄ）に示す様に触媒元
素（ニッケル）を除去または低減するための加熱処理
（触媒元素のゲッタリングプロセス）を行う。この加熱
処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン
元素による金属元素のゲッタリング効果を利用するもの
である。

【００９５】なお、ハロゲン元素によるゲッタリング効
果を十分に得るためには、上記加熱処理を７００℃を超
える温度で行なうことが好ましい。この温度以下では処
理雰囲気中のハロゲン化合物の分解が困難となり、ゲッ
タリング効果が得られなくなる恐れがある。

【００９６】そのため本実施例ではこの加熱処理を７０
０℃を超える温度で行い、好ましくは８００〜１０００
℃（代表的には９５０℃）とし、処理時間は０．１〜６
ｈｒ、代表的には０．５〜１ｈｒとする。

【００９７】なお、本実施例では酸素雰囲気中に対して
塩化水素（ＨＣｌ）を０．５〜１０体積％（本実施例で
は３体積％）の濃度で含有させた雰囲気中において、９
５０℃で、３０分の加熱処理を行う例を示す。ＨＣｌ濃
度を上記濃度以上とすると、活性層６０９、６１０、お
よび６１１の表面に膜厚程度の凹凸が生じてしまうため
好ましくない。

【００９８】また、ハロゲン元素を含む化合物してＨＣ
ｌガスを用いる例を示したが、それ以外のガスとして、
代表的にはＨＦ、ＮＦ₃ 、ＨＢｒ、Ｃｌ₂ 、ＣｌＦ₃ 、
ＢＣｌ₃ 、Ｆ₂ 、Ｂｒ₂ 等のハロゲンを含む化合物から
選ばれた一種または複数種のものを用いることが出来
る。

【００９９】この工程においては活性層６０９、６１
０、および６１１中のニッケルが塩素の作用によりゲッ
タリングされ、揮発性の塩化ニッケルとなって大気中へ
離脱して除去されると考えられる。そして、この工程に
より活性層６０９、６１０、および６１１中のニッケル
の濃度は５×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以下にまで低減
される。

【０１００】なお、５×１０¹⁷ａｔｏｍｓ／ｃｍ³ とい
う値はＳＩＭＳ（質量二次イオン分析）の検出下限であ
る。本発明者らが試作したＴＦＴを解析した結果、１×
１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下（好ましくは５×１０¹⁷
ａｔｏｍｓ／ｃｍ³ 以下）ではＴＦＴ特性に対するニッ
ケルの影響は確認されなかった。ただし、本明細書中に
おける不純物濃度は、ＳＩＭＳ分析の測定結果の最小値
でもって定義される。

【０１０１】また、上記加熱処理により活性層６０９、
６１０、および６１１とゲイト絶縁膜６１２の界面では
熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜６
１２の膜厚は増加する。この様にして熱酸化膜を形成す
ると、非常に界面準位の少ない半導体／絶縁膜界面を得
ることができる。また、活性層端部における熱酸化膜の
形成不良（エッジシニング）を防ぐ効果もある。

【０１０２】また、触媒元素のゲッタリングプロセス
を、マスク絶縁膜６０３を除去した後、活性層をパター
ンニング前に行なってもよい。また、触媒元素のゲッタ
リングプロセスを、活性層をパターンニングした後に行
なってもよい。また、いずれのゲッタリングプロセスを
組み合わせて行なってもよい。

【０１０３】さらに、上記ハロゲン雰囲気における加熱
処理を施した後に、窒素雰囲気中で９５０℃で１時間程
度の加熱処理を行なうことで、ゲイト絶縁膜６１２の膜
質の向上を図ることも有効である。

【０１０４】なお、ＳＩＭＳ分析により活性層６０９、
６１０、および６１１中にはゲッタリング処理に使用し
たハロゲン元素が、１×１０¹⁵ａｔｏｍｓ／ｃｍ³ 〜１
×１０²⁰ａｔｏｍｓ／ｃｍ³ の濃度で残存することも確
認されている。また、その際、活性層６０９、６１０、
および６１１と加熱処理によって形成される熱酸化膜と
の間に前述のハロゲン元素が高濃度に分布することがＳ
ＩＭＳ分析によって確かめられている。

【０１０５】また、他の元素についてもＳＩＭＳ分析を
行った結果、代表的な不純物であるＣ（炭素）、Ｎ（窒
素）、Ｏ（酸素）、Ｓ（硫黄）はいずれも５×１０¹⁸ａ
ｔｏｍｓ／ｃｍ³ 未満（典型的には１×１０¹⁸ａｔｏｍ
ｓ／ｃｍ³ 以下）であることが確認された。

【０１０６】次に、図示しないアルミニウムを主成分と
する金属膜を成膜し、パターニングによって後のゲイト
電極の原型６１３、６１４、および６１５を形成する。
本実施例では２ｗｔ％のスカンジウムを含有したアルミ
ニウム膜を用いる（図７（Ａ））。

【０１０７】なお、このアルミニウムを主成分とする金
属膜のかわりに、ゲイト電極に不純物が添加された多結
晶珪素膜を用いてもよい。

【０１０８】次に、特開平７−１３５３１８号公報記載
の技術により多孔性の陽極酸化膜６１６、６１７、およ
び６１８、無孔性の陽極酸化膜６１９、６２０、および
６２１、ゲイト電極６２２、６２３、および６２４を形
成する（図７（Ｂ））。

【０１０９】こうして図７（Ｂ）の状態が得られたら、
次にゲイト電極６２２、６２３、および６２４、多孔性
の陽極酸化膜６１６、６１７、および６１８をマスクと
してゲイト絶縁膜６１２をエッチングする。そして、多
孔性の陽極酸化膜６１６、６１７、および６１８を除去
して図７（Ｃ）の状態を得る。なお、図７（Ｃ）におい
て６２５、６２６、および６２７で示されるのは加工後
のゲイト絶縁膜である。

【０１１０】次に、一導電性を付与する不純物元素の添
加工程を行う。不純物元素としてはＮ型ならばＰ（リ
ン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロン）また
はＧａ（ガリウム）を用いれば良い。

【０１１１】本実施例では、不純物添加を２回の工程に
分けて行う。まず、１回目の不純物添加（本実施例では
Ｐ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行
い、ｎ^- 領域を形成する。このｎ^- 領域は、Ｐイオン濃
度が１×１０¹⁸ａｔｏｍｓ／ｃｍ³ 〜１×１０¹⁹ａｔｏ
ｍｓ／ｃｍ³ となるように調節する。

【０１１２】さらに、２回目の不純物添加を低加速電圧
１０ｋe Ｖ程度で行い、ｎ⁺ 領域を形成する。この時
は、加速電圧が低いので、ゲイト絶縁膜がマスクとして
機能する。また、このｎ⁺ 領域は、シート抵抗が５００
Ω以下（好ましくは３００Ω以下）となるように調節す
る。

【０１１３】以上の工程を経て、ＣＭＯＳ回路を構成す
るＮ型ＴＦＴのソース領域６２８、ドレイン領域６２
９、低濃度不純物領域６３０、チャネル形成領域６３１
が形成される。また、画素ＴＦＴを構成するＮ型ＴＦＴ
のソース領域６３２、ドレイン領域６３３、低濃度不純
物領域６３４、チャネル形成領域６３５が確定する（図
７（Ｄ））。

【０１１４】なお、図７（Ｄ）に示す状態ではＣＭＯＳ
回路を構成するＰ型ＴＦＴの活性層もＮ型ＴＦＴの活性
層と同じ構成となっている。

【０１１５】次に、図８（Ａ）に示すように、Ｎ型ＴＦ
Ｔを覆ってレジストマスク６３６を設け、Ｐ型を付与す
る不純物イオン（本実施例ではボロンを用いる）の添加
を行う。

【０１１６】この工程も前述の不純物添加工程と同様に
２回に分けて行うが、Ｎ型をＰ型に反転させる必要があ
るため、前述のＰイオンの添加濃度の数倍程度の濃度の
Ｂ（ボロン）イオンを添加する。

【０１１７】こうしてＣＭＯＳ回路を構成するＰ型ＴＦ
Ｔのソース領域６３７、ドレイン領域６３８、低濃度不
純物領域６３９、チャネル形成領域６４０が形成される
（図８（Ａ））。

【０１１８】以上の様にして活性層が完成したら、ファ
ーネスアニール、レーザーアニール、ランプアニール等
の組み合わせによって不純物イオンの活性化を行う。そ
れと同時に添加工程で受けた活性層の損傷も修復され
る。

【０１１９】次に、層間絶縁膜６４１として酸化珪素膜
と窒化珪素膜との積層膜を形成し、コンタクトホールを
形成した後、ソース電極６４２、６４３、および６４
４、ドレイン電極６４５、６４６を形成して図８（Ｂ）
に示す状態を得る。なお、層間絶縁膜６４１として有機
性樹脂膜を用いることもできる。

【０１２０】図８（Ｂ）に示す状態が得られたら、有機
性樹脂膜からなる沿う層間絶縁膜６４７を０．５〜３μ
ｍの厚さに形成する。有機性樹脂膜としては、ポリイミ
ド、アクリル、ポリイミドアミド等が用いられる。有機
性樹脂膜の利点は、成膜方法が簡単である点、容易に膜
厚を厚くできる点、比誘電率が低いので寄生容量を低減
できる点、平坦性に優れている点などが挙げられる。

【０１２１】次に、層間絶縁膜６４７上に遮光性を有す
る膜でなるブラックマスク６４８を１００ｎｍの厚さに
形成する。なお、本実施例では、ブラックマスク６４８
としてチタン膜を用いるが、黒色顔料を含む樹脂膜等を
用いることもできる。

【０１２２】ブラックマスク６４８を形成したら、層間
絶縁膜６４９として酸化珪素膜、窒化珪素膜、有機性樹
脂膜のいずれかまたはそれらの積層膜を０．１〜０．３
μｍの厚さに形成する。そして層間絶縁膜６４７および
層間絶縁膜６４９にコンタクトホールを形成し、画素電
極６５０を１２０ｎｍの厚さに形成する。本実施例の構
成によると、ブラックマスク６４８と画素電極とが重畳
する領域で補助容量が形成されている（図８（Ｃ））。
なお、本実施例は透過型の液晶表示装置の例であるため
画素電極６５０を構成する導電膜としてＩＴＯ等の透明
導電膜を用いる。

【０１２３】次に、基板全体を３５０℃の水素雰囲気で
１〜２時間加熱し、素子全体の水素化を行うことで膜中
（特に活性層中）のダングリングボンド（不対結合手）
を補償する。以上の工程を経て同一基板上にＣＭＯＳ回
路および画素マトリクス回路を作製することができる。

【０１２４】次に、図９に示すように、上記の工程によ
って作製されたアクティブマトリクス基板をもとに、液
晶パネルを作製する工程を説明する。

【０１２５】図８（Ｃ）の状態のアクティブマトリクス
基板に配向膜６５１を形成する。本実施例では、配向膜
６５１には、ポリイミドを用いた。次に、対向基板を用
意する。対向基板は、ガラス基板６５２、透明導電膜６
５３、配向膜６５４とで構成される。

【０１２６】なお、本実施例では、配向膜には、液晶分
子が基板に対して平行に配向するようなポリイミド膜を
用いた。なお、配向膜形成後、ラビング処理を施すこと
により、液晶分子がある一定のプレチルト角を持って平
行配向するようにした。

【０１２７】なお、対向基板には必要に応じてカラーフ
ィルタなどが形成されるが、ここでは省略する。

【０１２８】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（図示せず）などを介して貼り合わ
せる。その後、両基板の間に液晶材料６５５を注入し、
封止剤（図示せず）によって完全に封止する。よって、
図９に示すような透過型の液晶パネルが完成する。

【０１２９】なお、本実施例では、液晶パネルが、ＴＮ
（ツイストネマチック）モードによって表示を行うよう
にした。そのため、１対の偏光板（図示せず）がクロス
ニコル（１対の偏光板が、それぞれの偏光軸を直交させ
るような状態）で、液晶パネルを挟持するように配置さ
れた。

【０１３０】よって、本実施例では、液晶パネルに電圧
が印加されていないとき白表示となる、いわゆるノーマ
リホワイトモードで表示を行うことが理解される。

【０１３１】また、作製された液晶パネルの外観を図１
０（Ａ）〜（Ｃ）に簡略化して示す。図１０において、
１００１は石英基板、１００２は画素マトリクス回路、
１００３はソース信号線側駆動回路、１００４はゲイト
信号線側駆動回路、１００５は他のロジック回路であ
る。１００６は対向基板、１００７はＦＰＣ（Flexible
Print Circuit ）端子である。また、図１０（Ｂ）は、
本実施例の液晶パネルを図１０（Ａ）において矢印Ａの
方向から見た図であり、図１０（Ｃ）は矢印Ｂの方向か
ら見た図である。

【０１３２】ロジック回路１００５は広義的にはＴＦＴ
で構成される論理回路全てを含むが、ここでは従来から
画素マトリクス回路、駆動回路と呼ばれている回路と区
別するため、それ以外の信号処理回路（ＬＣＤコントロ
ーラ、メモリ、パルスジェネレータ等）を指す。

【０１３３】なお、図１０（Ｂ）および（Ｃ）には、本
実施例の液晶パネルは、ＦＰＣを取り付ける端面のみア
クティブマトリクス基板が外部に出ている。残りの３つ
の端面は揃っていることが理解される。

【０１３４】図１９に、本実施例のアクティブマトリク
ス型液晶表示装置の写真を示す。図１９によると、良好
なチェックパターンの表示が行われていることがわか
る。

【０１３５】ここで、本実施例の作製方法によって作製
された半導体薄膜について説明する。本実施例の作製方
法によると、非晶質珪素膜を結晶化させて、連続粒界結
晶シリコン（いわゆるContinuous Grain Silicon：ＣＧ
Ｓ）と呼ばれる結晶シリコン膜を得ることができる。

【０１３６】本実施例の作製方法によって得られた半導
体薄膜の横成長領域は棒状または偏平棒状結晶の集合体
からなる特異な結晶構造を示す。以下にその特徴につい
て示す。

【０１３７】〔横成長領域の結晶構造に関する知見〕

【０１３８】本実施例の的に見れば複数の棒状（または
偏平棒状）結晶が互いに概略平行に特定方向への規則性
をもって並んだ結晶構造を有する。このことはＴＥＭ
（透過型電子顕微鏡法）による観察で容易に確認するこ
とができる。

【０１３９】また、本出願人は上述した本実施例の作製
方法によって得られた半導体薄膜の結晶粒界をＨＲ−Ｔ
ＥＭ（高分解能透過型電子顕微鏡法）で詳細に観察した
（図１９）。ただし、本明細書中において結晶粒界と
は、断りがない限り異なる棒状結晶同士が接した境界に
形成される粒界を指すものと定義する。従って、例えば
別々の横成長領域がぶつかりあって形成される様なマク
ロな意味あいでの粒界とは区別して考える。

【０１４０】ところで前述のＨＲ−ＴＥＭ（高分解能透
過型電子顕微鏡法）とは、試料に対して垂直に電子線を
照射し、透過電子や弾性散乱電子の干渉を利用して原子
・分子配列を評価する手法である。同手法を用いること
で結晶格子の配列状態を格子縞として観察することが可
能である。従って、結晶粒界を観察することで、結晶粒
界における原子同士の結合状態を推測することができ
る。

【０１４１】本発明者らが得たＴＥＭ写真（図１９）で
は異なる二つの結晶粒（棒状結晶粒）が結晶粒界で接し
た状態が明瞭に観察された。また、この時、二つの結晶
粒は結晶軸に多少のずれが含まれているものの概略｛１
１０｝配向であることが電子線回折により確認されてい
る。

【０１４２】ところで、前述の様なＴＥＭ写真による格
子縞観察では｛１１０｝面内に｛１１１｝面に対応する
格子縞が観察された。なお、｛１１１｝面に対応する格
子縞とは、その格子縞に沿って結晶粒を切断した場合に
断面に｛１１１｝面が現れる様な格子縞を指している。
格子縞がどの様な面に対応するかは、簡易的には格子縞
間の距離により確認できる。

【０１４３】この時、本出願人は上述した本実施例の作
製方法によって得られた半導体薄膜のＴＥＭ写真を詳細
に観察した結果、非常に興味深い知見を得た。写真に見
える異なる二つの結晶粒ではどちらにも｛１１１｝面に
対応する格子縞が見えていた。そして、互いの格子縞が
明らかに平行に走っているのが観察されたのである。

【０１４４】さらに、結晶粒界の存在と関係なく、結晶
粒界を横切る様にして異なる二つの結晶粒の格子縞が繋
がっていた。即ち、結晶粒界を横切る様にして観測され
る格子縞の殆どが、異なる結晶粒の格子縞であるにも拘
らず直線的に連続していることが確認できた。これは任
意の結晶粒界で同様であった。

【０１４５】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。換言すれば、結晶粒界において結晶格子に連続性
があるとも言える。

【０１４６】なお、図２０に、本出願人らはリファレン
スとして従来の多結晶珪素膜（いわゆる高温ポリシリコ
ン膜）についても電子線回折およびＨＲ−ＴＥＭ観察に
よる解析を行った。その結果、異なる二つの結晶粒にお
いて互いの格子縞は全くバラバラに走っており、結晶粒
界で整合性よく連続する様な接合は殆どなかった。即
ち、結晶粒界では格子縞が途切れた部分が多く、結晶欠
陥が多いことが判明した。

【０１４７】本発明者らは、本願発明の半導体装置の液
晶パネルに利用する半導体薄膜の様に格子縞が整合性良
く対応した場合の原子の結合状態を整合結合と呼び、そ
の時の結合手を整合結合手と呼ぶ。また、逆に従来の多
結晶珪素膜に多く見られる様に格子縞が整合性良く対応
しない場合の原子の結合状態を不整合結合と呼び、その
時の結合手を不整合結合手（又は不対結合手）と呼ぶ。

【０１４８】本願発明で利用する半導体薄膜は結晶粒界
における整合性が極めて優れているため、上述の不整合
結合手が極めて少ない。本発明者らが任意の複数の結晶
粒界について調べた結果、全体の結合手に対する不整合
結合手の存在割合は10％以下（好ましくは５％以下、さ
らに好ましくは３％以下）であった。即ち、全体の結合
手の90％以上（好ましくは95％以上、さらに好ましくは
97％以上）が整合結合手によって構成されているのであ
る。

【０１４９】また、前述の本実施例の工程に従って作製
した横成長領域を電子線回折で観察した結果を図２１
（ａ）に示す。なお、図２１（ｂ）は比較のために観察
した従来のポリシリコン膜（高温ポリシリコン膜と呼ば
れるもの）の電子線回折パターンである。

【０１５０】図２１（ａ）、（ｂ）に示す電子線回折パ
ターンは電子線の照射エリアの径が4.25μｍであり、十
分に広い領域の情報を拾っている。ここで示している写
真は任意の複数箇所を調べた結果の代表的な回折パター
ンである。

【０１５１】図２１（ａ）の場合、〈１１０〉入射に対
応する回折スポット（回折斑点）が比較的きれいに現れ
ており、電子線の照射エリア内では殆ど全ての結晶粒が
｛１１０｝配向していることが確認できる。一方、図２
１（ｂ）に示す従来の高温ポリシリコン膜の場合、回折
スポットには明瞭な規則性が見られず、｛１１０｝面以
外の面方位の結晶粒が不規則に混在することが判明し
た。

【０１５２】この様に、結晶粒界を有する半導体薄膜で
ありながら、｛１１０｝配向に特有の規則性を有する電
子線回折パターンを示す点が本願発明で利用する半導体
薄膜の特徴であり、電子線回折パターンを比較すれば従
来の半導体薄膜との違いは明白である。

【０１５３】以上の様に、前述に示した本実施例の作製
工程で作製された半導体薄膜は従来の半導体薄膜とは全
く異なる結晶構造（正確には結晶粒界の構造）を有する
半導体薄膜であった。本発明者らは本願発明で利用する
半導体薄膜について解析した結果を特願平9-55633 号、
同9-165216号、同9-212428号でも説明している。

【０１５４】また、上述の様な本願発明で利用する半導
体薄膜の結晶粒界は、90％以上が整合結合手によって構
成されているため、キャリアの移動を阻害する障壁（バ
リア）としては機能は殆どない。即ち、本願発明で利用
する半導体薄膜は実質的に結晶粒界が存在しないとも言
える。

【０１５５】従来の半導体薄膜では結晶粒界がキャリア
の移動を妨げる障壁として機能していたのだが、本願発
明で利用する半導体薄膜ではその様な結晶粒界が実質的
に存在しないので高いキャリア移動度が実現される。そ
のため、本願発明で利用する半導体薄膜を用いて作製し
たＴＦＴの電気特性は非常に優れた値を示す。この事に
ついては以下に示す。

【０１５６】〔ＴＦＴの電気特性に関する知見〕

【０１５７】本願発明で利用する半導体薄膜は実質的に
単結晶と見なせる（実質的に結晶粒界が存在しない）た
め、それを活性層とするＴＦＴは単結晶シリコンを用い
たＭＯＳＦＥＴに匹敵する電気特性を示す。本発明者ら
が試作したＴＦＴからは次に示す様なデータが得られて
いる。

【０１５８】（１）ＴＦＴのスイッチング性能（オン／
オフ動作の切り換えの俊敏性）の指標となるサブスレッ
ショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル
型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV
/decade ）と小さい。 （２）ＴＦＴの動作速度の指標となる電界効果移動度
（μ_FE）が、Ｎチャネル型ＴＦＴで200 〜650cm²/Vs
（代表的には250 〜300cm²/Vs ）、Ｐチャネル型ＴＦＴ
で100 〜300cm²/Vs （代表的には150 〜200cm²/Vs ）と
大きい。 （３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ
_th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネ
ル型ＴＦＴで-1.5〜0.5 Ｖと小さい。

【０１５９】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。

【０１６０】なお、ＣＧＳを形成するにあたって前述し
た結晶化温度以上の温度（７００〜１１００℃）でのア
ニール工程は、結晶粒内の欠陥低減に関して重要な役割
を果たしている。そのことについて以下に説明する。

【０１６１】図２２（ａ）は、前述の結晶化工程までを
終了した時点での結晶シリコン膜を２５万倍に拡大した
ＴＥＭ写真であり、結晶粒内（黒い部分と白い部分はコ
ントラストの差に起因して現れる）に矢印で示されるよ
うなジグザグ上に見える欠陥が確認される。

【０１６２】このような欠陥としては主としてシリコン
結晶格子面の原子の積み重ね順序が食い違っている積層
欠陥であるが、転位などの場合もある。図２２（ａ）は
｛１１１｝面に平行な欠陥面を有する積層欠陥と思われ
る。そのことは、ジグザグ状に見える欠陥が約７０°の
角度をなして折れ曲がっていることからも確認できる。

【０１６３】一方、図２２（ｂ）に示すように、同倍率
で見た本発明に用いた結晶シリコン膜は、結晶粒内には
ほとんど積層欠陥や転位などに起因する欠陥が見られ
ず、非常に結晶性が高いことが確認できる。この傾向は
膜面全体について言えることであり、欠陥数をゼロにす
ることは現状では困難であるものの、実質的にはゼロと
見なせる程度にまで低減することができる。

【０１６４】即ち、本発明の半導体装置の液晶パネルに
用いた結晶シリコン膜は、結晶粒内の欠陥がほとんど無
視し得る程度にまで低減され、且つ、結晶粒界が高い連
続性によってキャリア移動の障壁になりえないため、単
結晶または実質的に単結晶と見なせる。

【０１６５】このように図２２（ａ）と（ｂ）との写真
が示した結晶シリコン膜はどちらも結晶粒界にほぼ同等
の連続性を有しているが、結晶粒内の欠陥数には大きな
差がある。図２２（ｂ）に示した結晶シリコン膜が図２
２（ａ）に示した結晶シリコン膜よりも遥かに高い電気
特性を示す理由はこの欠陥数の差による所が大きい。

【０１６６】以上のことから、ＣＧＳを作製するにあた
って、触媒元素のゲッタリングプロセスは必要不可欠な
工程であることが判る。本発明者らは、この工程によっ
て起こる現象について次のようなモデルを考えている。

【０１６７】まず、図２２（ａ）に示す状態では結晶粒
内の欠陥（主として積層欠陥）には触媒元素（代表的に
はニッケル）が偏析している。即ち、Si-Ni-Siといった
形の結合が多数存在していると考えられる。

【０１６８】しかしながら、触媒元素のゲッタリングプ
ロセスを行うことで欠陥に存在するNiが除去されるとSi
-Ni 結合は切れる。そのため、シリコンの余った結合手
は、すぐにSi-Si 結合を形成して安定する。こうして欠
陥が消滅する。

【０１６９】勿論、高い温度での熱アニールによって結
晶シリコン膜中の欠陥が消滅することは知られている
が、ニッケルとの結合が切れて、未結合手が多く発生す
るためのシリコンの再結合がスムーズに行われると推測
できる。

【０１７０】また、本発明者らは結晶化温度以上の温度
（７００〜１１００℃）で加熱処理を行うことで結晶シ
リコン膜とその下地との間が固着し、密着性が高まるこ
とで欠陥が消滅するというモデルも考えている。

【０１７１】こうして得られた結晶シリコン膜（図２２
（ｂ））は、単に結晶化をおこなっただけの結晶シリコ
ン膜（図２２（ａ）と比較して格段に結晶粒内の欠陥数
が少ないという特徴を有している。この欠陥数の差は電
子スピン共鳴分析（Electron Spin Resonance ：ＥＳ
Ｒ）によってスピン密度の差となって現れる。現状では
本発明に用いた結晶シリコン膜のスピン密度は少なくと
も１×１０¹⁸個／ｃｍ³ 以下（代表的には５×１０¹⁷個
／ｃｍ³ 以下）である。

【０１７２】以上のような結晶構造および特徴を有する
本発明に用いた結晶シリコン膜を、連続粒界結晶シリコ
ン（Continuous Grain Silicon：ＣＧＳ）と呼んでい
る。

【０１７３】（実施例３）

【０１７４】本実施例では、実施例１で述べた駆動回路
を有する半導体表示装置を逆スタガ型で作製する。

【０１７５】図１１を参照する。図１１には、本実施例
の半導体表示装置のアクティブマトリクス基板の断面図
を示している。なお、図では、半導体表示装置の駆動回
路の代表的な回路として、ＣＭＯＳ回路が示されてい
る。また、画素ＴＦＴによって構成される画素マトリク
ス回路やその他の周辺回路も同時に形成されている。

【０１７６】１１０１は基板、１１０２は下地絶縁膜、
１１０３および１１０４はゲイト電極、１１０５はゲイ
ト絶縁膜、１１０６および１１０７はＮ型ＴＦＴのソー
ス・ドレイン領域、１１０８および１１０９は低濃度不
純物領域、１１１０はチャネル形成領域、１１１１およ
び１１１２はＰ型ＴＦＴのソース・ドレイン領域、１１
１３および１１１４は低濃度不純物領域、１１１５はチ
ャネル形成領域、１１１６および１１１７はチャネルス
トッパ、１１１８は層間絶縁膜、１１１９、１１２０お
よび１１２１はソースドレイン電極である。なお、チャ
ネルストッパ１１１６および１１１７は、Ｎ型あるいは
Ｐ型ＴＦＴのチャネル形成領域を作製する際のドーピン
グマスクとして機能する。

【０１７７】本実施例の半導体活性層は、実施例２の方
法によって多結晶化され得る。

【０１７８】また、本実施例の半導体活性層は、レーザ
ーアニール技術を用いて多結晶化され得る。

【０１７９】また、その他の構成については、実施例２
に従うものとする。

【０１８０】（実施例４）

【０１８１】本実施例では、実施例１で述べた駆動回路
を有する半導体表示装置を実施例３で述べたものとは異
なる逆スタガ型で作製する。

【０１８２】図１２を参照する。１２０１は基板、１２
０２は下地絶縁膜、１２０３および１２０４はゲイト電
極、１２０５はゲイト絶縁膜、１２０６および１２０７
は半導体活性層、１２０８および１２０９はｎ⁺ 層、１
２１０および１２１１はｐ⁺ 層、１２１２、１２１３お
よび１２１４はソース・ドレイン電極、１２１５はチャ
ネル保護膜である。

【０１８３】本実施例の半導体活性層は、実施例２の方
法によって多結晶化され得る。

【０１８４】また、本実施例の半導体活性層は、レーザ
ーアニール技術を用いて多結晶化され得る。

【０１８５】また、その他の構成については、実施例２
に従うものとする。

【０１８６】（実施例５）

【０１８７】本実施例では、スイッチ回路の具体的な回
路構成の一例について説明する。本実施例では、アクテ
ィブマトリクス型半導体表示装置の主用部のブロック図
を示すことにする。シフトレジスタ回路、ラッチ回路等
については実施例１を参照することができる。なお、本
実施例においても、表示媒体に液晶を用いたアクティブ
マトリクス型液晶表示装置を構成することができる。

【０１８８】図１５を参照する。図１５には、本実施例
のアクティブマトリクス型半導体表示装置の主要部のブ
ロック図が示されている。実施例１と異なる点は、ソー
ス信号線側駆動回路が、画素マトリクス回路を挟んで上
下に用いられていること、ゲイト信号線側駆動回路が画
素マトリクス回路を挟んで左右に用いられていること、
ソース信号線側駆動回路にレベルシフタ回路が用いられ
ていること、デジタルビデオデータ分割回路が設けられ
ていること等がある。また、Ｄ／Ａ変換回路に関して
は、実施例１の様なＤ／Ａ変換回路を用いることもでき
るが、デジタルビデオデータを上位ビットと下位ビット
とに分割し、第１および第２のＤ／Ａ変換回路によっ
て、デジタルビデオデータのアナログ映像信号化をする
こともできる。また、レベルシフタ回路は必要に応じて
用いればよく、必ずしも用いなくても良い。

【０１８９】本実施例のアクティブマトリクス型液晶表
示装置は、ソース信号線側駆動回路Ａ１５０１、ソース
信号線側駆動回路Ａ１５０２、ゲイト信号線側駆動回路
Ａ１５１２、ソース信号線側駆動回路Ａ１５１５、画素
マトリクス回路１５１６、およびデジタルビデオデータ
分割回路１５１０を有している。

【０１９０】ソース信号線側駆動回路Ａ１５０１は、シ
フトレジスタ回路１５０２、バッファ回路１５０２、ラ
ッチ回路（１）１５０４、ラッチ回路（２）１５０５、
セレクタ（スイッチ）回路（１）１５０８、レベルシフ
タ回路１５０７、Ｄ／Ａ変換回路１５０８、セレクタ
（スイッチ）回路（２）１５０９を備えている。ソース
信号線側駆動回路Ａ１０１は、奇数番目のソース信号線
に映像信号（階調電圧信号）を供給する。なお、本実施
例では、上記実施例１で説明したスイッチ回路に相当す
る回路をセレクタ回路と呼ぶことにする。

【０１９１】ソース信号線側駆動回路Ａ１５０１の動作
を説明する。シフトレジスタ回路１５０１には、スター
トパルスおよびクロック信号が入力される。シフトレジ
スタ回路１５０１は、上記のスタートパルスおよびクロ
ック信号に基づきタイミング信号をバッファ回路１５０
３に順次供給する。

【０１９２】シフトレジスタ回路１５０２からのタイミ
ング信号は、バッファ回路１５０３によってバッファさ
れる。シフトレジスタ回路１５０２から画素マトリクス
回路１５１８に接続されているソース信号線までには、
多くの回路あるいは素子が接続されているために負荷容
量が大きい。この負荷容量が大きいために生ずるタイミ
ング信号の”鈍り”を防ぐために、このバッファ回路１
０３が設けられている。

【０１９３】バッファ回路１５０３によってバッファさ
れたタイミング信号は、ラッチ回路（１）１５０４に供
給される。ラッチ回路（１）１５０４は、２ビットのデ
ータを扱うラッチ回路を９６０個含んでいる。ラッチ回
路（１）１５０４は、前記タイミング信号が入力される
と、デジタルビデオデータ分割回路から供給されるデジ
タル信号を順次取り込み、保持する。

【０１９４】ラッチ回路（１）１５０４の全てのラッチ
回路に対するデジタル信号の書き込みが一通り終了する
までの時間は、１ライン期間（horizontal scanning pe
riod）と呼ばれる。すなわち、ラッチ回路（１）１５０
４の中で一番左側のラッチ回路に対してデジタルビデオ
データ分割回路からのデジタルビデオデータの書き込み
が開始される時点から、一番右側のラッチ回路へのデジ
タルビデオデータの書き込みが終了する時点までの時間
間隔が１ライン期間である。

【０１９５】ラッチ回路（１）１５０４に対するデジタ
ルビデオデータの書き込みが終了した後、ラッチ回路
（１）１５０４に書き込まれたデジタルビデオデータ
は、シフトレジスタ回路１５０２の動作タイミングに合
わせて、ラッチ回路（２）１５０５に接続されているラ
ッチパルス線にラッチパルスが流れた時にラッチ回路
（２）１５０５に一斉に送出され、書き込まれる。

【０１９６】デジタルビデオデータをラッチ回路（２）
１５０５に送出し終えたラッチ回路（１）１５０４に
は、シフトレジスタ回路１５０２からのタイミング信号
により、再びデジタルビデオデータ分割回路から供給さ
れるデジタルビデオデータの書き込みが順次行われる。
このようなラッチ回路（１）およびラッチ回路（２）の
動作は、実施例１と特に異なることはない。

【０１９７】この２順目の１ライン期間中には、２順目
の１ライン期間の開始に合わせてラッチ回路（２）に送
出されたデジタルビデオデータが、セレクタ回路（１）
１５０６によって順次選択される。本実施例のセレクタ
回路の構成および動作については、後述する。

【０１９８】セレクタ回路（１）１５０６で選択され
た、ラッチ回路から２ビットのデジタルビデオデータが
レベルシフタ１５０７に供給される。レベルシフタ１５
０７によってデジタルビデオデータの電圧レベルは上げ
られ、Ｄ／Ａ変換回路１５０８に供給される。Ｄ／Ａ変
換回路１５０８は、２ビットのデジタルビデオデータを
アナログ信号（階調電圧）に変換し、セレクタ回路
（２）１５０９によって選択されるソース信号線に順次
供給される。ソース信号線に供給されるアナログ信号
は、ソース信号線に接続されている画素マトリクス回路
の画素ＴＦＴのソース領域に供給される。

【０１９９】ゲイト信号線側駆動回路Ａ１５１２におい
ては、シフトレジスタ１５１３からのタイミング信号が
バッファ回路１５１４に供給され、対応するゲイト信号
線（走査線）に供給される。ゲイト信号線には、１ライ
ン分の画素ＴＦＴのゲイト電極が接続されており、１ラ
イン分全ての画素ＴＦＴを同時にＯＮにしなくてはなら
ないので、バッファ回路１５１４には電流容量の大きな
ものが用いられる。

【０２００】このように、ゲイト信号線側シフトレジス
タからの走査信号によって対応するＴＦＴのスイッチン
グが行われ、ソース信号線側駆動回路からのアナログ信
号（階調電圧）が画素ＴＦＴに供給され、液晶分子が駆
動される。

【０２０１】１５１１はソース信号線側駆動回路Ｂであ
り、構成はソース信号線側駆動回路Ａ１５０１と同じで
ある。ソース信号線側駆動回路Ｂ１５１１は、偶数番目
のソース信号線に映像信号を供給する。

【０２０２】１５１５はゲイト信号線側駆動回路Ｂであ
り、ゲイト信号線側駆動回路Ａ１５１２と同じ構成をと
る。本実施例では、このようにゲイト信号線側駆動回路
を画素マトリクス回路１５１６の両端に設け、両方のゲ
イト信号線側駆動回路を動作させることによって、片方
が動作しない場合にも表示不良を引き起こすことが無
い。

【０２０３】１５１０はデジタルビデオデータ分割回路
である。デジタルビデオデータ分割回路１５１０は、外
部から入力されるデジタルビデオデータの周波数を１／
ｍに落とすための回路である。デジタルビデオデータを
分割することにより、駆動回路の動作に必要な信号の周
波数も1 ／ｍに落とすことができる。

【０２０４】なおデジタルビデオデータ分割回路を画素
マトリクス回路や他の駆動回路と同じ基板上に一体形成
することは、本出願人による特許出願である特願平９−
３５６２３８号に開示されている。前記特許出願には、
デジタルビデオデータ分割回路の動作の説明が詳細にな
されており、本実施例のデジタルビデオデータ分割回路
の動作を理解する上で参考にされたい。

【０２０５】画素マトリクス回路１１６は、横１９２０
×縦１０８０の画素ＴＦＴがマトリクス状に配置された
構成をとる。

【０２０６】上述した動作を走査線の数だけ繰り返すこ
とによって１画面（１フレーム）が形成される。本実施
例のアクティブマトリクス型液晶表示装置では、１秒間
に６０フレームの画像の書き換えが行われている。

【０２０７】ここで、本実施例のセレクタ回路（１）１
５０６およびセレクタ回路（２）１５０９の構成ならび
に動作について説明する。セレクタ回路の基本概念は、
実施例１で説明したスイッチ回路と同じである。本実施
例では、ソース信号線４本毎に一つのセレクタ回路
（１）およびセレクタ回路（２）が用いられている。よ
って、ソース信号線側駆動回路（Ａ）には、２４０個の
セレクタ回路（１）および２４０個のセレクタ回路
（２）が用いられており、ソース信号線側駆動回路
（Ｂ）には、２４０個のセレクタ回路（１）および２４
０個のセレクタ回路（２）が用いられている。

【０２０８】図１６を参照する。図１６には、説明の便
宜上、ソース信号線側駆動回路（Ａ）の最も左のセレク
タ回路（１）のみが示されている。実際のソース信号線
側駆動回路には、このセレクタ回路が２４０個用いられ
ている。

【０２０９】本実施例のセレクタ回路（１）の一つは、
図１６に示されるように、８個の３入力ＮＡＮＤ回路
と、２個の４入力ＮＡＮＤ回路と、２個のインバータを
有している。本実施例のセレクタ回路（１）１５０６に
は、ラッチ回路（２）１５０５からの信号が入力され、
ラッチ回路（２）１５０５からの信号線Ｌ０, ０、Ｌ
０,１、Ｌ１, ０、Ｌ１, １、．．．、Ｌ１９１９,
０、Ｌ１９１９, １のうち、信号線Ｌ０, ０、Ｌ０,
１、Ｌ１, ０、Ｌ１, １、Ｌ２, ０、Ｌ２, １、Ｌ３,
０、Ｌ３, １が図１６に示されるセレクタ回路（１）に
接続されている。Ｌａ, ｂという記載は、左からａ番目
のソース信号線に供給されるデジタルビデオデータのｂ
ビット目の信号が供給されることを意味する。また、セ
レクタ回路（１）には、信号線ＳＳ１およびＳＳ２から
タイミング信号が入力される。セレクタ回路（１）から
の信号は、レベルシフタ１５０７に入力され、その後Ｄ
／Ａ変換回路１５０８に入力される。

【０２１０】ここで、図１７を参照する。図１７には、
セレクタ回路（２）が示されている。図１７には、説明
の便宜上、最も左のセレクタ回路（２）が示されてい
る。実際のソース信号線側駆動回路には、このセレクタ
回路が２４０個用いられている。

【０２１１】本実施例のセレクタ回路（２）は、図１７
に示されるように、３個のＰチャネル型ＴＦＴと３個の
Ｎチャネル型ＴＦＴとを有するアナログスイッチ４個
と、３個のインバータを有している。セレクタ回路
（２）には、Ｄ／Ａ変換回路１５０８によってアナログ
信号に変換されたアナログ映像信号が入力される。

【０２１２】図１８には、セレクタ回路（１）１５０６
およびセレクタ回路（２）１５０９に入力される２ビッ
トのデータおよびタイミング信号のタイミングチャート
が示されている。ＬＳはラッチ信号であり、１ライン期
間（horizontal scanning period）の開始時に、ラッチ
回路（２）に供給される信号である。ｂｉｔ- ０および
ｂｉｔ- １は、ラッチ回路（２）から出力されるデジタ
ル画像信号の０ビット目、１ビット目のデータをそれぞ
れ示す。なお、ここでは、図１６に示されるセレクタ回
路（１）に接続されているラッチ回路（２）からの信号
線Ｌ０, １およびＬ０, ０にはそれぞれ、Ａ１およびＡ
０というデジタル信号が供給され、信号線Ｌ１, １およ
びＬ１, ０にはそれぞれ、Ｂ１およびＢ０というデジタ
ル信号が供給され、信号線Ｌ２, １およびＬ２, ０には
それぞれ、Ｃ１およびＣ０というデジタル信号が供給さ
れ、信号線Ｌ３, １およびＬ３, ０にはそれぞれ、Ｄ１
およびＤ０というデジタル信号が供給されるとする。

【０２１３】セレクタ回路（１）において、ＳＳ１およ
びＳＳ２に供給されるタイミング信号に基づいて、ｂｉ
ｔ- １およびｂｉｔ- ０に出力される信号が選択され
る。つまり、最初の（１／４）ライン期間には、ｂｉｔ
- １にはＡ１が出力され、かつｂｉｔ- ０にはＡ０が出
力される。次の（１／４）ライン期間には、ｂｉｔ- １
にはＢ１が出力され、かつｂｉｔ- ０にはＢ０が出力さ
れる。次の（１／４）ライン期間には、ｂｉｔ- １には
Ｃ１が出力され、かつｂｉｔ- ０にはＣ０が出力され
る。そして、最後の（１／４）ライン期間には、ｂｉｔ
- １にはＤ１が出力され、かつｂｉｔ- ０にはＤ０が出
力される。このように、（１／４）ライン期間づつラッ
チ回路（２）からのデータがレベルシフタ回路に供給さ
れることになる。

【０２１４】なお、Ｄ／Ａ変換回路１５０８に用いるこ
とができるＤ／Ａ変換回路の一例として、本出願人の特
許出願である、特願平９−３４４３５１号および特願平
９−３６５０５４号に記載されているＤ／Ａ変換回路を
上げることができる。これらの特許出願に開示されてい
るＤ／Ａ変換回路は、上述したように、デジタルビデオ
データを上位ビットと下位ビットに分割し、２つのＤ／
Ａ変換回路を用いることによってアナログ映像信号を作
り出している。例えば、４ビットのデジタルビデオデー
タを用いる場合、上位２ビットと下位２ビットとに分割
してＤ／Ａ変換を行っても良い。

【０２１５】Ｄ／Ａ変換回路から供給されるアナログ映
像信号は、セレクタ回路（２）によって選択され、ソー
ス信号線に供給される。この場合も、（１／４）ライン
期間ずつ対応するソース信号線にアナログ映像信号が供
給されるが、デコードイネイブル信号（ＤＥ）によって
アナログ信号の電圧が完全に確定している間だけ、ソー
ス信号線にアナログ映像信号が供給されることになる。

【０２１６】なお、本実施例では、２ビットのデジタル
ビデオデータを扱ったが、２ビット以上のデジタルビデ
オデータを扱うこともできる。

【０２１７】また、本実施例では、ソース信号線４本に
一つＤ／Ａ変換回路を設けるため、スイッチ回路を用
い、Ｄ／Ａ変換回路の数を従来の４分の１としたが、本
発明は、Ｄ／Ａ変換回路の数をこれ以外の数にする事も
出来る。たとえば、ソース信号線８本につき１つのＤ／
Ａ変換回路を割り当てた場合、本実施例の半導体表示装
置ではＤ／Ａ変換回路の数は２４０個となり、駆動回路
のさらなる面積縮小が実現される。このように、何本の
ソース信号線につき１つのＤ／Ａ変換回路を割り当てる
かは、本実施例に限定されるものではない。

【０２１８】よって、本発明の半導体表示装置が、ｍ本
のソース信号線（ｍは自然数）を有する場合（言い換え
ると、画素数（横×縦）が、ｍ×任意である場合）、１
ライン分としてはｍ個のｘビットデジタル階調信号（ｘ
は自然数）が供給される。この場合、本発明の半導体表
示装置が、ｎ個のＤ／Ａ変換回路（ｎは自然数）を有す
るＤ／Ａ変換回路部備えているとすると、各Ｄ／Ａ変換
回路は、ｍ／ｎ個のデジタル階調信号を順次アナログ変
換し、対応するｍ／ｎ本のソース線へアナログ信号を順
次供給することになる。なお、デジタル階調信号のビッ
ト数に応じたＤ／Ａ変換回路を用いてやればよい。

【０２１９】本実施例によると、駆動回路の中でも大き
な面積を占めるＤ／Ａ変換回路の数を従来の４分の１に
することができるので、セレクタ回路分の増加を考慮し
ても、半導体表示装置の小型化が実現できる。

【０２２０】（実施例６）

【０２２１】また、上記実施例２〜５は、透過型の液晶
パネルについて説明してきたが、実施例１の駆動回路
は、反射型の液晶パネルにも用いられるのは言うまでも
ない。また、液晶材料に強誘電性液晶や反強誘電性液晶
などを用いることもできる。

【０２２２】また、上記実施例２〜５では、表示媒体と
して液晶を用いる場合につて説明してきたが、実施例１
の駆動回路は、液晶と高分子との混合層、いわゆる高分
子分散型液晶表示装置にも用いることができる。また、
実施例１の駆動回路は、印加電圧に応答して光学的特性
が変調され得るその他のいかなる表示媒体を有する表示
装置に用いてもよい。例えば、エレクトロルミネセンス
素子やエレクトロクロミクス素子などを表示媒体として
用いてもよい。

【０２２３】（実施例７）

【０２２４】上記実施例１〜６の半導体表示装置をは、
様々な用途がある。本実施例では、本発明の半導体表示
装置を組み込んだ半導体装置について説明する。

【０２２５】このような半導体装置には、ビデオカメ
ラ、スチルカメラ、プロジェクタ、ヘッドマウントディ
スプレイ、カーナビゲーション、パーソナルコンピュー
タ、携帯情報端末（モバイルコンピュータ、携帯電話な
ど）などが挙げられる。それらの一例を図１３に示す。

【０２２６】図１３（Ａ）は携帯電話であり、本体１３
０１、音声出力部１３０２、音声入力部１３０３、半導
体表示装置１３０４、操作スイッチ１３０５、アンテナ
１３０６で構成される。

【０２２７】図１３（Ｂ）はビデオカメラであり、本体
１４０１、半導体表示装置１４０２、音声入力部１４０
３、操作スイッチ１４０４、バッテリー１４０５、受像
部１４０６で構成される。

【０２２８】図１３（Ｃ）はモバイルコンピュータであ
り、本体１５０１、カメラ部１５０２、受像部１５０
３、操作スイッチ１５０４、半導体表示装置１５０５で
構成される。

【０２２９】図１３（Ｄ）はヘッドマウントディスプレ
イであり、本体１６０１、半導体表示装置１６０２、バ
ンド部１６０３で構成される。

【０２３０】図１３（Ｅ）はリア型プロジェクタであ
り、１７０１は本体、１７０２は光源、１７０３は半導
体表示装置、１７０４は偏光ビームスプリッタ、１７０
５および１７０６はリフレクター、１７０７はスクリー
ンである。なお、リア型プロジェクタは、視聴者の見る
位置によって、本体を固定したままスクリーンの角度を
変えることができるのが好ましい。

【０２３１】図１３（Ｆ）はフロント型プロジェクタで
あり、本体１８０１、光源１８０２、半導体表示装置１
８０３、光学系１８０４、スクリーン１８０５で構成さ
れる。

【０２３２】

【発明の効果】

【０２３３】本発明の半導体表示装置は、その駆動回路
の中でも大きな面積を占めるＤ／Ａ変換回路の数を従来
よりも大幅に少なくすることができるので、半導体表示
装置の小型化が実現できる。

【図面の簡単な説明】

【図１】 従来のデジタル階調の半導体表示装置の概略
図である。

【図２】 本発明のある実施形態による半導体表示装置
の概略図である。

【図３】 本発明のある実施形態による半導体表示装置
のソース信号線のタイミングチャートである。

【図４】 本発明のある実施形態によるＤ／Ａ変換部の
構成図である。

【図５】 本発明のある実施形態によるＤ／Ａ変換部の
タイミングチャートである。

【図６】 本発明のある実施形態による半導体表示装置
の作製工程を示す図である。

【図７】 本発明のある実施形態による半導体表示装置
の作製工程を示す図である。

【図８】 本発明のある実施形態による半導体表示装置
の作製工程を示す図である。

【図９】 本発明のある実施形態による半導体表示装置
の断面図である。

【図１０】 本発明のある実施形態による半導体表示装
置の上面図および側面図である。

【図１１】 本発明のある実施形態による半導体表示装
置のアクティブマトリクス基板の断面図である。

【図１２】 本発明のある実施形態による半導体表示装
置のアクティブマトリクス基板の断面図である。

【図１３】 本発明の半導体表示装置を搭載した半導体
装置の例である。

【図１４】 本発明のある実施態様による半導体表示装
置の部分構成図である。

【図１５】 本発明のある実施形態による半導体表示装
置のブロック図である。

【図１６】 本発明のある実施形態によるセレクタ回路
（スイッチ回路）の回路構成図である。

【図１７】 本発明のある実施形態によるセレクタ回路
（スイッチ回路）の回路構成図である。

【図１８】 本発明のある実施形態によるセレクタ回路
のタイミングチャートである。

【図１９】 本発明のある実施形態による半導体表示装
置の写真図である。

【図２０】 ＣＧＳのＴＥＭ写真図である。

【図２１】 高温ポリシリコンのＴＥＭ写真図である。

【図２２】 ＣＧＳおよび高温ポリシリコンの電子線回
折パターンを示す写真図である。

【図２３】 ＣＧＳおよび高温ポリシリコンのＴＥＭ写
真図である。

【符号の説明】

２０１ ソース信号線側シフトレジスタ ２０２ デジタルデコーダ ２０３ ラッチ回路 ２０４ ラッチ回路 ２０５ 信号線 ２０６ 信号線 ２０７ Ｄ／Ａ変換回路部 ２０８ Ｄ／Ａ変換回路 ２０９ スイッチ回路 ２１０ スイッチ回路 ２１１ ソース信号線 ２１２ ゲイト信号線側シフトレジスタ ２１３ ゲイト信号線 ２１４ 画素ＴＦＴ

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１６Ａ ６１７Ｋ ６１８Ｃ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のＤ／Ａ変換回路を有するＤ／Ａ変
   換回路部を備えた半導体表示装置であって、 前記複数のＤ／Ａ変換回路の各々が、記憶回路から供給
   されるデジタル階調信号を順次アナログ変換する半導体
   表示装置。
2. 【請求項２】 前記記憶回路は、複数のラッチ回路を含
   む請求項１に記載の半導体表示装置。
3. 【請求項３】 ｍ個のｘビットデジタル階調信号（ｍ、
   ｘは自然数）を記憶する記憶回路と、 前記記憶回路から供給される前記ｍ個のｘビットデジタ
   ル階調信号をアナログ変換し、ｍ本のソース信号線へア
   ナログ信号を供給するＤ／Ａ変換回路部と、を備えた半
   導体表示装置であって、 前記Ｄ／Ａ変換回路部は、ｎ個のＤ／Ａ変換回路（ｎは
   自然数）を有し、 前記ｎ個のＤ／Ａ変換回路の各々は、ｍ／ｎ個のｘビッ
   トデジタル階調信号を順にアナログ変換し、対応するｍ
   ／ｎ本の前記ソース信号線に供給する半導体表示装置。
4. 【請求項４】 前記記憶回路は、複数のラッチ回路を含
   む請求項３に記載の半導体表示装置。
5. 【請求項５】 １ライン分ｍ個のｘビットデジタル階調
   信号（ｍ、ｘは自然数）を記憶するステップと、 ｎ個のＤ／Ａ変換回路（ｎは自然数）の各々が、１ライ
   ン期間にｍ／ｎ個の前記ｘビットデジタル階調信号を順
   にアナログ変換し、対応するｍ／ｎ本のソース信号線に
   送出するステップと、を有する半導体表示装置の駆動方
   法。
6. 【請求項６】 シフトレジスタからのタイミング信号に
   よってｍ個のｘビットデジタル階調信号をサンプリング
   し、記憶するステップと、 ｎ個のＤ／Ａ変換回路（ｎは自然数）が、ｍ／ｎ個の前
   記ｘビットデジタル階調信号を順次アナログ変換し、対
   応するｍ／ｎ本のソース信号線へ階調電圧を送出するス
   テップと、を有する半導体表示装置の駆動方法。