JPH07104772B2 - 集積回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレジスタを持つ集積回路に関し、特にレジスタ
のデータをインクリメントする集積回路に関する。

〔従来の技術〕

第２図と第３図に従来のレジスタ内のデータをインクリ
メントする集積回路のブロック図を示す。第２図におい
てレジスタ２−１はデータをラッチする回路２−２とデ
ータをインクリメントする回路２−３とそれぞれの回路
２−2,2−３にデータのやりとりをさせる制御信号２−
４からなっていた。また第３図においてレジスタ３−１
のデータはALU（演算論理ユニット）３−２で制御信号
３−３によってインクリメントされていた。

〔発明が解決しようとする問題点〕 上述した従来のレジスタのデータのインクリメントはレ
ジスタにインクリメント回路をもっているので素子数が
多くなったり、または、データをALUでインクリメント
するのでインクリメントされるデータのビット数がALU
のビット数に制限されるという欠点をもっていた。

〔問題点を解決するための手段〕

本発明の集積回路はプログラムカウンタ（PC）に、PCの
データをラッチしておく回路と、制御信号によりレジス
タのデータとPCのデータを切換える回路とそのデータを
インクリメントする回路とを設けている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。PC
（プログラムカウンタ）１−１はデータをラッチしてお
く回路１−４とデータをインクリメントする回路１−６
とPC1−１の外部のデータとラッチ回路１−４のデータ
を切換える回路１−５とで構成されている。ここでは説
明を簡単にするためにレジスタA1−２とレジスタB1−３
は４ビットで構成されPC1−１は12ビットで構成されて
いるとする。PC1−１は通常、ラッチ回路１−４のデー
タを制御信号A1−７によって切換え回路１−５に送り、
インクリメント回路１−６でインクリメントして、ラッ
チ回路１−４にインクリメントされたデータを送返して
ラッチしておく。レジスタA1−２のデータもしくはレジ
スタB1−３のデータあるいは、レジスタA1−２とレジス
タB1−３のデータを１つのデータとしてインクリメント
する場合には、まずPC1−１のラッチ回路１−４のデー
タを前記のように先にインクリメントしてラッチしてお
き、その後、制御信号B1−８によってデータの選択を行
い、データ切換え回路１−５にデータを送り、さらにイ
ンクリメント回路１−６でインクリメントし、インクリ
メントされたデータを選択されたレジスタに送返す。PC
1−１は12ビット構成なのでレジスタA1−２とレジスタB
1−３のデータを１つのデータとしても８ビットとなの
で、インクリメントすることができる。

〔発明の効果〕

以上説明したように本発明はPCのインクリメント回路を
レジスタのインクリメントに使用することにより、従来
のレジスタのデータのインクリメントのようなレジスタ
自身の専用回路やデータのビット数の制限がなくなると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図、第３
図は従来例を示すブロック図である。 １−１……プログラムカウンタ（PC）、１−２……レジ
スタＡ、１−３……レジスタＢ、１−４……ラッチ回
路、１−５……データ切換え回路、１−６……インクリ
メント回路、１−７……制御信号Ａ、１−８……制御信
号Ｂ、２−1,3−１……レジスタ、２−２……ラッチ回
路、２−３……インクリメント回路、２−4,3−３……
制御信号、３−２……ALU。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ラッチ回路およびこのラッチ回路のデータ
   をインクリメントしインクリメントしたデータを前記ラ
   ッチ回路に書き戻すインクリメント回路を有するプログ
   ラムカウンタと、複数のレジスタ群とを備えた集積回路
   において、前記ラッチ回路と前記インクリメント回路と
   の間のデータの伝達通路の間に介在するとともに前記レ
   ジスタ群との間に独立のデータ伝達通路を有するデータ
   切換え回路を設け、前記データ切換え回路は第１の状態
   のときは前記ラッチ回路と前記インクリメントとの間の
   データ伝達通路を形成し、第２の状態のときは前記レジ
   スタ群と前記インクリメント回路との間のデータ伝達通
   路を形成し、前記ラッチ回路のデータをインクリメント
   する前記インクリメント回路を用いて前記レジスタ群の
   データをインクリメントすることを特徴とする集積回
   路。