JPH026683Y2

JPH026683Y2 -

Info

Publication number: JPH026683Y2
Application number: JP13625884U
Authority: JP
Priority date: 1984-09-10
Filing date: 1984-09-10
Publication date: 1990-02-19
Also published as: JPS6151555U

Description

【考案の詳細な説明】〔産業上の利用分野〕この考案は、複数の論理ゲートで構成したデイ
ジタル演算回路に関し、特にデイジタル画像処理
等に適したデイジタル演算回路に関するものであ
る。

〔従来技術〕例えば、デイジタル画像処理の分野では、画像
情報Ａと画像情報Ｂとで、(i)Ａをパス、(ii)Ｂをパ
ス、(iii)ＡとＢとのAND演算、(iv)ＡとＢとのOR演
算、(v)ＡとＢとの排他的論理和（EXOR）演算、
(vi)制御ビツトの使用によるＡ，Ｂのマルチプレク
ス演算の６つの演算のうち一つが選択的に実行さ
れる。これを実現するための従来の構造として、
上記(i)〜(vi)の演算に対応する論理ゲートを個別に
用意しておき、６：１のマルチプレクサにより一
つの論理ゲートを選択するようにしたものがあ
る。しかし、この構成においては必要とする論理
ゲートの数が多く、LSI内のスペース、コストな
どの点から見て好ましくない。

〔考案の概要〕

この考案は、少ない個数の論理ゲートにより上
述の(i)〜(vi)のすべての演算を行うことのできるデ
イジタル演算回路を実現することを目的とする。

この考案によれば好適にはわずか９個のゲート
で上述の(i)〜(vi)のすべての演算が選択的に実行で
きる。どの演算を選択するかは４ビツトの制御信
号Ｓ１，Ｓ２，Ｓ３，Ｓ４により決定される。

〔実施例〕

第１図において、Ａ，Ｂは一対の論理入力端子
（信号）、Ｓ１，Ｓ２，Ｓ３，Ｓ４は論理制御端子
（信号）である。Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５
は論理ゲート回路であり、このうちＧ１，Ｇ２，
Ｇ４，Ｇ５の４個のゲートの入力端子が３端子で
あるため、全体のゲートの個数は２×４＋１＝９
個と数えられる。先ずゲートＧ１はＸ１＝・
S2・Ｂというブール式に対応する信号を出力す
るように接続される。次にゲートＧ２はX2＝
S1・Ａ・X1というブール式に対応する信号を出
力するように接続される。ゲートＧ３はX3＝
S4・1というブール式に対応する信号を出力す
るように接続される。ゲートＧ４はX4＝1・
Ｂ・S3というブール式に対応する信号を出力す
るように接続される。ゲートＧ５はX5＝2＋3
＋4というブール式に対応する信号を出力する
ように接続され、このX5は出力端子Ｏからの出
力となる。

〔作用〕

第１図に示した論理回路は、(i)Ａのパス、(ii)Ｂ
のパス、(iii)ＡとＢのAND、(iv)ＡとＢのOR、(v)Ａ
とＢの排他的論理和、(vi)ＡとＢのマルチプレクス
を選択的に行うことができる。そこでこれらにつ
いて順に示す。

(i) Ａのパスこの場合S1＝１、S2＝０、S3＝０（S4は無関
係）と制御端子をセツトする。すると、X1＝１、
X2＝、X3＝１、X4＝１となつてX5＝Ａ＋０
＋０＝Ａ (ii) Ｂのパスこの場合S1＝０、S2＝０、S3＝１（S4は無関
係）と制御端子をセツトする。すると、X1＝１、
X2＝１、X3＝１、X4＝となつてX5＝０＋０
＋Ｂ＝Ｂ (iii) ＡとＢのAND この場合、S1＝０、S2＝１、S3＝０、S4＝０
と制御端子をセツトする。すると、X1＝・、
X2＝１、X3＝・、X4＝１となつてX5＝０
＋Ａ・Ｂ＋０＝Ａ・Ｂ (iv) ＡとＢのOR この場合、S1＝１、S2＝０、S3＝１（S4は無関
係）と制御端子をセツトする。すると、X1＝１、
X2＝、X3＝１、X4＝となつてX5＝Ａ＋０
＋Ｂ＝Ａ＋Ｂ (v) ＡとＢの排他的論理和（EXOR）この場合、S1＝S2＝S3＝S4＝１と制御端子を
セツトする。すると、X1＝・、X2＝Ａ・
Ａ・Ｂ、X3＝１、X4＝・・ＢとなつてX5＝
Ａ・・＋０＋Ｂ・・＝Ａ・＋・Ｂ (vi) ＡとＢのマルチプレクス（MUX）この場合、S1＝Ｚ、S2＝０、S3＝（S4は無
関係）と制御端子をセツトする。Ｚは制御ビツト
で、Ｚ＝１であればＡが出力され、Ｚ＝０であれ
ばＢが出力される。すると、１＝１、X2＝・
Ａ、X3＝１、X4＝Ｂ・となつてX5＝Ａ・Ｚ＋
０＋Ｂ・＝Ａ・Ｚ＋Ｂ・これらの結果は、第２図のようにまとめられ
る。尚、第２図において“Ｘ”印は無関係である
ことを示す。

第１図の回路は否定論理のNANDゲートを利
用しているが、肯定論理のANDゲートを利用し
た等価回路を構成することもできる。その場合、
各ゲートの出力はX1＝Ａ・Ｂ・S2、X2＝Ａ・
X1・S1、X3＝X1・4、X4＝Ｂ・1・S4、X5
＝X2＋X3＋X4となる。またド・モルガンの定理
により、ゲートＧ１、Ｇ２，Ｇ４とゲートＧ５は
等価であり、ゲートＧ３は反転のない通常のOR
ゲートと等価である。勿論、本考案はこれらの等
価回路をも含むものである。

〔考案の効果〕

以上のように、この考案の構成によれば、わず
か９個のゲートにより、２つの入力Ａ，Ｂに通常
必要とされる６種類の演算（第２図）のすべてを
選択的に実現できるので、この論理回路をLSIに
適用した場合、ゲート数を著しく低減できるとい
う効果がある。

【図面の簡単な説明】

第１図は本考案のデイジタル演算回路の論理ゲ
ートの配置を示す回路図、第２図は、各々の演算
を選択するためにセツトすべき制御信号Ｓ１〜Ｓ
４の状態を示す図である。Ｓ１，Ｓ２，Ｓ３，Ｓ４……制御端子、Ａ，Ｂ
……入力端子、Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５…
…論理ゲート。

Claims

【実用新案登録請求の範囲】各々論理「１」または「０」の値をとる４つの
制御端子Ｓ１，Ｓ２，Ｓ３，Ｓ４と、各々論理「１」または「０」の値をとる一対の
入力端子Ａ，Ｂと、１つの出力端子Ｏと、ブール式X1＝・2・であらわされる信号
を発生するための第１の論理ゲートと、ブール式X2＝1・・1であらわされる信号
を発生するための第２の論理ゲートと、ブール式X3＝4・1であらわされる信号を発
生するための第３の論理ゲートと、ブール式X4＝1・・3であらわされる信号
を発生するための第４の論理ゲートと、ブール式Ｘ×５＝2＋3＋4であらわされる
信号を発生して出力端子Ｏに出力するための第５
の論理ゲート、とを具備するデイジタル演算回路。