JPH07104893A - 電源切断装置 - Google Patents
電源切断装置Info
- Publication number
- JPH07104893A JPH07104893A JP5247985A JP24798593A JPH07104893A JP H07104893 A JPH07104893 A JP H07104893A JP 5247985 A JP5247985 A JP 5247985A JP 24798593 A JP24798593 A JP 24798593A JP H07104893 A JPH07104893 A JP H07104893A
- Authority
- JP
- Japan
- Prior art keywords
- power
- power supply
- timer
- signal
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Power Sources (AREA)
Abstract
(57)【要約】
【目的】 制御部が暴走して電源制御プログラムが動作
できないときも、確実に電源をオフできるシステムを提
供する。 【構成】 タイマ４は、電源スイッチ３が押下されたと
きに起動され、一定時間経過したとき電源制御回路５に
パワーオフ信号を出力するように構成する。電源制御回
路５はパワーオフ信号を検出すると、電源装置６からの
システムへのＤＣ供給を停止する。また、中央処理装置
１は、電源スイッチ３が押下されると、タイマ４をリセ
ットした後に処理の閉塞を行ない、その後パワーオフ信
号を電源制御回路５に出力する。ここで、中央処理装置
１が暴走している時は、タイマ４のリセットが行なわれ
ないため、タイマ４からのパワーオフ信号が、電源制御
回路５に出力される。
できないときも、確実に電源をオフできるシステムを提
供する。 【構成】 タイマ４は、電源スイッチ３が押下されたと
きに起動され、一定時間経過したとき電源制御回路５に
パワーオフ信号を出力するように構成する。電源制御回
路５はパワーオフ信号を検出すると、電源装置６からの
システムへのＤＣ供給を停止する。また、中央処理装置
１は、電源スイッチ３が押下されると、タイマ４をリセ
ットした後に処理の閉塞を行ない、その後パワーオフ信
号を電源制御回路５に出力する。ここで、中央処理装置
１が暴走している時は、タイマ４のリセットが行なわれ
ないため、タイマ４からのパワーオフ信号が、電源制御
回路５に出力される。
Description
【０００１】
【産業上の利用分野】本発明は、装置の電源切断装置に
関し、特に制御部が暴走しても確実に電源をオフするこ
とが可能な電源切断装置に関する。
関し、特に制御部が暴走しても確実に電源をオフするこ
とが可能な電源切断装置に関する。
【０００２】
【従来の技術】従来の電源切断装置では、例えば特開平
４−３５３９１４号公報に記載されているように、コン
ピュータシステムへの電源の供給を遮断する場合、オペ
レータは電源遮断キーを押圧して演算装置の制御部に電
源遮断を指示する。一方、制御部は、演算部の処理を監
視して、演算部の処理が終了した後に遮断回路に電源オ
フ信号を出力することにより、処理が終了したときにシ
ステムの電源を遮断している。
４−３５３９１４号公報に記載されているように、コン
ピュータシステムへの電源の供給を遮断する場合、オペ
レータは電源遮断キーを押圧して演算装置の制御部に電
源遮断を指示する。一方、制御部は、演算部の処理を監
視して、演算部の処理が終了した後に遮断回路に電源オ
フ信号を出力することにより、処理が終了したときにシ
ステムの電源を遮断している。
【０００３】
【発明が解決しようとする課題】上記従来技術では、制
御部が何らかの要因で暴走している時、電源スイッチが
押下されてもシステムの電源がオフできないという問題
があった。本発明の目的は、このような問題点を改善
し、制御部が暴走していても、電源スイッチ押下により
確実に電源オフできる電源切断装置を提供することにあ
る。
御部が何らかの要因で暴走している時、電源スイッチが
押下されてもシステムの電源がオフできないという問題
があった。本発明の目的は、このような問題点を改善
し、制御部が暴走していても、電源スイッチ押下により
確実に電源オフできる電源切断装置を提供することにあ
る。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の電源切断装置は、中央処理装置と電源装置
とを備え、電源オフに制御プログラムが介在するシステ
ムにおいて、中央処理装置からのリセット入力が一定時
間無い場合、パワーオフ信号を出力するタイマ（図１の
タイマ４）と、そのパワーオフ信号を検出すると、電源
装置からシステムへの電源供給を停止する電源制御手段
（電源制御回路５）と、前記タイマを起動させるスイッ
チ手段（電源スイッチ３）とを備え、制御プログラムが
動作不能となった場合には、ハードウェアのタイマを用
いて制御部の替わりにパワーオフ信号を出力することに
特徴がある。
め、本発明の電源切断装置は、中央処理装置と電源装置
とを備え、電源オフに制御プログラムが介在するシステ
ムにおいて、中央処理装置からのリセット入力が一定時
間無い場合、パワーオフ信号を出力するタイマ（図１の
タイマ４）と、そのパワーオフ信号を検出すると、電源
装置からシステムへの電源供給を停止する電源制御手段
（電源制御回路５）と、前記タイマを起動させるスイッ
チ手段（電源スイッチ３）とを備え、制御プログラムが
動作不能となった場合には、ハードウェアのタイマを用
いて制御部の替わりにパワーオフ信号を出力することに
特徴がある。
【０００５】
【作用】本発明においては、タイマは、制御部（中央処
理装置）からのアクセス（一定時間毎のリセット入力）
がないとき、電源制御回路にパワーオフ信号を出力する
ように構成される。すなわち、そのタイマは、制御部の
暴走を検出する回路として動作する。また、制御部は、
電源スイッチが押下されると、処理の閉塞を行ない、そ
の後パワーオフ信号を電源制御回路に出力する。ここ
で、制御部が暴走している時は、その制御部の替わりに
タイマからパワーオフ信号が電源制御回路に出力され、
システムの電源がオフされる。
理装置）からのアクセス（一定時間毎のリセット入力）
がないとき、電源制御回路にパワーオフ信号を出力する
ように構成される。すなわち、そのタイマは、制御部の
暴走を検出する回路として動作する。また、制御部は、
電源スイッチが押下されると、処理の閉塞を行ない、そ
の後パワーオフ信号を電源制御回路に出力する。ここ
で、制御部が暴走している時は、その制御部の替わりに
タイマからパワーオフ信号が電源制御回路に出力され、
システムの電源がオフされる。
【０００６】
【実施例】以下、本発明の一実施例を図面により説明す
る。図１は、本発明の第１の実施例における電源切断シ
ステムの概略を示す構成図である。本実施例では、中央
処理装置（ＣＰＵ）１はシステムバス７によって接続さ
れたメインメモリ（主メモリ）２に格納されたプログラ
ムを順次実行する。ここで、通常のパワーオフ処理につ
いて述べる。オペレータによって電源スイッチ３が押下
されると、タイマ４が起動される。このタイマ４は、中
央処理装置１よりのリセットが無いと、一定時間経過
後、電源制御回路５にパワーオフ信号を出力する。この
ため、タイマ起動と同時に、中央処理装置１は、システ
ムバス７を介して電源スイッチ３の押下を検出する。中
央処理装置１はこの検出により、システムバス７を介し
てタイマ４のリセットを行なう。さらに、中央処理装置
１は、プログラムの閉塞処理やデータの退避等のシステ
ムのシャットダウン処理を実行する。そして、システム
のシャットダウン処理終了後、システムバス７を介し
て、電源制御回路５にパワーオフ信号を出力する。電源
制御回路５はこのパワーオフ信号により、電源装置６か
ら本システムへの電源供給を停止する。前記一連のパワ
ーオフ処理により、データ消滅等の事態を回避すること
ができる。
る。図１は、本発明の第１の実施例における電源切断シ
ステムの概略を示す構成図である。本実施例では、中央
処理装置（ＣＰＵ）１はシステムバス７によって接続さ
れたメインメモリ（主メモリ）２に格納されたプログラ
ムを順次実行する。ここで、通常のパワーオフ処理につ
いて述べる。オペレータによって電源スイッチ３が押下
されると、タイマ４が起動される。このタイマ４は、中
央処理装置１よりのリセットが無いと、一定時間経過
後、電源制御回路５にパワーオフ信号を出力する。この
ため、タイマ起動と同時に、中央処理装置１は、システ
ムバス７を介して電源スイッチ３の押下を検出する。中
央処理装置１はこの検出により、システムバス７を介し
てタイマ４のリセットを行なう。さらに、中央処理装置
１は、プログラムの閉塞処理やデータの退避等のシステ
ムのシャットダウン処理を実行する。そして、システム
のシャットダウン処理終了後、システムバス７を介し
て、電源制御回路５にパワーオフ信号を出力する。電源
制御回路５はこのパワーオフ信号により、電源装置６か
ら本システムへの電源供給を停止する。前記一連のパワ
ーオフ処理により、データ消滅等の事態を回避すること
ができる。
【０００７】次に、中央処理装置１が動作不能になった
場合のパワーオフ処理について述べる。本実施例では、
何らかの要因で中央処理装置１が動作不能になり、オペ
レータが電源スイッチ３を押下すると、上記と同様にタ
イマ４が起動される。タイマ４は、中央処理装置１から
のリセットが無いため、電源制御回路５にパワーオフ信
号を出力する。このパワーオフ信号により、電源制御回
路５は、電源装置６から本システムへの電源供給を停止
する。なお、タイマ４が起動されてから、タイマ４が電
源制御回路５にパワーオフ信号を出力するまでの時間
を、当該システムのシャットダウンに要する時間より長
く設定しておけば、タイマ４のリセットは不要になる。
但し、シャットダウンに長時間を要するシステムでは、
その時間に合わせてタイマ４を設定すると、中央処理装
置１の暴走時も、その時間内ではパワーオフされないこ
とになる。本実施例によれば、中央処理装置１が暴走し
ていてもパワーオフを確実に行なえる。
場合のパワーオフ処理について述べる。本実施例では、
何らかの要因で中央処理装置１が動作不能になり、オペ
レータが電源スイッチ３を押下すると、上記と同様にタ
イマ４が起動される。タイマ４は、中央処理装置１から
のリセットが無いため、電源制御回路５にパワーオフ信
号を出力する。このパワーオフ信号により、電源制御回
路５は、電源装置６から本システムへの電源供給を停止
する。なお、タイマ４が起動されてから、タイマ４が電
源制御回路５にパワーオフ信号を出力するまでの時間
を、当該システムのシャットダウンに要する時間より長
く設定しておけば、タイマ４のリセットは不要になる。
但し、シャットダウンに長時間を要するシステムでは、
その時間に合わせてタイマ４を設定すると、中央処理装
置１の暴走時も、その時間内ではパワーオフされないこ
とになる。本実施例によれば、中央処理装置１が暴走し
ていてもパワーオフを確実に行なえる。
【０００８】図２は、本発明の第２の実施例における電
源切断システムの概略を示す構成図である。本実施例で
は、中央処理装置１は、システムバス７によって接続さ
れたメインメモリ２に格納されているプログラムを順次
実行する。また、電源制御回路５は、パワーオフ信号
と、電源スイッチ３が押下されたことを示す（スイッチ
オフを意味する）スイッチオフフラグ３ａとが、共に入
力された時に、電源装置６から本システムへの電源供給
を停止する。また、タイマ４は、システムの立ち上げと
同時に起動される。そして、中央処理装置１より断続的
にリセットされ、一定時間以上リセットが無い時は、電
源制御回路５にパワーオフ信号を出力する。ここで、通
常のパワーオフ処理について述べる。本実施例では、電
源スイッチ３が押下されると、スイッチオフフラグ３ａ
がセットされる。一方、中央処理装置１は、システムバ
ス７を介しスイッチオフフラグ３ａのセットを検出し
て、プログラムの閉塞処理やデータの退避等のシステム
のシャットダウン処理を実行する。そして、システムの
シャットダウン処理終了後、中央処理装置１はシステム
バス７を介して、電源制御回路５にパワーオフ信号を出
力する。電源制御回路５は、パワーオフ信号とスイッチ
オフフラグ３ａの入力により、電源装置６から本システ
ムへの電源供給を停止する。これら一連のパワーオフ処
理により、データ消滅等の事態を回避する。
源切断システムの概略を示す構成図である。本実施例で
は、中央処理装置１は、システムバス７によって接続さ
れたメインメモリ２に格納されているプログラムを順次
実行する。また、電源制御回路５は、パワーオフ信号
と、電源スイッチ３が押下されたことを示す（スイッチ
オフを意味する）スイッチオフフラグ３ａとが、共に入
力された時に、電源装置６から本システムへの電源供給
を停止する。また、タイマ４は、システムの立ち上げと
同時に起動される。そして、中央処理装置１より断続的
にリセットされ、一定時間以上リセットが無い時は、電
源制御回路５にパワーオフ信号を出力する。ここで、通
常のパワーオフ処理について述べる。本実施例では、電
源スイッチ３が押下されると、スイッチオフフラグ３ａ
がセットされる。一方、中央処理装置１は、システムバ
ス７を介しスイッチオフフラグ３ａのセットを検出し
て、プログラムの閉塞処理やデータの退避等のシステム
のシャットダウン処理を実行する。そして、システムの
シャットダウン処理終了後、中央処理装置１はシステム
バス７を介して、電源制御回路５にパワーオフ信号を出
力する。電源制御回路５は、パワーオフ信号とスイッチ
オフフラグ３ａの入力により、電源装置６から本システ
ムへの電源供給を停止する。これら一連のパワーオフ処
理により、データ消滅等の事態を回避する。
【０００９】次に、中央処理装置１が動作不能になった
場合のパワーオフ処理について述べる。何らかの要因で
中央処理装置１が動作不能になると、タイマ４は、中央
処理装置１からのリセットが一定時間以上無いため、電
源制御回路５にパワーオフ信号を出力する。本実施例の
電源制御回路５は、パワーオフ信号の入力だけでは電源
装置６からシステムへの電源供給を停止しないので、中
央処理装置１はメモリダンプ等の、情報採取を行なえ
る。この後、オペレータによって電源スイッチ３が押下
されると、スイッチオフフラグ３ａがセットされ、電源
制御回路５は、パワーオフ信号とフラグ３ａの入力によ
り、電源装置６から本システムへの電源供給を停止す
る。以上により、中央処理装置１が暴走していてもパワ
ーオフを確実に行なえる。
場合のパワーオフ処理について述べる。何らかの要因で
中央処理装置１が動作不能になると、タイマ４は、中央
処理装置１からのリセットが一定時間以上無いため、電
源制御回路５にパワーオフ信号を出力する。本実施例の
電源制御回路５は、パワーオフ信号の入力だけでは電源
装置６からシステムへの電源供給を停止しないので、中
央処理装置１はメモリダンプ等の、情報採取を行なえ
る。この後、オペレータによって電源スイッチ３が押下
されると、スイッチオフフラグ３ａがセットされ、電源
制御回路５は、パワーオフ信号とフラグ３ａの入力によ
り、電源装置６から本システムへの電源供給を停止す
る。以上により、中央処理装置１が暴走していてもパワ
ーオフを確実に行なえる。
【００１０】
【発明の効果】本発明によれば、電源制御プログラムが
動作できないときも、システムのパワーオフを確実に行
なうことができる。
動作できないときも、システムのパワーオフを確実に行
なうことができる。
【図１】本発明の第１の実施例における電源切断システ
ムの構成図である。
ムの構成図である。
【図２】本発明の第２の実施例における電源切断システ
ムの構成図である。
ムの構成図である。
１ 中央処理装置 ２ メインメモリ ３ 電源スイッチ ３ａ スイッチオフフラグ ４ タイマ ５ 電源制御回路 ６ 電源装置 ７ システムバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 真島 忠哲 愛知県名古屋市中区栄三丁目10番22号 日 立中部ソフトウェア株式会社内
Claims (1)
- 【請求項１】 中央処理装置と電源装置とを備え、電源
オフに制御プログラムが介在するシステムにおいて、該
中央処理装置からのアクセスが一定時間無い場合、電源
オフ信号を出力するタイマと、該電源オフ信号を検出す
ると、電源装置からシステムへの電源供給を停止する電
源制御手段と、前記タイマを起動させるスイッチ手段と
を備えたことを特徴とする電源切断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5247985A JPH07104893A (ja) | 1993-10-04 | 1993-10-04 | 電源切断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5247985A JPH07104893A (ja) | 1993-10-04 | 1993-10-04 | 電源切断装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07104893A true JPH07104893A (ja) | 1995-04-21 |
Family
ID=17171485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5247985A Pending JPH07104893A (ja) | 1993-10-04 | 1993-10-04 | 電源切断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104893A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291687A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 通帳処理装置 |
| KR100490392B1 (ko) * | 1998-06-29 | 2005-08-04 | 삼성전자주식회사 | 전원버튼오버라이드에필요한시간경과를알려주는개인용컴퓨터 |
| JP2008225697A (ja) * | 2007-03-09 | 2008-09-25 | Teac Corp | 電源制御装置 |
| JP2021086505A (ja) * | 2019-11-29 | 2021-06-03 | エイブリック株式会社 | 電源管理装置 |
-
1993
- 1993-10-04 JP JP5247985A patent/JPH07104893A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291687A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 通帳処理装置 |
| KR100490392B1 (ko) * | 1998-06-29 | 2005-08-04 | 삼성전자주식회사 | 전원버튼오버라이드에필요한시간경과를알려주는개인용컴퓨터 |
| JP2008225697A (ja) * | 2007-03-09 | 2008-09-25 | Teac Corp | 電源制御装置 |
| JP2021086505A (ja) * | 2019-11-29 | 2021-06-03 | エイブリック株式会社 | 電源管理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |