JPH07105155B2 - プログラマブル半導体集積回路 - Google Patents
プログラマブル半導体集積回路Info
- Publication number
- JPH07105155B2 JPH07105155B2 JP63330896A JP33089688A JPH07105155B2 JP H07105155 B2 JPH07105155 B2 JP H07105155B2 JP 63330896 A JP63330896 A JP 63330896A JP 33089688 A JP33089688 A JP 33089688A JP H07105155 B2 JPH07105155 B2 JP H07105155B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラマブル半導体集積回路に関し、特に
電気的に書き込み可能なプログラマブル素子が、2m行×
2n列（m,nは共に自然数）に配置されたメモリセルアレ
イを有するプログラマブル半導体集積回路に関する。
電気的に書き込み可能なプログラマブル素子が、2m行×
2n列（m,nは共に自然数）に配置されたメモリセルアレ
イを有するプログラマブル半導体集積回路に関する。
従来、この種のプログラマブル半導体集積回路（以下、
PROMと云う）としては各種の方式が発表されており、通
常はニクロム等をメモリセルとして使用したヒユーズ式
PROMと、ベース開放のトランジスタをメモリセルとして
使用したジャンクション破壊式PROMとが、一般に知られ
ている。
PROMと云う）としては各種の方式が発表されており、通
常はニクロム等をメモリセルとして使用したヒユーズ式
PROMと、ベース開放のトランジスタをメモリセルとして
使用したジャンクション破壊式PROMとが、一般に知られ
ている。
これらのPROMの読出しおよびプログラム動作を、ジャン
クション破壊式PROMを例として説明する。第２図は、ベ
ース開放のトランジスタをメモリセルとして使用したジ
ャンクション破壊式PROMの一例を示す回路図である。
クション破壊式PROMを例として説明する。第２図は、ベ
ース開放のトランジスタをメモリセルとして使用したジ
ャンクション破壊式PROMの一例を示す回路図である。
メモリセルQ11〜Q4mは、コレクタを行線X1〜Xmに、エミ
ッタを列線Y1〜Y4にそれぞれ接続されており、行線X1〜
Xmは、それぞれ行選択回路１に導かれている。列線Y1〜
Y4は、ダイオードD1〜D4を通じてそれぞれ抵抗R6〜R9に
接続され、更にダイオードD5〜D12からなる列選択ダイ
オードマトリックスと出力回路３に接続されている。ま
た、アドレス端子A0,A1は、それぞれアドレス回路G1,G3
に接続され、それぞれの出力はアドレス回路G2,G4に接
続される。これらのアドレス回路の出力は、ダイオード
D5〜D12からなる列選択ダイオードマトリックスに連結
されている。チップセレクト端子CSはチップセレクト回
路４に接続され、チップセレクト回路４の出力は出力回
路３に接続されているが、チップセレクト端子CSの入力
レベルに対応して、出力回路３の活性／不活性が制御さ
れる。
ッタを列線Y1〜Y4にそれぞれ接続されており、行線X1〜
Xmは、それぞれ行選択回路１に導かれている。列線Y1〜
Y4は、ダイオードD1〜D4を通じてそれぞれ抵抗R6〜R9に
接続され、更にダイオードD5〜D12からなる列選択ダイ
オードマトリックスと出力回路３に接続されている。ま
た、アドレス端子A0,A1は、それぞれアドレス回路G1,G3
に接続され、それぞれの出力はアドレス回路G2,G4に接
続される。これらのアドレス回路の出力は、ダイオード
D5〜D12からなる列選択ダイオードマトリックスに連結
されている。チップセレクト端子CSはチップセレクト回
路４に接続され、チップセレクト回路４の出力は出力回
路３に接続されているが、チップセレクト端子CSの入力
レベルに対応して、出力回路３の活性／不活性が制御さ
れる。
読出し動作時においては、チップセレクト端子CSおよび
チップセレクト回路４を介して、出力回路３が活性化さ
れた上で、行選択回路１により行線X1が選択された場合
および、アドレス端子A0,A1におけるレベルが、すべて
“L"レベルである場合を例にとると、アドレス回路G1,G
3の出力は“H"レベル、アドレス回路G2,G4の出力は“L"
レベルとなる。この結果列線Y1〜Y3は、ダイオードD1〜
D3を介して接続されている抵抗R6〜R8の電流が、それぞ
れ列選択ダイオードマトリックス内のダイオードD5,D6,
D8およびD9を通じて、“L"レベルの状態にあるアドレス
回路G2,G4に流れ込むため低レベルに抑制され、非選択
状態となる。この状態においては、列線Y4は、ダイオー
ドD4を介して接続されている抵抗R9の電流がアドレス回
路にて引張られることがないため、選択状態となる。
チップセレクト回路４を介して、出力回路３が活性化さ
れた上で、行選択回路１により行線X1が選択された場合
および、アドレス端子A0,A1におけるレベルが、すべて
“L"レベルである場合を例にとると、アドレス回路G1,G
3の出力は“H"レベル、アドレス回路G2,G4の出力は“L"
レベルとなる。この結果列線Y1〜Y3は、ダイオードD1〜
D3を介して接続されている抵抗R6〜R8の電流が、それぞ
れ列選択ダイオードマトリックス内のダイオードD5,D6,
D8およびD9を通じて、“L"レベルの状態にあるアドレス
回路G2,G4に流れ込むため低レベルに抑制され、非選択
状態となる。この状態においては、列線Y4は、ダイオー
ドD4を介して接続されている抵抗R9の電流がアドレス回
路にて引張られることがないため、選択状態となる。
上記の状態においては、選択されている列線Y4と行線X1
に接続されているメモリセルQ41が選択されているメモ
リセルで、このメモリセルQ41が未書込み状態にあれ
ば、抵抗R9を流れる電流は出力回路３に供給され、ま
た、書込み状態にあれば、抵抗R9を流れる電流は、ダイ
オードD4から書込み済状態のメモリセルQ41を通じて行
選択回路１に流れ込み、出力回路３には供給されない。
従つて、抵抗R9の電流が出力回路３に供給されるか否か
によつて出力回路３の状態が変り、その結果として、選
択されているメモリセルの内容が出力端子OUTから出力
される。以上が読出し時における動作説明である。
に接続されているメモリセルQ41が選択されているメモ
リセルで、このメモリセルQ41が未書込み状態にあれ
ば、抵抗R9を流れる電流は出力回路３に供給され、ま
た、書込み状態にあれば、抵抗R9を流れる電流は、ダイ
オードD4から書込み済状態のメモリセルQ41を通じて行
選択回路１に流れ込み、出力回路３には供給されない。
従つて、抵抗R9の電流が出力回路３に供給されるか否か
によつて出力回路３の状態が変り、その結果として、選
択されているメモリセルの内容が出力端子OUTから出力
される。以上が読出し時における動作説明である。
一方、プログラム動作時においては、チップセレクト端
子CSおよびチップセレクト回路４を介して、出力回路３
が不活性化された上で、行選択回路１と、アドレス端子
A0,A1のレベル状態によつて決定されるアドレス回路G1
〜G4のレベルとにより、それぞれ行線および列線が選択
され、選択された行線と列線に接続されているメモリセ
ルに、出力端子OUTからプログラム電力（例えばパルス
状の定電流）を印加することにより、所定のプログラム
が形成される。ダイオードD1〜D4は、出力端子OUTから
印加されたプログラム電力が、列選択ダイオードマトリ
ックスを通じてアドレス回路G1〜G4および出力回路３に
流出するのを防止し、選択されているメモリセルに流入
するようにするために設けられている。
子CSおよびチップセレクト回路４を介して、出力回路３
が不活性化された上で、行選択回路１と、アドレス端子
A0,A1のレベル状態によつて決定されるアドレス回路G1
〜G4のレベルとにより、それぞれ行線および列線が選択
され、選択された行線と列線に接続されているメモリセ
ルに、出力端子OUTからプログラム電力（例えばパルス
状の定電流）を印加することにより、所定のプログラム
が形成される。ダイオードD1〜D4は、出力端子OUTから
印加されたプログラム電力が、列選択ダイオードマトリ
ックスを通じてアドレス回路G1〜G4および出力回路３に
流出するのを防止し、選択されているメモリセルに流入
するようにするために設けられている。
上述した従来のプログラマブル半導体集積回路において
は、例えば、前記従来例の場合、読出し動作時およびプ
ログラム動作時に、列線を非選択とするために、アドレ
ス端子A0,A1が“L"レベルの時には、抵抗R6〜R8の電流
が、列選択ダイオードマトリックス内のダイオードD5,D
6,D8およびD9を通じて、出力側が“L"レベルの状態にあ
るアドレス回路G2,G4に流入する。この電流は読出し動
作時には常に存在し、電源電流の一部として消費されて
いることは明らかである。第２図の従来例は、出力端子
が１本の場合であるが、この出力数が増加するに従い、
列線を非選択にするための所要電流量は比例的に増大す
る。従つて、一般のLSIと同様にPROMの大容量化を進め
るに当つては、必然的に前記列線の数が増大し、選択す
べき列線以外の列線を非選択とするための電源電流量が
大幅に増大するため、PROMの大容量化に対し大きな障碍
になるという欠点がある。
は、例えば、前記従来例の場合、読出し動作時およびプ
ログラム動作時に、列線を非選択とするために、アドレ
ス端子A0,A1が“L"レベルの時には、抵抗R6〜R8の電流
が、列選択ダイオードマトリックス内のダイオードD5,D
6,D8およびD9を通じて、出力側が“L"レベルの状態にあ
るアドレス回路G2,G4に流入する。この電流は読出し動
作時には常に存在し、電源電流の一部として消費されて
いることは明らかである。第２図の従来例は、出力端子
が１本の場合であるが、この出力数が増加するに従い、
列線を非選択にするための所要電流量は比例的に増大す
る。従つて、一般のLSIと同様にPROMの大容量化を進め
るに当つては、必然的に前記列線の数が増大し、選択す
べき列線以外の列線を非選択とするための電源電流量が
大幅に増大するため、PROMの大容量化に対し大きな障碍
になるという欠点がある。
本発明のプログラマブル半導体集積回路は、電気的に書
き込み可能なプログラマブル素子が、2m行×2n列（ｍ、
ｎは共に自然数）に配置されたメモリセルアレイと、前
記2n列の列線をｎ本のアドレス入力によりデコードする
列選択回路および出力回路と、を少なくとも有するプロ
グラマブル半導体集積回路において、エミッタがそれぞ
れカソードが対応する列線に接続されるダイオードのア
ノードに接続され、ベースがそれぞれ対応する前記列選
択回路に接続されて、コレクタがそれぞれ前記出力回路
に共通に接続される2n個のトランジスタを備えて構成さ
れる。
き込み可能なプログラマブル素子が、2m行×2n列（ｍ、
ｎは共に自然数）に配置されたメモリセルアレイと、前
記2n列の列線をｎ本のアドレス入力によりデコードする
列選択回路および出力回路と、を少なくとも有するプロ
グラマブル半導体集積回路において、エミッタがそれぞ
れカソードが対応する列線に接続されるダイオードのア
ノードに接続され、ベースがそれぞれ対応する前記列選
択回路に接続されて、コレクタがそれぞれ前記出力回路
に共通に接続される2n個のトランジスタを備えて構成さ
れる。
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例を示す回路図である。第１図に示
されるように、本実施例は、行選択回路１と、書込み回
路２と、出力回路３と、チップセレクト回路４と、メモ
リセルQ11〜Q4mと、ダイオードD1〜D4と、トランジスタ
Q1〜Q4と、列選択ダイオードマトリックスを形成するダ
イオードD5〜D12と、抵抗R1〜R5と、アドレス回路G1〜G
4と、を備えている。
は、本発明の一実施例を示す回路図である。第１図に示
されるように、本実施例は、行選択回路１と、書込み回
路２と、出力回路３と、チップセレクト回路４と、メモ
リセルQ11〜Q4mと、ダイオードD1〜D4と、トランジスタ
Q1〜Q4と、列選択ダイオードマトリックスを形成するダ
イオードD5〜D12と、抵抗R1〜R5と、アドレス回路G1〜G
4と、を備えている。
第１図において、本発明が、前述の第２図に示される従
来例と異なる特徴は、エミッタがそれぞれダイオードD1
〜D4を介して列線Y1〜Y4に接続され、ベースがそれぞれ
列選択ダイオードマトリックスを形成するダイオードD5
〜D12に接続され、且つコレクタがそれぞれ出力回路３
に接続される所定数のトランジスタQ1〜Q4が組込まれい
ることである。
来例と異なる特徴は、エミッタがそれぞれダイオードD1
〜D4を介して列線Y1〜Y4に接続され、ベースがそれぞれ
列選択ダイオードマトリックスを形成するダイオードD5
〜D12に接続され、且つコレクタがそれぞれ出力回路３
に接続される所定数のトランジスタQ1〜Q4が組込まれい
ることである。
読出し動作時においては、従来例の場合と同様に、出力
回路３が活性化された上で、行選択回路１により行線X1
が選択された場合および、アドレス端子A0,A1における
レベルが、すべて“L"レベルである場合を例にとると、
アドレス回路G1,G3の出力は“H"レベル、アドレス回路G
2,G4の出力は“L"レベルとなる。このため、抵抗R1〜R3
に流れる電流は、それぞれ列選択ダイオードマトリック
ス内のダイオードD5,D6,D8およびD9を通じて“L"レベル
の状態にあるアドレス回路G2,G4に流れ込み、トランジ
スタQ1〜Q3のベースに対する電流の供給は行われない。
従つて、トランジスタQ1〜Q3はオフの状態となり、列線
Y1〜Y3は非選択状態となる。
回路３が活性化された上で、行選択回路１により行線X1
が選択された場合および、アドレス端子A0,A1における
レベルが、すべて“L"レベルである場合を例にとると、
アドレス回路G1,G3の出力は“H"レベル、アドレス回路G
2,G4の出力は“L"レベルとなる。このため、抵抗R1〜R3
に流れる電流は、それぞれ列選択ダイオードマトリック
ス内のダイオードD5,D6,D8およびD9を通じて“L"レベル
の状態にあるアドレス回路G2,G4に流れ込み、トランジ
スタQ1〜Q3のベースに対する電流の供給は行われない。
従つて、トランジスタQ1〜Q3はオフの状態となり、列線
Y1〜Y3は非選択状態となる。
一方、抵抗R4を流れる電流は、アドレス回路に引張られ
ること無く、トランジスタ４にベース電流として供給さ
れるため、列線Y1は選択状態となつている。
ること無く、トランジスタ４にベース電流として供給さ
れるため、列線Y1は選択状態となつている。
この選択状態にある列線Y4と行線X1とに接続されている
メモリセルQ41が選択されているメモリセルで、メモリ
セルQ41が未書込み状態にあれば、抵抗R4を流れる電流
はトランジスタQ4のベースからコレクタに流れ、更に、
抵抗R5に流れる電流と共に出力回路３に供給される。逆
に、選択されているメモリセルQ41が書込み状態にあれ
ば、抵抗R4を流れる電流は、トランジスタQ4のベース電
流として供給され、トランジスタQ4がオンとなつて、抵
抗R5を流れる電流と共に、ダイオードD4および書込み済
み状態にあるメモリセルQ41を通じて行選択回路１に流
れ込み、出力回路３に対する電流供給は行われない。
メモリセルQ41が選択されているメモリセルで、メモリ
セルQ41が未書込み状態にあれば、抵抗R4を流れる電流
はトランジスタQ4のベースからコレクタに流れ、更に、
抵抗R5に流れる電流と共に出力回路３に供給される。逆
に、選択されているメモリセルQ41が書込み状態にあれ
ば、抵抗R4を流れる電流は、トランジスタQ4のベース電
流として供給され、トランジスタQ4がオンとなつて、抵
抗R5を流れる電流と共に、ダイオードD4および書込み済
み状態にあるメモリセルQ41を通じて行選択回路１に流
れ込み、出力回路３に対する電流供給は行われない。
従つて、抵抗R4とR5の電流が出力回路３に供給されるか
否かによつて、出力回路３の動作状態が変わり、その結
果として、選択されているメモリセルQ41の内容が出力
回路３を介して出力端子OUTに現われる。
否かによつて、出力回路３の動作状態が変わり、その結
果として、選択されているメモリセルQ41の内容が出力
回路３を介して出力端子OUTに現われる。
以上の説明にて明らかなように、本実施例の読出し機能
としての作用は、前述の従来例の場合と同様である。
としての作用は、前述の従来例の場合と同様である。
一方、プログラム動作時においては、従来例の場合と同
様に、出力回路３が不活性化された上で、行選択回路１
と、アドレス端子A0,A1のレベル状態によつて決定され
るアドレス回路G1〜G4のレベルとにより、それぞれ行線
および列線が選択され、選択された行線と列線に接続さ
れているメモリセルに、出力端子OUTからプログラム電
力（例えばパルス状の定電流）を印加することにより、
所定のプログラムが形成される。ダイオードD1〜D4は、
出力端子OUTから印加されたプログラム電力が、列選択
ダイオードマトリックスを通じてアドレス回路G1〜G4お
よび出力回路３に流出するのを防止し、選択されている
メモリセルに流入するようにするために設けられてい
る。この場合の動作は、従来例の場合と同様である。
様に、出力回路３が不活性化された上で、行選択回路１
と、アドレス端子A0,A1のレベル状態によつて決定され
るアドレス回路G1〜G4のレベルとにより、それぞれ行線
および列線が選択され、選択された行線と列線に接続さ
れているメモリセルに、出力端子OUTからプログラム電
力（例えばパルス状の定電流）を印加することにより、
所定のプログラムが形成される。ダイオードD1〜D4は、
出力端子OUTから印加されたプログラム電力が、列選択
ダイオードマトリックスを通じてアドレス回路G1〜G4お
よび出力回路３に流出するのを防止し、選択されている
メモリセルに流入するようにするために設けられてい
る。この場合の動作は、従来例の場合と同様である。
以上説明したように、本実施例においては、列線におけ
る消費電流は、選択されている列線Y4に関わりを持つ抵
抗R4およびR5の電流と、出力側が“L"レベルになつてい
るアドレス回路G2およびG4に、ダイオードD5,D6,D8およ
びD9を通じて流入する抵抗R1〜R3の電流とに依る。一
方、前述の従来例における列線の消費電流は、選択され
ている列線Y4に関わりを持つ抵抗R9の電流と、出力側が
“L"レベルになつているアドレス回路G2およびG4に、ダ
イオードD5,D6,D8およびD9を通じて流入する抵抗R6〜R8
の電流とに依つている。
る消費電流は、選択されている列線Y4に関わりを持つ抵
抗R4およびR5の電流と、出力側が“L"レベルになつてい
るアドレス回路G2およびG4に、ダイオードD5,D6,D8およ
びD9を通じて流入する抵抗R1〜R3の電流とに依る。一
方、前述の従来例における列線の消費電流は、選択され
ている列線Y4に関わりを持つ抵抗R9の電流と、出力側が
“L"レベルになつているアドレス回路G2およびG4に、ダ
イオードD5,D6,D8およびD9を通じて流入する抵抗R6〜R8
の電流とに依つている。
以下に、本実施例と従来例とにおける列線の消費電流の
大小の比較説明を行う。上述の選択されている列線Y4に
関わる。従来例における抵抗R9を流れる電流と本実施例
における抵抗R4およびR5を流れる電流は、読出し機能上
同一の電流に設定される。従来例において、選択されて
いるメモリセルが書込み状態にあれば、選択された列線
Y4の電位をV1電源電圧をVcc、ダイオードD4の電圧降下
をV2とすると、抵抗R9に流れる消費電流I1は次式にて与
えられる。
大小の比較説明を行う。上述の選択されている列線Y4に
関わる。従来例における抵抗R9を流れる電流と本実施例
における抵抗R4およびR5を流れる電流は、読出し機能上
同一の電流に設定される。従来例において、選択されて
いるメモリセルが書込み状態にあれば、選択された列線
Y4の電位をV1電源電圧をVcc、ダイオードD4の電圧降下
をV2とすると、抵抗R9に流れる消費電流I1は次式にて与
えられる。
I1＝（Vcc−V1−V2）／R9……… （１） 一方、本実施例において、オンの状態にあるトランジス
タQ4のコレクタとエミッタ間の電位差をV3、ベースとエ
ミッタ間の電位差をV4とすると、抵抗R4およびR5に流れ
る消費電流I2は次式にて与えられる。
タQ4のコレクタとエミッタ間の電位差をV3、ベースとエ
ミッタ間の電位差をV4とすると、抵抗R4およびR5に流れ
る消費電流I2は次式にて与えられる。
I2＝（Vcc−V1−V2−V3）／R5＋（Vcc−V1−V2−V4）／
R4…… （２） トランジスタQ4のエミッタ接地電流増幅率をβとする
と、抵抗R5に流れる電流は抵抗R4に流れる電流のβ倍で
あれば良いため、抵抗R4は、抵抗R5に比較して非常に高
い抵抗値（R4≫R5）で良いことが分る。また、オンして
いるトランジスタQ4のコレクタとエミッタ間の電位差V3
は、通常0.1〜0.3V程度の微小電圧であるため、上記電
流I2は、近似的に次式にて表わされる。
R4…… （２） トランジスタQ4のエミッタ接地電流増幅率をβとする
と、抵抗R5に流れる電流は抵抗R4に流れる電流のβ倍で
あれば良いため、抵抗R4は、抵抗R5に比較して非常に高
い抵抗値（R4≫R5）で良いことが分る。また、オンして
いるトランジスタQ4のコレクタとエミッタ間の電位差V3
は、通常0.1〜0.3V程度の微小電圧であるため、上記電
流I2は、近似的に次式にて表わされる。
I2≒（Vcc−V1−V2）／R5………… （３） 従つて、本実施例における抵抗R5の値を、従来例におけ
る抵抗R9の値に等しく設定しておけば、消費電流I1およ
びI2の値は、ほぼ等しくなることが分る（I1≒I2）。従
つて、選択されているメモリセルが未書込みの状態にあ
れば、従来例および本実施例における選択された列線Y4
の消費電流は同一となる。“L"レベルの状態にあるアド
レス回路の出力側の電圧をV5、ダイオードD5、D6、D8お
よびD9のそれぞれの電圧降下をV6とすると、従来例にお
ける列線の消費電流IP1は、R6＝R7＝R8＝R9より、R
9を、抵抗R6、R7、R8およびR9の代表として表わすと、
選択された列線Y4の消費電流I1に対応して、次式にて与
えられる。
る抵抗R9の値に等しく設定しておけば、消費電流I1およ
びI2の値は、ほぼ等しくなることが分る（I1≒I2）。従
つて、選択されているメモリセルが未書込みの状態にあ
れば、従来例および本実施例における選択された列線Y4
の消費電流は同一となる。“L"レベルの状態にあるアド
レス回路の出力側の電圧をV5、ダイオードD5、D6、D8お
よびD9のそれぞれの電圧降下をV6とすると、従来例にお
ける列線の消費電流IP1は、R6＝R7＝R8＝R9より、R
9を、抵抗R6、R7、R8およびR9の代表として表わすと、
選択された列線Y4の消費電流I1に対応して、次式にて与
えられる。
IP1＝I1＋３×（Vcc−V5−V6）／R9…… （４） 一方、本実施例における列線の消費電流IP2は、R1＝R2
＝R3＝R4より、R4を、抵抗R1、R2、R3およびR4の代表と
して表わすと、選択された列線Y4の消費電流I2に対応し
て、次式にて与えられる。
＝R3＝R4より、R4を、抵抗R1、R2、R3およびR4の代表と
して表わすと、選択された列線Y4の消費電流I2に対応し
て、次式にて与えられる。
IP2＝I2＋３×（Vcc−V5−V6）／R4…… （５） 上記（４）式および（５）式より、従来例と本実施例に
おける列線Y1〜Y4の消費電流の差異は、I1≒I2の条件を
導入して次式にて表わされる。
おける列線Y1〜Y4の消費電流の差異は、I1≒I2の条件を
導入して次式にて表わされる。
ΔIP＝３×［（Vcc−V5−V6）／R9−（Vcc−V5−V6）／
R4］…… （６） 上記（６）式より、消費電流差異ΔIP＝IP1−IP2は、抵
抗R9およびR4の抵抗値の差異により影響を受けることが
分る。前述のように、R4≫R9であるため、例えば、トラ
ンジスタQ4のエミッタ接地電流増幅率を20とすると、
（抵抗R9の抵抗値）×20＝（抵抗R4の抵抗値）とするこ
とが可能となり、この場合には、前記消費電流差異ΔIP
は、次の（７）式にて与えられる。
R4］…… （６） 上記（６）式より、消費電流差異ΔIP＝IP1−IP2は、抵
抗R9およびR4の抵抗値の差異により影響を受けることが
分る。前述のように、R4≫R9であるため、例えば、トラ
ンジスタQ4のエミッタ接地電流増幅率を20とすると、
（抵抗R9の抵抗値）×20＝（抵抗R4の抵抗値）とするこ
とが可能となり、この場合には、前記消費電流差異ΔIP
は、次の（７）式にて与えられる。
ΔIP＝［３×（Vcc−V5−V6）／R4］×（19/20）……
（７） すなわち、非選択列線の消費電流は、本実施例において
は、従来例における消費電流に比較して95％も少なくな
ることが分る。
（７） すなわち、非選択列線の消費電流は、本実施例において
は、従来例における消費電流に比較して95％も少なくな
ることが分る。
なお、上記の説明においては、列線が４本の場合につい
て動作説明をしたが、一般的に列線数をｋ（ｋは自然
数）本とした場合には、（７）式は、次式にて与えられ
る。
て動作説明をしたが、一般的に列線数をｋ（ｋは自然
数）本とした場合には、（７）式は、次式にて与えられ
る。
ΔIP＝［（Ｋ−１）×（Vcc−V5−V6）／R4］×（19/2
0）…… （８） （８）式により明らかなように、列線数の増大に伴い、
従来例と本発明とにおける列線の消費電流差異ΔIPは、
ほぼ列線数に対して比例的に増加してゆく。と言うこと
は、本発明の適用により、列線数の増大に伴い、列線の
消費電流量は、従来例の場合に対比して、列線数に対
し，ほぼ比例的に減少してゆくということ示している。
0）…… （８） （８）式により明らかなように、列線数の増大に伴い、
従来例と本発明とにおける列線の消費電流差異ΔIPは、
ほぼ列線数に対して比例的に増加してゆく。と言うこと
は、本発明の適用により、列線数の増大に伴い、列線の
消費電流量は、従来例の場合に対比して、列線数に対
し，ほぼ比例的に減少してゆくということ示している。
また、上記の実施例においては、一例として、ジャンク
ション破壊式PROMの場合について説明をしたが、その他
のヒューズ式等のPROMについても、同様に本発明が適用
できることは言うまでもない。
ション破壊式PROMの場合について説明をしたが、その他
のヒューズ式等のPROMについても、同様に本発明が適用
できることは言うまでもない。
以上、詳細に説明したように、本発明は、プログラマブ
ル半導体集積回路において、エミッタが列線に接続さ
れ、ベースが列選択回路に接続され、コレクタが出力回
路に接続されるトランジスタを設けることにより、列線
の消費電流を大幅に低減することが可能となり、消費電
流の小さい大容量のPROMを含むプログラマブル半導体集
積回路を提供することができるという効果がある。
ル半導体集積回路において、エミッタが列線に接続さ
れ、ベースが列選択回路に接続され、コレクタが出力回
路に接続されるトランジスタを設けることにより、列線
の消費電流を大幅に低減することが可能となり、消費電
流の小さい大容量のPROMを含むプログラマブル半導体集
積回路を提供することができるという効果がある。
第１図は、本発明の一実施例を示す回路図、第２図は、
従来例の回路図である。 図において、１……行選択回路、２……書込み回路、３
……出力回路、４……チップセレクト回路、Q1〜Q4……
トランジスタ、R1〜R9……抵抗、D1〜D12……ダイオー
ド、G1〜G4……アドレス回、Q11〜Q4m……メモリセル。
従来例の回路図である。 図において、１……行選択回路、２……書込み回路、３
……出力回路、４……チップセレクト回路、Q1〜Q4……
トランジスタ、R1〜R9……抵抗、D1〜D12……ダイオー
ド、G1〜G4……アドレス回、Q11〜Q4m……メモリセル。
Claims (1)
- 【請求項１】電気的に書き込み可能なプログラマブル素
子が、2m行×2n列（ｍ、ｎは共に自然数）に配置された
メモリセルアレイと、前記2n列の列線をｎ本のアドレス
入力によりデコードする列選択回路および出力回路と、
を少なくとも有するプログラマブル半導体集積回路にお
いて、エミッタがそれぞれカソードが対応する列線に接
続されるダイオードのアノードに接続され、ベースがそ
れぞれ対応する前記列選択回路に接続されて、コレクタ
がそれぞれ前記出力回路に共通に接続される2n個のトラ
ンジスタを備えることを特徴とするプログラマブル半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330896A JPH07105155B2 (ja) | 1988-12-27 | 1988-12-27 | プログラマブル半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330896A JPH07105155B2 (ja) | 1988-12-27 | 1988-12-27 | プログラマブル半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177096A JPH02177096A (ja) | 1990-07-10 |
| JPH07105155B2 true JPH07105155B2 (ja) | 1995-11-13 |
Family
ID=18237713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63330896A Expired - Lifetime JPH07105155B2 (ja) | 1988-12-27 | 1988-12-27 | プログラマブル半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105155B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483085A (en) * | 1994-05-09 | 1996-01-09 | Motorola, Inc. | Electro-optic integrated circuit with diode decoder |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58179995A (ja) * | 1982-04-15 | 1983-10-21 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-12-27 JP JP63330896A patent/JPH07105155B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02177096A (ja) | 1990-07-10 |
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