JPH0217876B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル計算機等に使用するランダ
ム・アクセス・メモリ（RAM）に関する物であ
つて、更に詳細には、メモリセル内への偶発的な
再書込みを防止し且つメモリの高速動作を可能と
する為に非選択ワード線を迅速に放電させる為の
ワード線回復回路に関するものである。

ランダム・アクセス・メモリは、通常RAM乃
至は直接アクセスメモリと呼称され、２進情報の
一時的記憶を行なう為にほとんど全てのデジタル
計算機装置に広く使用されているものであつて、
多量の無関係なデータを検索する事無しに迅速に
且つ直接的に検索を行なう事が可能なものであ
る。RAMには幾つかのタイプがあり、最も広く
使用されているものはバイポーラメモリであつ
て、それは現在入手可能なものの中で最も高速の
メモリの一つである。バイポーラRAMに於いて
は、多数の個別的なトランジスタメモリセルをマ
トリクス上に配設し、縦列のセルをビツト線で相
互接続させ、且つ横列のセルを上部ワード線と下
部ワード線との間に接続してあり、高選択電圧を
上部ワード線に印加する事によつて１列のメモリ
セルを動作可能とさせ、且つ下部ワード線を介し
て適宜の電流源又はシンクへ至る電流路を形成す
る。従つて、メモリマトリクス内に於ける何れの
セルも特定のビツト線対と特定のワード線対との
交点として識別しうるものである。

通常、選択したセルから読出しを行なう場合に
は、上部ワード線を選択すると共にその電圧を上
昇させ、且つビツト線対上の電圧を一定レベルに
維持する。次いで、その特定のビツト線対に接続
されているメモリセルトランジスタのオン・オフ
状態によつてビツト線対の一方に於ける電流の有
無を検知する事によつてそのセルから読取りを行
なう。

特定のセルに書込みを行なう場合には、同様
に、その選択されたセルが接続されている上部ワ
ード線上の電圧を上昇させ、且つ一方のビツト線
上の電圧を下降させてそのビツト線に接続されて
いるトランジスタをオンさせる事によつて行な
う。高品質で高速のRAMは迅速にスイツチ動作
されるものでなければならないので、読取り乃至
は書込みを行なうために選択されたセルに関連し
た特定の上部ワード線は極めて迅速に高状態にス
イツチ動作されねばならず、且つその時間はビツ
ト線に接続されているセンス増幅器がそのビツト
線とワード線との交点に於ける選択されたセルか
らデータを迅速に取り出す極めて短時間の間に成
されねばならない。

選択されているワード線が急に非選択状態とさ
れた場合に、上部ワード線上の電圧は迅速に低状
態に下降されねばならない。この電圧がゆつくり
と下降する場合には、次ぎのサイクルに於ける全
く別のセルの読取り又は書込み動作によつてその
ワード線に関連したメモリセルに対し偶発的な読
取り又は書込みを行なう場合がある。即ち、上部
ワード線上に高イネーブル電圧が印加されて選択
状態にあるセルが非選択状態とされて中間状態を
遷移中に、同時に別のワード線がスイツチ動作さ
れて高選択状態とされ別のセルからの読取り又は
書込みを行なう場合がある。この様な状態に於い
ては、多くの場合に、中間状態にあるセルに関し
て意図しない読取り又は書込みが行なわれてしま
う。この様なエラーの発生を回避する為には、メ
モリを低速で動作させて非選択状態とされたワー
ド線を低状態へ回復する為の余裕を与える必要が
ある。

本発明は、以上の点に鑑み成されたものであつ
て、非選択状態とされたワード線を放電させる改
良型回路を提供する事を目的とする。

本発明の１特徴によれば、複数個の電気的導体
の各々に於ける電圧が第１選択電圧から中間状態
遷移を経て第２電圧レベルへ降下する場合に前記
導体の各々を迅速に放電させる放電回路を提供す
るものであつて、前記回路には、複数個の第１ト
ランジスタが設けられておりその各々のトランジ
スタが前記複数個の導体の一つと前記第１トラン
ジスタの全てのエミツタに共通接続されている第
１電流源導体との間に於いて抵抗要素と直列接続
されており、前記複数個の第１トランジスタの
各々のベースに接続されると共に夫々の電気的導
体に接続されて制御回路が設けられており、前記
制御回路は前記夫々の導体上の電圧よりもV_BE分
だけ低い電圧を前記ベースに印加し、前記複数個
の第１トランジスタの内その制御回路から最も高
いベース電圧を受ける特定の第１トランジスタが
前記第１電流源導体及び前記複数個の第１トラン
ジスタの各々のエミツタ上に前記電圧レベルを確
立し、複数個の第２トランジスタが設けられてお
りその各々は前記複数個の導体の一つと前記第２
トランジスタの全てのエミツタに共通接続されて
いる第２電流源導体との間に接続されており、前
記第２トランジスタの各々のベースが前記第１ト
ランジスタの対応するもののコレクタに接続され
ており、前記複数個の第２トランジスタの内最も
高いベース電圧を受ける特定の第２トランジスタ
が前記第２電流源導体及び前記複数個の第２トラ
ンジスタの各々のエミツタ上に前記電圧レベルを
確立するものである。

以下、添付の図面を参考に本発明の具体的実施
の態様に付いて詳細に説明する。第１図は理想的
なランダムアクセスメモリのワード線を選択又は
非選択状態とした場合の電圧と時間に関する遷移
状態を示した説明図である。メモリに対して読取
り又は書込みを行なう場合に、適宜のワード線駆
動回路によつて上部ワード線に高電圧のセレクト
電圧１０を印加する事によつて１列分のセルがイ
ネーブルされる。参照番号１２によつて示した如
く、そのワード線が非選択状態とされ、且つ、参
照番号１４で示した如く、別の上部ワード線が選
択状態とされた場合に、非選択状態とされた上部
ワード線上の電圧が低電圧の非選択レベル１６へ
迅速に降下し、選択状態とされたワード線上の電
圧が高電圧の選択レベル１８へ迅速に上昇する事
が最も望ましい。

しかしながら、従来の回路に於いては、第１図
に示した様な理想的なスイツチング特性を得る事
は出来ず、上部ワード線及び下部ワード線とそれ
らに関連する回路を迅速に放電させる事が出来な
いので、現実的なスイツチング特性は第２図に示
した様になる。第２図に於いて、非選択状態にさ
れると、選択されているワード線はその高選択状
態２０から急激に電圧を降下しはじめる。しかし
ながら、中間状態領域、即ち第２図に於いて点線
２２と点線２４とで示した間の領域を遷移する間
は、参照番号２６で示した様に、電圧降下は次第
に緩かとなり、又参照番号２８で示した様に、多
くの回路に於いては一時的に中間部分に於いて平
衡状態を示す事がある。減少しながら上昇する時
間３２の間にその様な電圧特性を示すワード線内
の選択したセル内に書込みを行なうためにビツト
線電圧を降下させた場合には、その様なビツト線
に接続されている非選択セルであつて中間電圧状
態を遷移下降中であり且つ点線の垂直線３４で示
した近似位置２８上の曲線に沿つて変化中である
場合には、電圧が十分に高いのでそのセルに誤つ
て再書込みを行なう可能性がある。この様なエラ
ーを避ける為に、従来、読取り及び書込みのサイ
クルを遅くしてワード線電圧レベルを十分に降下
させる事を必要としていた。

第３図に示した回路は上部ワード線と下部ワー
ド線及びそれらに関連した回路を急速に放電させ
る事が可能な回路であつて、ワード線が非選択状
態とされた場合には、迅速に中間状態遷移を通過
させて、ワード線回復時間を短縮すると共にメモ
リの安定性を増加させる事を可能とするものであ
る。

第３図は、メモリマトリクスの１部を示すと共
に、本発明のワード線回復回路の概略を示してい
る。メモリマトリクスは複数個のメモリセル３６
を有しており、これらのセルはビツト線対３８，
４０及び４２，４４の間に縦列状に配列されると
共に、上部ワード線及び下部ワード線４６，４
８；５０，５２；５４，５６の間に横列状に配設
されている。メモリから読取りを行なつたり又は
メモリへ書込みを行なう場合には、選択回路（不
図示）によつて上部ワード線の一つを選択し、且
つ選択された上部ワード線上の電圧を通常のアド
レスされていない電圧レベルよりも高いレベルに
上昇させる。

便宜上、ベース―エミツタ電圧V_BEを本明細書
及び添付図面に於いてはφで表し、それはバイポ
ーラトランジスタ及びダイオードの順方向電圧に
対しては約0.75ボルトの値を有するものである。
本明細書及び第３図中に示した電圧は任意の便宜
的な基準レベルに関連するものであつて、ここに
於ける好適実施例に於いては、全ての電圧レベル
は回路システムの電圧レベルであるV_CC以下の電
圧を示している。上部ワード線４６が選択され、
且つそれに印加される電圧がV_CC基準電圧よりも
−1.3φ小さいものである場合には、下部ワード線
４８はメモリセル内のトランジスタのV_BEによつ
てV_CC基準電圧よりも−2.3φ低い電圧レベルに降
下される。

更に、第３図に於けるワード線対５４，５６が
非選択状態にあるものと仮定し、且つワード線５
４，５６に関連した全てのセルに対して非選択状
態待機電力を維持する為に、上部ワード線は−
2.8φの非選択電圧レベルに維持し、従つて下部ワ
ード線５６は基準電圧レベルよりも−3.8φ下の電
圧レベルとなる。

ワード線５０，５２は、選択状態とされたか又
は非選択状態とされる事によつて中間状態遷移し
ているものと仮定する。従つて、上部ワード線５
０はこの様な時点に於いて−2.0φの電圧を担持し
ており、従つて下部ワード線５２は−3.0φの電圧
を担持する。

本ワード線回復回路はメモリの各ワード線に接
続されると共に二つの電流源５８，６０に接続さ
れている二重比較・禁止回路を有している。これ
ら全ての比較・禁止回路は同一の構成を有してい
る。ワード線４６，４８に関連した比較・禁止回
路は、NPNトランジスタ６２を有しており、そ
のベースは電圧回路に接続されており、前記電圧
回路は、好適には、接地基準電圧とダイオード６
６のカソードとの間に接続されている電流源６４
を有するものである。尚、ダイオード６６のアノ
ードは下部ワード線４８等の様な下部ワード線に
接続されている。トランジスタ６２のエミツタは
導体６８に接続されており、該導体６８は電流源
５８を介して接地基準電圧に接続されている。ト
ランジスタ６２のコレクタは、抵抗７０を介して
ワード線４８に接続されると共に、二重コレクタ
トランジスタ７２のベースに接続されている。ト
ランジスタ７２は同一の構成を有しベースを相互
接続させ且つエミツタを相互接続させた一対の
NPNトランジスタで構成することが可能であつ
て、相互接続させたエミツタを導体７４に接続さ
せ、且つ該導体７４は電流源６０を介して接地接
続されている。トランジスタ７２の一方のコレク
タ、又は一対のトランジスタ７２の一方のコレク
タは、下部ワード線４８に接続されており、他方
のコレクタは上部ワード線４６に接続されてい
る。

中間状態を遷移中であるワード線５０，５２に
関連している本ワード線回復回路は、NPNトラ
ンジスタ７６を有しており、該トランジスタ７６
のベースは電流源７８を介して接地接続されると
共に、ダイオード８０のカソードに接続されてい
る。尚、ダイオード８０のアノードは下部ワード
線５２に接続されている。トランジスタ７６のエ
ミツタは導体６８に接続されており、そのコレク
タは抵抗８２を介して下部ワード線５２に接続さ
れると共に、二重コレクタトランジスタ８４のベ
ースに接続されている。トランジスタ８４のエミ
ツタは導体７４に接続されており、一方トランジ
スタ８４の二つのコレクタは、夫々、上部ワード
線５０及び下部ワード線５２へ接続されている。

非選択状態とされているワード線５４，５６に
関連した本ワード線回復回路は、NPNトランジ
スタ８６を有しており、該トランジスタ８６のベ
ースは電流源８８を介して接地接続されると共
に、ダイオード９０のカソードに接続されてい
る。尚、ダイオード９０のアノードは下部ワード
線５６に接続されている。トランジスタ８６のコ
レクタは抵抗９２を介して下部ワード線５６に接
続されると共に、二重コレクタトランジスタ９４
のベースに接続されている。トランジスタ８６の
エミツタは導体６８に接続されており、トランジ
スタ９４のエミツタは導体７４に接続されてい
る。トランジスタ９４の二つのコレクタは、
夫々、上部ワード線５４及び下部ワード線５６に
接続されている。

電流源６０へ電流を供給する為にNPNトラン
ジスタ９６が設けられているが、このトランジス
タが電流を供給する場合は導体７４を介してその
他の電流が流れていない場合であつて、これはど
のワード線も中間状態に無い場合に発生する。ト
ランジスタ９６のコレクタはV_CC電源に接続され
ており、そのエミツタは導体７４に接続されてい
る。基準電圧がトランジスタ９６のベースに供給
されており、第２図に示した点線２５及び非選択
レベル３０の間の電圧範囲に於ける導通状態を維
持している。

本回復回路の動作を説明すると、二つの比較が
本回路によつて行なわれる。第１の比較は、“単
一コレクタ”トランジスタ、例えばトランジスタ
６２，７６，８６、によつて行なわれ、メモリ内
のどのワード線が高レベルの選択状態にあるかを
決定する。ダイオード６６，８０，９０は、下部
ワード線電圧を夫々のトランジスタのベース電圧
レベルよりも1φだけ電圧を降下させる。この様
にして高電圧状態に選択されたワード線に接続さ
れた特定のトランジスタ（図示の実施例に於いて
は、トランジスタ６２が選択されたワード線対の
下部ワード線４８に接続される）が、最も高いベ
ース電圧を受け、そのトランジスタが電流を導通
させてそのエミツタ電圧レベルを更に1φ降下さ
せる。このトランジスタ６２のエミツタ上の電圧
レベルは、導体６８上の電圧レベル及びその他全
てのトランジスタ７６，８６のエミツタ上の電圧
レベルを確定する。これらその他のトランジスタ
７６，８６のベース・エミツタ電圧はそれらのス
レツシユホールドレベル以下であるので、これら
のトランジスタはオフ状態にある。従つて、第１
比較回路は、第２図に示した点線２０と２３との
間の電圧範囲に於いて動作する。

２番目の比較は二重コレクタトランジスタ７
２，８４，９４によつて行なわれるものであつ
て、これらのトランジスタは、第２図に示した点
線２３と２４との間の電圧範囲に於いて動作す
る。最も高いベース電圧を受けるトランジスタが
オンであり、この導通状態にあるトランジスタを
介しての1φの電圧降下によつてその他のトラン
ジスタが非導通状態となる様にそれらのエミツタ
電圧レベルを確立する。

次いで、本発明の動作を詳細に説明する。選択
された上部ワード線４６に関連した下部ワード線
４８は−2.3φの電圧レベルにある。電流がダイオ
ード６６を介して流れ、且つ電流源６４を介して
接地へ流れる。ダイオード６６は選択されたワー
ド線電圧から1φだけ電圧レベルを降下させ、従
つてトランジスタ６２のベースは−3.3φにあり、
抵抗７０を介して導体６８へ電流を導通させる。
トランジスタ６２はベース及びエミツタ間の電圧
を1φだけ降下させるので、導体６８上の電圧レ
ベルはトランジスタ６２によつて、−4.3φに設定
され、この電圧レベルはトランジスタ７６，８６
のエミツタに印加される。抵抗７０の抵抗値及び
その他のワード線回路に於ける対応する抵抗８２
及び９２の抵抗値は注意深く選択されており、導
通用トランジスタ６２がオンの場合に、抵抗７０
を介しての電圧降下がそれに対応するトランジス
タのコレクタ上に−3.8φの電圧を与えるものであ
り、その電圧は非選択状態とされた下部ワード線
５６上の電圧と同じである。

ワード線５０，５２は中間状態遷移にあり、上
部ワード線５０上の電圧が−2.0φであり、下部ワ
ード線５２上の電圧が−3.0φであるとする。ダイ
オード８０を介して更に電圧降下が生じ、トラン
ジスタ７６のベース上の電圧は−4.0φとなる。上
述した如く、選択されたワード線４６，４８に関
連するトランジスタ６２は導通状態にあり導体６
８及びそれに接続されている全てのエミツタを−
4.3φの電圧レベルに設定している。従つて、ベー
ス電圧が−4.0φでありエミツタ電圧が−4.3φであ
るトランジスタ７６は、スレツシユホールド以下
であり、従つてオフ状態となつている。−3.0φの
レベルにあるベース電流が下部ワード線５２から
抵抗８２を介してトランジスタ８４へ導通され、
そのトランジスタをオンさせて、降下中の中間状
態にあるワード線５０，５２を導体７４及び電流
源６０を介して急速に放電させる。導体７４上の
瞬間的な電圧レベルは−4.0φに降下され、この電
圧が該導体に接続されている全ての複数コレクタ
トランジスタのエミツタ上の電圧レベルを確立す
る。

尚、選択されたワード線４６，４８に関し、ト
ランジスタ６２のコレクタ上の電圧、すなわち複
数コレクタトランジスタ７２のベース上の電圧は
−3.8φである。考慮中の時点に於いては、導体７
４上の電圧レベル、従つてトランジスタ７２のエ
ミツタ電圧は−4.0φに設定されているので、ベー
ス・エミツタ電圧はスレツシユホールド以下であ
り、従つてトランジスタ７２はオフされて選択さ
れたワード線４６，４８を放電する事は無い。

非選択状態とされたワード線５４，５６は、電
圧レベル−2.8φ及び−3.8φを夫々担持している。
ダイオード９０は下部ワード線５６の電圧を−
4.8φへ降下させ、その降下された電圧がトランジ
スタ８６のベースに印加される。エミツタの電圧
レベルは導通状態にあるトランジスタ６２によつ
て−4.3φに設定されているのでトランジスタ８６
はオフ状態にバイアスされている。従つて、下部
ワード線５６からの−3.8φの電圧がそのままトラ
ンジスタ９４のベースに印加される。トランジス
タ９４のエミツタは導通状態にあるトランジスタ
８４によつて−4.0φの電圧に設定されている。従
つて、トランジスタ９４はオフであり、ワード線
５４及び５６上の電圧レベルは何等影響を受ける
事がない。

以上、本発明の具体的構成に付いて詳細に説明
したが、本発明はこれら具体例に限定されるべき
ものではなく、本発明の技術的範囲を逸脱する事
無しに種々の変形が可能である事は勿論である。
例えば、上述の説明に於いては、本回復回路がバ
イポーラRAMに接続された場合に付いて説明し
たが、本発明はアレイ上の線に於いて１本の線が
常に高状態にある場合にその高状態にある線を回
復する場合の任意の回路に適用可能なものであ
る。

【図面の簡単な説明】

第１図はメモリワード線を選択状態及び非選択
状態とした場合の理想的な電圧―時間変化を示し
た説明図、第２図は従来技術によつてワード線を
選択状態及び非選択状態とした場合の電圧―時間
変化を示した説明図、第３図は本発明の回復回路
を使用したメモリマトリクスの１部を示した回路
図、である。 符号の説明、３６：メモリセル、３８，４０，
４２，４４：ビツト線、４６，５０，５４：上部
ワード線、４８，５２，５６：下部ワード線、６
８，７４：導体。

Claims (1)

1. 【特許請求の範囲】 １ 複数個の電気的導体の各々に於ける電圧が第
   １選択電圧レベルから中間状態遷移を経て第２電
   圧レベルへ降下する場合に前記各導体を迅速に放
   電する放電回路に於いて、複数個の第１トランジ
   スタが設けられておりその各々が前記複数個の導
   体の一つと前記第１トランジスタの全てのエミツ
   タに共通接続された第１電流源導体との間に於い
   て抵抗要素と直列接続されており、前記複数個の
   第１トランジスタの各々のベースに接続されると
   共に夫々の電気的導体に接続された制御回路が設
   けられており、前記制御回路は前記夫々の導体上
   の電圧よりもV_BEだけ低い電圧を前記トランジス
   タのベースに印加し、前記複数個のトランジスタ
   の内で制御回路から最も高いベース電圧を受ける
   特定の第１トランジスタが前記第１電流源導体及
   び前記複数個の第１トランジスタの各々のエミツ
   タに電圧レベルを確立し、複数個の第２トランジ
   スタを設けてありその各々が前記複数個の導体の
   一つと前記第２トランジスタの全てのエミツタに
   共通接続された第２電流源導体との間に接続され
   ており、前記第２トランジスタの各々のベースが
   前記第１トランジスタの対応するもののコレクタ
   に接続されており、前記複数個の第２トランジス
   タの内で最も高いベース電圧を受ける特定の第２
   トランジスタが前記第２電流源導体及び前記複数
   個の第２トランジスタの各々のエミツタに電圧レ
   ベルを確立する事を特徴とする回路。 ２ 上記第１項に於いて、前記制御回路が第３電
   流源に直列接続されたダイオードを有し、前記ダ
   イオードのアノードが前記導体に接続されている
   事を特徴とする回路。 ３ 上記第１項又は第２項に於いて、電圧源と前
   記第２電流源導体との間に第３トランジスタが接
   続されており、前記第２トランジスタが非導通状
   態にある期間の間前記第３トランジスタが連続的
   に導通状態となつて前記第２電流源へ電流を供給
   する事を特徴とする回路。 ４ 上記第１項乃至第３項の内の何れか１項に於
   いて、前記第２トランジスタの各々が夫々のベー
   スを相互接続し且つ夫々のエミツタを相互接続し
   た実質的に同一の複数個のトランジスタを有し、
   前記複数個のトランジスタの各々のコレクタが別
   の導体に接続されており、前記第１導体上の電圧
   レベルが前記第１選択電圧レベル以下に降下した
   場合に前記導体を放電する事を特徴とする回路。 ５ 上記第１項乃至第３項の内の何れか１項に於
   いて、前記第２トランジスタの各々がベースと、
   エミツタと、複数個のコレクタとを有し、前記コ
   レクタの各々が別々の導体に接続されており、前
   記第１導体上の電圧レベルが前記第１選択電圧レ
   ベル以下に降下した場合に前記導体を放電させる
   事を特徴とする回路。 ６ 上記第１項乃至第３項の内の何れか１項に於
   いて、前記第１導体の各々が、上部ワード線と下
   部ワード線からなる複数個の対を有すると共に列
   状に配設され且つ前記対の各々の間に接続された
   複数個のメモリセルを有するRAMの下部ワード
   線の一つである事を特徴とする回路。 ７ 上記第４項又は第５項に於いて、前記第１導
   体の各々が、上部ワード線と下部ワード線とから
   なる複数個の対を有すると共に列状に配設され前
   記対の各々の間に接続された複数個のメモリセル
   を有するRAMの下部ワード線の一つであり、前
   記複数個の第２トランジスタの１トランジスタに
   於けるコレクタがワード線対に於ける各ワード線
   に接続されていて前記下部ワード線上の電圧が前
   記第１選択レベル以下に降下した場合に前記ワー
   ド線対を迅速に放電させる事を特徴とする回路。