JPH07105697A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07105697A JPH07105697A JP5251661A JP25166193A JPH07105697A JP H07105697 A JPH07105697 A JP H07105697A JP 5251661 A JP5251661 A JP 5251661A JP 25166193 A JP25166193 A JP 25166193A JP H07105697 A JPH07105697 A JP H07105697A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 ある特定のプリデコード信号にのみ大きな容
量が付加されることがない半導体記憶装置を提供する。 【構成】 プリデコード信号／Ｘ１・／Ｘ２〜Ｘ１・Ｘ
２に対応させてトランスミッションゲートＴＧ４１〜Ｔ
Ｇ４４およびヒューズ４０１〜４０４を一つずつ直列に
設ける。トランスミッションゲートＴＧ４１〜ＴＧ４４
をオンまたはオフするためのヒューズ４６３と、出力Ｓ
ｂを接地するためのヒューズ４１０を設ける。冗長メモ
リセル行を使用しない場合は、すべてのヒューズを接続
しておき、トランスミッションゲートＴＧ４１〜ＴＧ４
４をオフするとともに、出力Ｓｂを接地する。冗長メモ
リセル行を使用する場合は、伝送するプリデコード信号
／Ｘ１・／Ｘ２〜Ｘ１・Ｘ２に対応する一つのヒューズ
４０１〜４０４のみを残して他のヒューズをすべて切断
する。
量が付加されることがない半導体記憶装置を提供する。 【構成】 プリデコード信号／Ｘ１・／Ｘ２〜Ｘ１・Ｘ
２に対応させてトランスミッションゲートＴＧ４１〜Ｔ
Ｇ４４およびヒューズ４０１〜４０４を一つずつ直列に
設ける。トランスミッションゲートＴＧ４１〜ＴＧ４４
をオンまたはオフするためのヒューズ４６３と、出力Ｓ
ｂを接地するためのヒューズ４１０を設ける。冗長メモ
リセル行を使用しない場合は、すべてのヒューズを接続
しておき、トランスミッションゲートＴＧ４１〜ＴＧ４
４をオフするとともに、出力Ｓｂを接地する。冗長メモ
リセル行を使用する場合は、伝送するプリデコード信号
／Ｘ１・／Ｘ２〜Ｘ１・Ｘ２に対応する一つのヒューズ
４０１〜４０４のみを残して他のヒューズをすべて切断
する。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、メモリ部分の欠陥を救済するための冗長回路
を含む半導体記憶装置に関する。
し、特に、メモリ部分の欠陥を救済するための冗長回路
を含む半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、スタティックランダムアクセ
スメモリ（以下「ＳＲＡＭ」という）やダイナミックラ
ンダムアクセスメモリ（以下「ＤＲＡＭ」という）のよ
うな半導体記憶装置は、製造における歩留りを向上させ
るため、冗長回路を備えている。製造された半導体記憶
装置内のメモリ部分に欠陥が存在するとき、そのメモリ
部分は冗長回路の機能により救済される。すなわち、従
来の半導体記憶装置では、欠陥メモリセルを含む行また
は列が予め定められたスペア行または列と機能的に置換
えられる。
スメモリ（以下「ＳＲＡＭ」という）やダイナミックラ
ンダムアクセスメモリ（以下「ＤＲＡＭ」という）のよ
うな半導体記憶装置は、製造における歩留りを向上させ
るため、冗長回路を備えている。製造された半導体記憶
装置内のメモリ部分に欠陥が存在するとき、そのメモリ
部分は冗長回路の機能により救済される。すなわち、従
来の半導体記憶装置では、欠陥メモリセルを含む行また
は列が予め定められたスペア行または列と機能的に置換
えられる。
【０００３】この発明は、一般にＳＲＡＭやＤＲＡＭの
ような半導体記憶装置に適用可能であるが、以下の記載
では、この発明が一例としてＳＲＡＭに適用される場合
について説明する。
ような半導体記憶装置に適用可能であるが、以下の記載
では、この発明が一例としてＳＲＡＭに適用される場合
について説明する。
【０００４】図７は、従来のＳＲＡＭ５００の構成を示
すブロック図である。図７を参照して、ＳＲＡＭ５００
は、ｎ個のメモリセルブロックＢＫ0 ないしＢＫ
n-1 と、アクセスされるべきメモリセルブロックＢＫ0
ないしＢＫn-1 を選択するためのブロックセレクタ回路
３２とを含む。メモリセルブロックＢＫ0 ないしＢＫ
n-1 のうちの１つ、たとえばメモリセルブロックＢＫ0
は、メモリセルアレイ１ａと、冗長メモリセル行（ＲＭ
Ｃ）７ａと、行デコーダ３ａと、冗長行デコーダ（ＲＲ
Ｄ）５５０ａと、ビット線に接続されたビット線負荷回
路１７ａと、アクセスされるべきビット線対を選択する
ためのマルチプレクサ８ａと、データ書込のための書込
バッファ３３ａと、データ読出のためのセンスアンプ９
ａとを含む。
すブロック図である。図７を参照して、ＳＲＡＭ５００
は、ｎ個のメモリセルブロックＢＫ0 ないしＢＫ
n-1 と、アクセスされるべきメモリセルブロックＢＫ0
ないしＢＫn-1 を選択するためのブロックセレクタ回路
３２とを含む。メモリセルブロックＢＫ0 ないしＢＫ
n-1 のうちの１つ、たとえばメモリセルブロックＢＫ0
は、メモリセルアレイ１ａと、冗長メモリセル行（ＲＭ
Ｃ）７ａと、行デコーダ３ａと、冗長行デコーダ（ＲＲ
Ｄ）５５０ａと、ビット線に接続されたビット線負荷回
路１７ａと、アクセスされるべきビット線対を選択する
ためのマルチプレクサ８ａと、データ書込のための書込
バッファ３３ａと、データ読出のためのセンスアンプ９
ａとを含む。
【０００５】ＳＲＡＭ５００は、さらに、外部から与え
られる行アドレス信号ＲＡを受ける行アドレスバッファ
２と、外部から与えられる列アドレス信号ＣＡを受ける
列アドレスバッファ５と、外部から与えられるブロック
アドレス信号ＢＡを受けるブロックアドレスバッファ３
１と、行アドレスバッファ２から与えられる列アドレス
信号Ｘを予めデコードする行プリデコーダ４と、列アド
レスバッファ５から与えられる列アドレス信号Ｙをデコ
ードする列デコーダ６と、入力データＤｉを受けるデー
タ入力バッファ１３と、出力データＤｏを出力するデー
タ出力バッファ１０と、外部から与えられるチップ選択
信号ＣＳおよび読出書込制御信号ＲＷＣに応答して動作
する読出／書込制御回路１６とを含む。
られる行アドレス信号ＲＡを受ける行アドレスバッファ
２と、外部から与えられる列アドレス信号ＣＡを受ける
列アドレスバッファ５と、外部から与えられるブロック
アドレス信号ＢＡを受けるブロックアドレスバッファ３
１と、行アドレスバッファ２から与えられる列アドレス
信号Ｘを予めデコードする行プリデコーダ４と、列アド
レスバッファ５から与えられる列アドレス信号Ｙをデコ
ードする列デコーダ６と、入力データＤｉを受けるデー
タ入力バッファ１３と、出力データＤｏを出力するデー
タ出力バッファ１０と、外部から与えられるチップ選択
信号ＣＳおよび読出書込制御信号ＲＷＣに応答して動作
する読出／書込制御回路１６とを含む。
【０００６】ブロックセレクタ回路３２は、ブロックア
ドレスバッファ３１から出力される信号Ｚに応答して、
メモリセルブロックＢＫ0 ないしＢＫn-1 を選択するた
めのブロック選択信号ＢＳ0 ないしＢＳn-1 を出力す
る。各ブロック選択信号ＢＳ0ないしＢＳn-1 は、対応
するメモリセルブロックＢＫ0 ないしＢＫn-1 内の対応
する行デコーダおよびセンスアンプに与えられる。対応
する行デコーダおよびセンスアンプは、活性化されたブ
ロック選択信号に応答して動作する。
ドレスバッファ３１から出力される信号Ｚに応答して、
メモリセルブロックＢＫ0 ないしＢＫn-1 を選択するた
めのブロック選択信号ＢＳ0 ないしＢＳn-1 を出力す
る。各ブロック選択信号ＢＳ0ないしＢＳn-1 は、対応
するメモリセルブロックＢＫ0 ないしＢＫn-1 内の対応
する行デコーダおよびセンスアンプに与えられる。対応
する行デコーダおよびセンスアンプは、活性化されたブ
ロック選択信号に応答して動作する。
【０００７】次に、通常のアクセス動作について説明す
る。たとえば、メモリセルブロックＢＫ0 がアクセスさ
れるとき、活性化されたブロック選択信号ＢＳ0 が行デ
コーダ３ａおよびセンスアンプ９ａに与えられる。デー
タ読出において、行デコーダ３ａおよび列デコーダ６が
メモリセルアレイ１ａ内の図示されていないメモリセル
を指定する。指定されたメモリセル内にストアされたデ
ータ信号は、マルチプレクサ８ａを介してセンスアンプ
９ａに与えられる。センスアンプ９ａによって増幅され
たデータ信号は、データ出力バッファ１０を介して出力
データＤｏとして出力される。
る。たとえば、メモリセルブロックＢＫ0 がアクセスさ
れるとき、活性化されたブロック選択信号ＢＳ0 が行デ
コーダ３ａおよびセンスアンプ９ａに与えられる。デー
タ読出において、行デコーダ３ａおよび列デコーダ６が
メモリセルアレイ１ａ内の図示されていないメモリセル
を指定する。指定されたメモリセル内にストアされたデ
ータ信号は、マルチプレクサ８ａを介してセンスアンプ
９ａに与えられる。センスアンプ９ａによって増幅され
たデータ信号は、データ出力バッファ１０を介して出力
データＤｏとして出力される。
【０００８】書込動作において、入力データＤｉがデー
タ入力バッファ１３を介して書込バッファ３３ａに与え
られる。書込バッファ３３ａは、読出／書込制御回路１
６から与えられる制御信号に応答して、与えられたデー
タ信号をマルチプレクサ８ａを介してメモリセルアレイ
１ａに与える。したがって、行デコーダ３ａおよび列デ
コーダ６によって指定されたメモリセルにデータが書込
まれる。
タ入力バッファ１３を介して書込バッファ３３ａに与え
られる。書込バッファ３３ａは、読出／書込制御回路１
６から与えられる制御信号に応答して、与えられたデー
タ信号をマルチプレクサ８ａを介してメモリセルアレイ
１ａに与える。したがって、行デコーダ３ａおよび列デ
コーダ６によって指定されたメモリセルにデータが書込
まれる。
【０００９】もし、メモリセルアレイ１ａ内のある１つ
のメモリセル行中に何らかの欠陥が存在することが発見
された場合には、その欠陥メモリセル行は、冗長メモリ
セル行７ａと次のように機能的に置換えられる。欠陥メ
モリセル行の位置を示す欠陥メモリセルアドレスは、冗
長行デコーダ５５０ａ内に設けられたヒューズ（図示せ
ず）を選択的に切断することにより、プログラムされ
る。したがって、欠陥メモリセルが存在する行へのアク
セス要求がされたとき、冗長行デコーダ５５０ａの機能
により、欠陥メモリセル行に変えて冗長メモリセル行７
ａがアクセスされる。言い換えると、欠陥メモリセル行
が、電気的にまたは機能的に冗長メモリセル行７ａより
置換えられる。欠陥メモリセルの救済のためのこれら冗
長回路の動作は、後で詳細に説明される。
のメモリセル行中に何らかの欠陥が存在することが発見
された場合には、その欠陥メモリセル行は、冗長メモリ
セル行７ａと次のように機能的に置換えられる。欠陥メ
モリセル行の位置を示す欠陥メモリセルアドレスは、冗
長行デコーダ５５０ａ内に設けられたヒューズ（図示せ
ず）を選択的に切断することにより、プログラムされ
る。したがって、欠陥メモリセルが存在する行へのアク
セス要求がされたとき、冗長行デコーダ５５０ａの機能
により、欠陥メモリセル行に変えて冗長メモリセル行７
ａがアクセスされる。言い換えると、欠陥メモリセル行
が、電気的にまたは機能的に冗長メモリセル行７ａより
置換えられる。欠陥メモリセルの救済のためのこれら冗
長回路の動作は、後で詳細に説明される。
【００１０】図８は、図７に示したＳＲＡＭ５００のメ
モリセルアレイ１ａを含む要部の回路図である。図８を
参照して、表示の簡単化のため、メモリセルアレイ１内
の４つのメモリセル２４ａないし２４ｄだけが示され
る。メモリセル２４ａおよび２４ｃは、ビット線２０ａ
と２０ｂとの間に接続される。メモリセル２４ｂおよび
２４ｄは、ビット線２１ａと２１ｂとの間に接続され
る。
モリセルアレイ１ａを含む要部の回路図である。図８を
参照して、表示の簡単化のため、メモリセルアレイ１内
の４つのメモリセル２４ａないし２４ｄだけが示され
る。メモリセル２４ａおよび２４ｃは、ビット線２０ａ
と２０ｂとの間に接続される。メモリセル２４ｂおよび
２４ｄは、ビット線２１ａと２１ｂとの間に接続され
る。
【００１１】ビット線負荷回路１７ａは、各々が対応す
る１本のビット線２０ａ，２０ｂ，２１ａおよび２１ｂ
と電源電位ＶCCとの間に接続されたｎチャネルＭＯＳト
ランジスタ２５ａ，２５ｂ，２６ａおよび２６ｂを含
む。一方、マルチプレクサ８ａは、Ｉ／Ｏ線対２９ａ，
２９ｂとビット線２０ａ，２０ｂ，２１ａおよび２１ｂ
との間に接続されたｎチャネルＭＯＳトランジスタ２７
ａ，２７ｂ，２８ａおよび２８ｂを含む。Ｉ／Ｏ線対２
９ａおよび２９ｂは、センスアンプ９ａの入力および書
込バッファ３３ａの出力に接続される。
る１本のビット線２０ａ，２０ｂ，２１ａおよび２１ｂ
と電源電位ＶCCとの間に接続されたｎチャネルＭＯＳト
ランジスタ２５ａ，２５ｂ，２６ａおよび２６ｂを含
む。一方、マルチプレクサ８ａは、Ｉ／Ｏ線対２９ａ，
２９ｂとビット線２０ａ，２０ｂ，２１ａおよび２１ｂ
との間に接続されたｎチャネルＭＯＳトランジスタ２７
ａ，２７ｂ，２８ａおよび２８ｂを含む。Ｉ／Ｏ線対２
９ａおよび２９ｂは、センスアンプ９ａの入力および書
込バッファ３３ａの出力に接続される。
【００１２】行デコーダ３ａは、アクセスされるべきメ
モリセル２４ａ，２４ｂ，２４ｃ，２４ｄに接続されて
いるワード線ＷＬ0 およびＷＬ1 のうちの１本を選択的
に活性化する。ワード線ＷＬ0 に接続されたメモリセル
２４ａおよび２４ｂは、１つのメモリセル行を構成す
る。たとえば、ワード線ＷＬ0 が活性化されたとき、メ
モリセル２４ａおよび２４ｂを含むメモリセル行がアク
セスされる。一方、列デコーダ６は、アクセスされるべ
きメモリセル列を選択するための列選択信号Ｙ0および
Ｙ1 のうちの一方を活性化する。たとえば、列選択信号
Ｙ0 が活性化されたとき、トランジスタ２７ａおよび２
７ｂがオンするので、メモリセル２４ａおよび２４ｃを
含むメモリセル列がアクセスされる。
モリセル２４ａ，２４ｂ，２４ｃ，２４ｄに接続されて
いるワード線ＷＬ0 およびＷＬ1 のうちの１本を選択的
に活性化する。ワード線ＷＬ0 に接続されたメモリセル
２４ａおよび２４ｂは、１つのメモリセル行を構成す
る。たとえば、ワード線ＷＬ0 が活性化されたとき、メ
モリセル２４ａおよび２４ｂを含むメモリセル行がアク
セスされる。一方、列デコーダ６は、アクセスされるべ
きメモリセル列を選択するための列選択信号Ｙ0および
Ｙ1 のうちの一方を活性化する。たとえば、列選択信号
Ｙ0 が活性化されたとき、トランジスタ２７ａおよび２
７ｂがオンするので、メモリセル２４ａおよび２４ｃを
含むメモリセル列がアクセスされる。
【００１３】図９は、図８に示したメモリセルの一例を
示す回路図である。図９を参照して、このメモリセルＭ
Ｃ１（たとえば図８の２４ａ）は、ＮチャネルＭＯＳト
ランジスタ４１ａおよび４１ｂと、高抵抗負荷としての
抵抗４３ａおよび４３ｂと、アクセスゲートとしてのＮ
チャネルＭＯＳトランジスタ４２ａおよび４２ｂを含
む。
示す回路図である。図９を参照して、このメモリセルＭ
Ｃ１（たとえば図８の２４ａ）は、ＮチャネルＭＯＳト
ランジスタ４１ａおよび４１ｂと、高抵抗負荷としての
抵抗４３ａおよび４３ｂと、アクセスゲートとしてのＮ
チャネルＭＯＳトランジスタ４２ａおよび４２ｂを含
む。
【００１４】図１０は、図８に示したメモリセルの別の
例を示す回路図である。図１０を参照して、このメモリ
セルＭＣ２は、ＮチャネルＭＯＳトランジスタ４１ａお
よび４１ｂと、負荷として働くＰチャネルＭＯＳトラン
ジスタ４４ａおよび４４ｂと、アクセスゲートとしての
ＮチャネルＭＯＳトランジスタ４２ａおよび４２ｂを含
む。
例を示す回路図である。図１０を参照して、このメモリ
セルＭＣ２は、ＮチャネルＭＯＳトランジスタ４１ａお
よび４１ｂと、負荷として働くＰチャネルＭＯＳトラン
ジスタ４４ａおよび４４ｂと、アクセスゲートとしての
ＮチャネルＭＯＳトランジスタ４２ａおよび４２ｂを含
む。
【００１５】図１１は、図８に示したメモリセル２４ａ
の読出動作を説明するためのタイミング図である。図１
１を参照して、横軸は時間の経過を示し、縦軸は電位
（ボルト）を示す。ラインＡＤｉは、行アドレスバッフ
ァ２および列アドレスバッファ５の入力信号の変化を示
す。ラインＡＤｏは、行および列アドレスバッファ２お
よび５の出力信号の変化を示す。ラインＷＬ0 は、メモ
リセル２４ａに接続されたワード線ＷＬ0 の変化を示
す。ラインＩ／Ｏは、Ｉ／Ｏ線対２９ａおよび２９ｂの
変化を示す。ラインＳＡ0 は、センスアンプ９ａの出力
信号の変化を示す。ラインＤｏは、データ出力バッファ
１０の出力信号の変化を示す。
の読出動作を説明するためのタイミング図である。図１
１を参照して、横軸は時間の経過を示し、縦軸は電位
（ボルト）を示す。ラインＡＤｉは、行アドレスバッフ
ァ２および列アドレスバッファ５の入力信号の変化を示
す。ラインＡＤｏは、行および列アドレスバッファ２お
よび５の出力信号の変化を示す。ラインＷＬ0 は、メモ
リセル２４ａに接続されたワード線ＷＬ0 の変化を示
す。ラインＩ／Ｏは、Ｉ／Ｏ線対２９ａおよび２９ｂの
変化を示す。ラインＳＡ0 は、センスアンプ９ａの出力
信号の変化を示す。ラインＤｏは、データ出力バッファ
１０の出力信号の変化を示す。
【００１６】時刻ｔ0 において、入力アドレス信号ＡＤ
ｉが変化する。したがって、アドレスバッファ２および
５の出力信号ＡＤｏは、時刻ｔ1 において変化する。時
刻ｔ 2 において、ワード線ＷＬ0 の電位が変化するの
で、メモリセル２４ａ内にストアされたデータ信号がビ
ット線対２０ａ，２０ｂに伝えられる。これに加えて、
列デコーダ６から出力される列選択信号Ｙ0 が高レベル
になるので、トランジスタ２７ａおよび２７ｂがオンす
る。したがって、時刻ｔ3 において、Ｉ／Ｏ線対２９ａ
および２９ｂの電位が変化する。
ｉが変化する。したがって、アドレスバッファ２および
５の出力信号ＡＤｏは、時刻ｔ1 において変化する。時
刻ｔ 2 において、ワード線ＷＬ0 の電位が変化するの
で、メモリセル２４ａ内にストアされたデータ信号がビ
ット線対２０ａ，２０ｂに伝えられる。これに加えて、
列デコーダ６から出力される列選択信号Ｙ0 が高レベル
になるので、トランジスタ２７ａおよび２７ｂがオンす
る。したがって、時刻ｔ3 において、Ｉ／Ｏ線対２９ａ
および２９ｂの電位が変化する。
【００１７】時刻ｔ4 において、センスアンプ９ａが読
出／書込制御回路１６から与えられる制御信号に応答し
て活性化されるので、センスアンプ９ａによるデータの
増幅が行なわれる。したがって、時刻ｔ5 において、デ
ータ出力バッファ１０の出力信号Ｄｏが、メモリセル２
４ａから読出されたデータにしたがって変化する。
出／書込制御回路１６から与えられる制御信号に応答し
て活性化されるので、センスアンプ９ａによるデータの
増幅が行なわれる。したがって、時刻ｔ5 において、デ
ータ出力バッファ１０の出力信号Ｄｏが、メモリセル２
４ａから読出されたデータにしたがって変化する。
【００１８】図１２は、図７に示した行プリデコーダ４
の回路図である。図１２に示した例は、行アドレス信号
ＲＡのうちの２ビットをプリデコードした場合だけを示
す。図１２を参照して、プリデコーダ４は、図７に示し
た行アドレスバッファ２から出力される信号Ｘ１および
Ｘ２ならびにそれらの反転信号／Ｘ１および／Ｘ２をそ
れぞれ選択的に受けるＮＡＮＤゲート４５ａないし４５
ｄと、インバータ４６ａないし４６ｄとを含む。インバ
ータ４６ａないし４６ｄの出力は、／Ｘ１・／Ｘ２，Ｘ
１・／Ｘ２，／Ｘ１・Ｘ２およびＸ１・Ｘ２に対応する
プリデコード信号となる。
の回路図である。図１２に示した例は、行アドレス信号
ＲＡのうちの２ビットをプリデコードした場合だけを示
す。図１２を参照して、プリデコーダ４は、図７に示し
た行アドレスバッファ２から出力される信号Ｘ１および
Ｘ２ならびにそれらの反転信号／Ｘ１および／Ｘ２をそ
れぞれ選択的に受けるＮＡＮＤゲート４５ａないし４５
ｄと、インバータ４６ａないし４６ｄとを含む。インバ
ータ４６ａないし４６ｄの出力は、／Ｘ１・／Ｘ２，Ｘ
１・／Ｘ２，／Ｘ１・Ｘ２およびＸ１・Ｘ２に対応する
プリデコード信号となる。
【００１９】次に、プリデコーダ４の動作について説明
する。図７に示した行アドレスバッファ２に外部からＸ
１およびＸ２が低レベルのときに選択されるアドレスに
対応した行アドレス信号ＲＡが与えられる。行アドレス
バッファ２は、低レベルの信号Ｘ１およびＸ２ならびに
高レベルの信号／Ｘ１および／Ｘ２を出力する。したが
って、図１２に示したＮＡＮＤゲート４５ａだけが低レ
ベルの信号を出力し、他のＮＡＮＤゲート４５ｂないし
４５ｄは高レベルの信号を出力する。その結果、プリデ
コード信号／Ｘ１・／Ｘ２だけが高レベルになり（活性
化され）、他のプリデコード信号Ｘ１・／Ｘ２，／Ｘ１
・Ｘ２，およびＸ１・Ｘ２は低レベルに保たれる。
する。図７に示した行アドレスバッファ２に外部からＸ
１およびＸ２が低レベルのときに選択されるアドレスに
対応した行アドレス信号ＲＡが与えられる。行アドレス
バッファ２は、低レベルの信号Ｘ１およびＸ２ならびに
高レベルの信号／Ｘ１および／Ｘ２を出力する。したが
って、図１２に示したＮＡＮＤゲート４５ａだけが低レ
ベルの信号を出力し、他のＮＡＮＤゲート４５ｂないし
４５ｄは高レベルの信号を出力する。その結果、プリデ
コード信号／Ｘ１・／Ｘ２だけが高レベルになり（活性
化され）、他のプリデコード信号Ｘ１・／Ｘ２，／Ｘ１
・Ｘ２，およびＸ１・Ｘ２は低レベルに保たれる。
【００２０】同様にして、Ｘ１が高レベル、Ｘ２が低レ
ベルのときに選択されるアドレスに対応した行アドレス
信号ＲＡが与えられたときはＸ１・／Ｘ２だけが、Ｘ１
が低レベル、Ｘ２が高レベルのときに選択されるアドレ
スに対応した行アドレス信号ＲＡが与えられたときは／
Ｘ１・Ｘ２だけが、Ｘ１およびＸ２が高レベルのときに
選択されるアドレスに対応した行アドレス信号ＲＡが与
えられたときはＸ１・Ｘ２だけが、高レベルになり（活
性化され）、他のプリデコード信号は低レベルに保たれ
る。
ベルのときに選択されるアドレスに対応した行アドレス
信号ＲＡが与えられたときはＸ１・／Ｘ２だけが、Ｘ１
が低レベル、Ｘ２が高レベルのときに選択されるアドレ
スに対応した行アドレス信号ＲＡが与えられたときは／
Ｘ１・Ｘ２だけが、Ｘ１およびＸ２が高レベルのときに
選択されるアドレスに対応した行アドレス信号ＲＡが与
えられたときはＸ１・Ｘ２だけが、高レベルになり（活
性化され）、他のプリデコード信号は低レベルに保たれ
る。
【００２１】図１３は、図７に示したブロックセレクタ
回路３２の回路図である。図１３を参照して、ブロック
セレクタ回路３２は、ブロックアドレスバッファ３１か
ら出力された信号Ｚ０およびＺ１ならびにそれらの反転
信号／Ｚ０および／Ｚ１のうちの２つを選択的にそれぞ
れ受けるＮＡＮＤゲート１００ａないし１００ｄと、イ
ンバータ１０１ａないし１０１ｄとを含む。図７に示し
たＳＲＡＭ５００は、ｎ個のメモリブロックを備えてい
るが、図１３に示したブロックセレクタ回路３２は、表
示および説明を簡単化するため、４つのメモリブロック
のうちの１つを選択するための回路が示されている。入
力信号Ｚ０，／Ｚ０，Ｚ１および／Ｚ１は、外部から与
えられるブロックアドレス信号ＢＡの下位２ビットから
得られる。インバータ１０１ａないし１０１ｄはブロッ
ク選択信号ＢＳ0 ないしＢＳ3 をそれぞれ出力する。
回路３２の回路図である。図１３を参照して、ブロック
セレクタ回路３２は、ブロックアドレスバッファ３１か
ら出力された信号Ｚ０およびＺ１ならびにそれらの反転
信号／Ｚ０および／Ｚ１のうちの２つを選択的にそれぞ
れ受けるＮＡＮＤゲート１００ａないし１００ｄと、イ
ンバータ１０１ａないし１０１ｄとを含む。図７に示し
たＳＲＡＭ５００は、ｎ個のメモリブロックを備えてい
るが、図１３に示したブロックセレクタ回路３２は、表
示および説明を簡単化するため、４つのメモリブロック
のうちの１つを選択するための回路が示されている。入
力信号Ｚ０，／Ｚ０，Ｚ１および／Ｚ１は、外部から与
えられるブロックアドレス信号ＢＡの下位２ビットから
得られる。インバータ１０１ａないし１０１ｄはブロッ
ク選択信号ＢＳ0 ないしＢＳ3 をそれぞれ出力する。
【００２２】次に、ブロックセレクタ回路３２の動作に
ついて説明する。一例として、メモリセルブロックＢＫ
0 を選択する場合について説明する。図７に示したブロ
ックアドレスバッファ３１に外部からメモリブロックＢ
Ｋ0 を指定するブロックアドレス信号ＢＡが与えられ
る。ブロックアドレスバッファ３１は、低レベルの信号
Ｚ０およびＺ１ならびに高レベルの信号／Ｚ０および／
Ｚ１を出力する。したがって、図１３に示したＮＡＮＤ
ゲート１００ａだけが低レベルの信号を出力し、他のＮ
ＡＮＤゲート１００ｂないし１００ｄは高レベルの信号
を出力する。その結果、ブロック選択信号ＢＳ0 だけが
高レベルになり（活性化され）、他のブロック選択信号
ＢＳ1 ないしＢＳ3 は低レベルに保たれる。
ついて説明する。一例として、メモリセルブロックＢＫ
0 を選択する場合について説明する。図７に示したブロ
ックアドレスバッファ３１に外部からメモリブロックＢ
Ｋ0 を指定するブロックアドレス信号ＢＡが与えられ
る。ブロックアドレスバッファ３１は、低レベルの信号
Ｚ０およびＺ１ならびに高レベルの信号／Ｚ０および／
Ｚ１を出力する。したがって、図１３に示したＮＡＮＤ
ゲート１００ａだけが低レベルの信号を出力し、他のＮ
ＡＮＤゲート１００ｂないし１００ｄは高レベルの信号
を出力する。その結果、ブロック選択信号ＢＳ0 だけが
高レベルになり（活性化され）、他のブロック選択信号
ＢＳ1 ないしＢＳ3 は低レベルに保たれる。
【００２３】図１４は、図７に示した行デコーダ３ａお
よび冗長行デコーダ５５０ａの回路ブロック図である。
図１４に示した例は、メモリセルアレイ１ａ内の８つの
メモリセル行および１つの冗長メモリセル行にアクセス
するための回路部分だけを示す。図７に示した他のメモ
リブロックＢＫ1 ないしＢＫn-1 内に設けられた行デコ
ーダ３ｂ，…および冗長行デコーダ５５０ｂ，…も、図
１４に示したものと同様の回路構成であることが指摘さ
れる。
よび冗長行デコーダ５５０ａの回路ブロック図である。
図１４に示した例は、メモリセルアレイ１ａ内の８つの
メモリセル行および１つの冗長メモリセル行にアクセス
するための回路部分だけを示す。図７に示した他のメモ
リブロックＢＫ1 ないしＢＫn-1 内に設けられた行デコ
ーダ３ｂ，…および冗長行デコーダ５５０ｂ，…も、図
１４に示したものと同様の回路構成であることが指摘さ
れる。
【００２４】図１４を参照して、行デコーダ３ａは、図
７に示したプリデコーダ４から出力される信号Ｘ０，／
Ｘ０ならびに／Ｘ１・／Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・
Ｘ２，およびＸ１・Ｘ２をそれぞれ選択的に受けるＮＡ
ＮＤゲート５５ａないし５５ｈと、インバータ５６ａな
いし５６ｈとを含む。インバータ５６ａないし５６ｈの
出力は、ワード線ＷＬ0 ないしＷＬ7 にそれぞれ接続さ
れる。プリデコード信号Ｘ０，／Ｘ０ならびに／Ｘ１・
／Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・Ｘ２，およびＸ１・Ｘ
２は外部から与えられる行アドレス信号ＲＡのうちの下
位３ビットから得られる。
７に示したプリデコーダ４から出力される信号Ｘ０，／
Ｘ０ならびに／Ｘ１・／Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・
Ｘ２，およびＸ１・Ｘ２をそれぞれ選択的に受けるＮＡ
ＮＤゲート５５ａないし５５ｈと、インバータ５６ａな
いし５６ｈとを含む。インバータ５６ａないし５６ｈの
出力は、ワード線ＷＬ0 ないしＷＬ7 にそれぞれ接続さ
れる。プリデコード信号Ｘ０，／Ｘ０ならびに／Ｘ１・
／Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・Ｘ２，およびＸ１・Ｘ
２は外部から与えられる行アドレス信号ＲＡのうちの下
位３ビットから得られる。
【００２５】冗長行デコーダ５５０ａは、冗長行デコー
ダ５５０ａ自身を能動化するための冗長イネーブル回路
５１と、欠陥メモリセルが存在するメモリセル行を規定
する欠陥アドレスをプログラムするためのアドレスプロ
グラム回路５２および５３と、ＮＡＮＤゲート５５ｉ
と、インバータ５６ｉとを含む。インバータ５６ｉの出
力は、冗長メモリセル行７をアクセスするためのワード
線ＷＬＲに接続される。ＮＡＮＤゲート５５ｉは、冗長
イネーブル回路５１、アドレスプログラム回路５２およ
び５３から出力される冗長イネーブル信号ＲＥ、Ｓａお
よびＳｂを受けるように接続される。
ダ５５０ａ自身を能動化するための冗長イネーブル回路
５１と、欠陥メモリセルが存在するメモリセル行を規定
する欠陥アドレスをプログラムするためのアドレスプロ
グラム回路５２および５３と、ＮＡＮＤゲート５５ｉ
と、インバータ５６ｉとを含む。インバータ５６ｉの出
力は、冗長メモリセル行７をアクセスするためのワード
線ＷＬＲに接続される。ＮＡＮＤゲート５５ｉは、冗長
イネーブル回路５１、アドレスプログラム回路５２およ
び５３から出力される冗長イネーブル信号ＲＥ、Ｓａお
よびＳｂを受けるように接続される。
【００２６】図１５は、冗長イネーブル回路５１の回路
図である。図１４に示した冗長イネーブル回路５１は、
図１５に示した回路５１により実現される。図１５を参
照して、冗長イネーブル回路５１は、電源電位ＶCCとノ
ード７０との間に並列に接続されたキャパシタ７１、抵
抗７２およびＰチャネルＭＯＳトランジスタ７４と、ノ
ード７０と接地との間に接続されたプログラムのための
ヒューズ７３と、カスケードされたインバータ７５およ
び７６とを含む。
図である。図１４に示した冗長イネーブル回路５１は、
図１５に示した回路５１により実現される。図１５を参
照して、冗長イネーブル回路５１は、電源電位ＶCCとノ
ード７０との間に並列に接続されたキャパシタ７１、抵
抗７２およびＰチャネルＭＯＳトランジスタ７４と、ノ
ード７０と接地との間に接続されたプログラムのための
ヒューズ７３と、カスケードされたインバータ７５およ
び７６とを含む。
【００２７】冗長回路が使用されるとき、すなわちメモ
リセルアレイ内の欠陥メモリセルが存在するとき、ヒュ
ーズ７３が切断される。したがって、ノード７０が高レ
ベル、すなわち、電源電位ＶCCに保たれるので、高レベ
ルの冗長イネーブル信号ＲＥが出力される。他方、冗長
回路が使用されないとき、すなわちメモリセルアレイ内
の欠陥メモリセルが存在しないとき、ヒューズ７３は切
断されない。したがって、ノード７０が低レベル、すな
わち接地レベルに保たれるので、低レベルの冗長イネー
ブル信号ＲＥが出力される。
リセルアレイ内の欠陥メモリセルが存在するとき、ヒュ
ーズ７３が切断される。したがって、ノード７０が高レ
ベル、すなわち、電源電位ＶCCに保たれるので、高レベ
ルの冗長イネーブル信号ＲＥが出力される。他方、冗長
回路が使用されないとき、すなわちメモリセルアレイ内
の欠陥メモリセルが存在しないとき、ヒューズ７３は切
断されない。したがって、ノード７０が低レベル、すな
わち接地レベルに保たれるので、低レベルの冗長イネー
ブル信号ＲＥが出力される。
【００２８】図１６は、アドレスプログラム回路５２の
回路図である。図１４に示したアドレスプログラム回路
５２は図１６に示した回路５２を用いて実現される。図
１６を参照して、アドレスプログラム回路５２は、電源
電位ＶCCとノード６０との間に並列に接続されたキャパ
シタ６１、抵抗６２およびＰチャネルＭＯＳトランジス
タ６４と、ノード６０と接地との間に接続されたプログ
ラムのためのヒューズ６３と、カスケードされたインバ
ータ６５および６６と、２つのＣＭＯＳトランスミッシ
ョンゲートＴＧ１およびＴＧ２を含む。トランスミッシ
ョンゲートＴＧ１は、ノード６７の電位に応答して、入
力信号／Ｘ０を通過させる。トランスミッションゲート
ＴＧ２は、ノード６７の電位に応答して、入力信号Ｘ０
を通過させる。入力信号Ｘ０および／Ｘ０のうちの一方
が、ヒューズ６３の接続または非接続に応じて、出力信
号Ｓａとして出力される。
回路図である。図１４に示したアドレスプログラム回路
５２は図１６に示した回路５２を用いて実現される。図
１６を参照して、アドレスプログラム回路５２は、電源
電位ＶCCとノード６０との間に並列に接続されたキャパ
シタ６１、抵抗６２およびＰチャネルＭＯＳトランジス
タ６４と、ノード６０と接地との間に接続されたプログ
ラムのためのヒューズ６３と、カスケードされたインバ
ータ６５および６６と、２つのＣＭＯＳトランスミッシ
ョンゲートＴＧ１およびＴＧ２を含む。トランスミッシ
ョンゲートＴＧ１は、ノード６７の電位に応答して、入
力信号／Ｘ０を通過させる。トランスミッションゲート
ＴＧ２は、ノード６７の電位に応答して、入力信号Ｘ０
を通過させる。入力信号Ｘ０および／Ｘ０のうちの一方
が、ヒューズ６３の接続または非接続に応じて、出力信
号Ｓａとして出力される。
【００２９】動作において、ヒューズ６３が切断されて
いるとき、ノード６４の電位が高レベルに保たれる。し
たがって、ノード６７の電位がインバータ６５により低
レベルに固定されるので、トランスミッションゲートＴ
Ｇ２がオンする。したがって、入力信号Ｘ０が出力信号
Ｓａとして伝送される。これとは逆に、ヒューズ６３が
接続されているとき、ノード６０の電位が低レベルに保
たれるので、ノード６７の電位が高レベルに保たれる。
したがって、トランスミッションゲートＴＧ１がオンす
るので、入力信号／Ｘ０が出力信号Ｓａとして伝送され
る。
いるとき、ノード６４の電位が高レベルに保たれる。し
たがって、ノード６７の電位がインバータ６５により低
レベルに固定されるので、トランスミッションゲートＴ
Ｇ２がオンする。したがって、入力信号Ｘ０が出力信号
Ｓａとして伝送される。これとは逆に、ヒューズ６３が
接続されているとき、ノード６０の電位が低レベルに保
たれるので、ノード６７の電位が高レベルに保たれる。
したがって、トランスミッションゲートＴＧ１がオンす
るので、入力信号／Ｘ０が出力信号Ｓａとして伝送され
る。
【００３０】図１７は、アドレスプログラム回路５３の
回路図である。図１４に示したアドレスプログラム回路
５３は図１７に示した回路５３を用いて実現される。図
１７を参照して、アドレスプログラム回路５３は、電源
電位ＶCCとノード１６０との間に並列に接続されたキャ
パシタ１６１、抵抗１６２およびＰチャネルＭＯＳトラ
ンジスタ１６４と、ノード１６０と接地との間に接続さ
れたプログラムのためのヒューズ１６３と、カスケード
されたインバータ１６５および１６６を含む。さらに、
アドレスプログラム回路５３は、電源電位ＶCCとノード
２６０との間に並列に接続されたキャパシタ２６１、抵
抗２６２およびＰチャネルＭＯＳトランジスタ２６４
と、ノード２６０と接地との間に接続されたプログラム
のためのヒューズ２６３と、カスケードされたインバー
タ２６５および２６６を含む。
回路図である。図１４に示したアドレスプログラム回路
５３は図１７に示した回路５３を用いて実現される。図
１７を参照して、アドレスプログラム回路５３は、電源
電位ＶCCとノード１６０との間に並列に接続されたキャ
パシタ１６１、抵抗１６２およびＰチャネルＭＯＳトラ
ンジスタ１６４と、ノード１６０と接地との間に接続さ
れたプログラムのためのヒューズ１６３と、カスケード
されたインバータ１６５および１６６を含む。さらに、
アドレスプログラム回路５３は、電源電位ＶCCとノード
２６０との間に並列に接続されたキャパシタ２６１、抵
抗２６２およびＰチャネルＭＯＳトランジスタ２６４
と、ノード２６０と接地との間に接続されたプログラム
のためのヒューズ２６３と、カスケードされたインバー
タ２６５および２６６を含む。
【００３１】また、アドレスプログラム回路５３は、２
つずつ直列された４組のＣＭＯＳトランスミッションゲ
ートＴＧ１１およびＴＧ２１，ＴＧ１２およびＴＧ２
２，ＴＧ１３およびＴＧ２３ならびにＴＧ１４およびＴ
Ｇ２４を含む。トランスミッションゲートＴＧ１１およ
びＴＧ２１は、ノード１６７および２６７の電位に応答
して、入力信号／Ｘ１・／Ｘ２を通過させる。入力信号
Ｘ１・Ｘ２，／Ｘ１・Ｘ２，Ｘ１・／Ｘ２および／Ｘ１
・／Ｘ２のうちの１つが、ヒューズ１６３およびヒュー
ズ２６３の接続または非接続に応じて、出力信号Ｓｂと
して出力される。
つずつ直列された４組のＣＭＯＳトランスミッションゲ
ートＴＧ１１およびＴＧ２１，ＴＧ１２およびＴＧ２
２，ＴＧ１３およびＴＧ２３ならびにＴＧ１４およびＴ
Ｇ２４を含む。トランスミッションゲートＴＧ１１およ
びＴＧ２１は、ノード１６７および２６７の電位に応答
して、入力信号／Ｘ１・／Ｘ２を通過させる。入力信号
Ｘ１・Ｘ２，／Ｘ１・Ｘ２，Ｘ１・／Ｘ２および／Ｘ１
・／Ｘ２のうちの１つが、ヒューズ１６３およびヒュー
ズ２６３の接続または非接続に応じて、出力信号Ｓｂと
して出力される。
【００３２】動作において、ヒューズ１６３およびヒュ
ーズ２６３が切断されているとき、ノード１６０および
２６０の電位が高レベルに保たれる。したがって、ノー
ド１６７および２６７の電位がインバータ１６５および
２６５により低レベルに固定されるので、トランスミッ
ションゲートＴＧ１２，ＴＧ１４，ＴＧ２３およびＴＧ
２４がオンする。直列されたトランスミッションゲート
ＴＧ１４およびＴＧ２４のみが、入力信号Ｘ１・Ｘ２を
通過させる。したがって、入力信号Ｘ１・Ｘ２が出力信
号Ｓｂとして伝送される。
ーズ２６３が切断されているとき、ノード１６０および
２６０の電位が高レベルに保たれる。したがって、ノー
ド１６７および２６７の電位がインバータ１６５および
２６５により低レベルに固定されるので、トランスミッ
ションゲートＴＧ１２，ＴＧ１４，ＴＧ２３およびＴＧ
２４がオンする。直列されたトランスミッションゲート
ＴＧ１４およびＴＧ２４のみが、入力信号Ｘ１・Ｘ２を
通過させる。したがって、入力信号Ｘ１・Ｘ２が出力信
号Ｓｂとして伝送される。
【００３３】また、ヒューズ１６３が接続され、ヒュー
ズ２６３が切断されているとき、ノード１６０および２
６０の電位がそれぞれ低および高レベルに保たれる。し
たがって、ノード１６７および２６７の電位がインバー
タ１６５および２６５によりそれぞれ高および低レベル
に固定されるので、トランスミッションゲートＴＧ１
１，ＴＧ１３，ＴＧ２３およびＴＧ２４がオンする。直
列されたトランスミッションゲートＴＧ１３およびＴＧ
２３のみが、入力信号／Ｘ１・Ｘ２を通過させる。した
がって、入力信号／Ｘ１・Ｘ２が出力信号Ｓｂとして伝
送される。
ズ２６３が切断されているとき、ノード１６０および２
６０の電位がそれぞれ低および高レベルに保たれる。し
たがって、ノード１６７および２６７の電位がインバー
タ１６５および２６５によりそれぞれ高および低レベル
に固定されるので、トランスミッションゲートＴＧ１
１，ＴＧ１３，ＴＧ２３およびＴＧ２４がオンする。直
列されたトランスミッションゲートＴＧ１３およびＴＧ
２３のみが、入力信号／Ｘ１・Ｘ２を通過させる。した
がって、入力信号／Ｘ１・Ｘ２が出力信号Ｓｂとして伝
送される。
【００３４】さらに、ヒューズ１６３が切断され、ヒュ
ーズ２６３が接続されているとき、ノード１６０および
２６０の電位がそれぞれ高および低レベルに保たれる。
したがって、ノード１６７および２６７の電位がインバ
ータ１６５および２６５によりそれぞれ低および高レベ
ルに固定されるので、トランスミッションゲートＴＧ１
２，ＴＧ１４，ＴＧ２１およびＴＧ２２がオンする。直
列されたトランスミッションゲートＴＧ１２およびＴＧ
２２のみが、入力信号Ｘ１・／Ｘ２を通過させる。した
がって、入力信号Ｘ１・／Ｘ２が出力信号Ｓｂとして伝
送される。
ーズ２６３が接続されているとき、ノード１６０および
２６０の電位がそれぞれ高および低レベルに保たれる。
したがって、ノード１６７および２６７の電位がインバ
ータ１６５および２６５によりそれぞれ低および高レベ
ルに固定されるので、トランスミッションゲートＴＧ１
２，ＴＧ１４，ＴＧ２１およびＴＧ２２がオンする。直
列されたトランスミッションゲートＴＧ１２およびＴＧ
２２のみが、入力信号Ｘ１・／Ｘ２を通過させる。した
がって、入力信号Ｘ１・／Ｘ２が出力信号Ｓｂとして伝
送される。
【００３５】また、ヒューズ１６３およびヒューズ２６
３が接続されているとき、ノード１６０および２６０の
電位が低レベルに保たれる。したがって、ノード１６７
および２６７の電位がインバータ１６５および２６５に
より高レベルに固定されるので、トランスミッションゲ
ートＴＧ１１，ＴＧ１３，ＴＧ２１およびＴＧ２２がオ
ンする。直列されたトランスミッションゲートＴＧ１１
およびＴＧ２１のみが、入力信号／Ｘ１・／Ｘ２を通過
させる。したがって、入力信号／Ｘ１・／Ｘ２が出力信
号Ｓｂとして伝送される。
３が接続されているとき、ノード１６０および２６０の
電位が低レベルに保たれる。したがって、ノード１６７
および２６７の電位がインバータ１６５および２６５に
より高レベルに固定されるので、トランスミッションゲ
ートＴＧ１１，ＴＧ１３，ＴＧ２１およびＴＧ２２がオ
ンする。直列されたトランスミッションゲートＴＧ１１
およびＴＧ２１のみが、入力信号／Ｘ１・／Ｘ２を通過
させる。したがって、入力信号／Ｘ１・／Ｘ２が出力信
号Ｓｂとして伝送される。
【００３６】図１５，図１６および図１７に示した回路
が適用されている図１４に示した冗長行デコーダ５５０
ａの動作について以下に説明する。まず、メモリセルア
レイ１ａ内に欠陥メモリセルが存在しない場合、すなわ
ち冗長メモリセル行７ａがアクセスされない場合につい
て説明する。この場合では、冗長イネーブル回路５１内
のヒューズ（すなわち図１５に示したヒューズ７３に相
当する）が切断されない。したがって、低レベルの冗長
イネーブル信号ＲＥがＮＡＮＤゲート５５ｉに与えられ
る。したがって、ＮＡＮＤゲート５５ｉの出力信号が高
レベルに保たれるので、インバータ５６ｉが低レベルの
冗長ワード線信号ＷＬＲを出力する。その結果、冗長メ
モリセル行７ａがアクセスされないことになる。
が適用されている図１４に示した冗長行デコーダ５５０
ａの動作について以下に説明する。まず、メモリセルア
レイ１ａ内に欠陥メモリセルが存在しない場合、すなわ
ち冗長メモリセル行７ａがアクセスされない場合につい
て説明する。この場合では、冗長イネーブル回路５１内
のヒューズ（すなわち図１５に示したヒューズ７３に相
当する）が切断されない。したがって、低レベルの冗長
イネーブル信号ＲＥがＮＡＮＤゲート５５ｉに与えられ
る。したがって、ＮＡＮＤゲート５５ｉの出力信号が高
レベルに保たれるので、インバータ５６ｉが低レベルの
冗長ワード線信号ＷＬＲを出力する。その結果、冗長メ
モリセル行７ａがアクセスされないことになる。
【００３７】行デコーダ３ａ内のＮＡＮＤゲート５ａな
いし５５ｈは、ＮＡＮＤゲート５５ｉの高レベルの出力
信号および高レベルのブロック選択信号ＢＳ0 を受け
る。したがって、ＮＡＮＤゲート５５ａないし５５ｈ
は、プリデコーダ４から与えられる信号Ｘ０，／Ｘ０な
らびにＸ１・／Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・Ｘ２，お
よびＸ１・Ｘ２に応答して、ワード線ＷＬ0 ないしＷＬ
7 のうちの１本を選択的に活性化する（選択的に高レベ
ルにもたらす）。したがって、活性化されたワード線に
接続されたメモリセル行がアクセスされ得る。
いし５５ｈは、ＮＡＮＤゲート５５ｉの高レベルの出力
信号および高レベルのブロック選択信号ＢＳ0 を受け
る。したがって、ＮＡＮＤゲート５５ａないし５５ｈ
は、プリデコーダ４から与えられる信号Ｘ０，／Ｘ０な
らびにＸ１・／Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・Ｘ２，お
よびＸ１・Ｘ２に応答して、ワード線ＷＬ0 ないしＷＬ
7 のうちの１本を選択的に活性化する（選択的に高レベ
ルにもたらす）。したがって、活性化されたワード線に
接続されたメモリセル行がアクセスされ得る。
【００３８】メモリセルアレイ１ａ内に欠陥メモリセル
が存在する場合、すなわち冗長メモリセル行７ａによる
置換が用いられる場合では、冗長イネーブル回路５１内
のヒューズ（すなわち図１５に示したヒューズ７３に相
当する）が切断される。したがって、高レベルの冗長イ
ネーブル信号ＲＥがＮＡＮＤゲート５５ｉに与えられ
る。これに加えて、欠陥メモリセルが存在する行、すな
わち欠陥メモリセル行を規定する行アドレスが、アドレ
スプログラム回路５２および５３内のヒューズを選択的
に切断することによりプログラムされる。
が存在する場合、すなわち冗長メモリセル行７ａによる
置換が用いられる場合では、冗長イネーブル回路５１内
のヒューズ（すなわち図１５に示したヒューズ７３に相
当する）が切断される。したがって、高レベルの冗長イ
ネーブル信号ＲＥがＮＡＮＤゲート５５ｉに与えられ
る。これに加えて、欠陥メモリセルが存在する行、すな
わち欠陥メモリセル行を規定する行アドレスが、アドレ
スプログラム回路５２および５３内のヒューズを選択的
に切断することによりプログラムされる。
【００３９】仮に、ワード線ＷＬ0 に接続されたメモリ
セル行内に欠陥メモリセルが存在したと仮定すると、こ
のメモリセル行を規定するためのプログラムが行なわれ
る。すなわち、行アドレスプログラム回路５２および５
３において対応するヒューズ６３，１６３および２６３
を接続状態で残すことにより、この場合のプログラムが
行なわれる。その結果、アドレスプログラム回路５２
は、入力信号／Ｘ０を出力信号Ｓａとして出力する。一
方、アドレスプログラム回路５３は、入力信号／Ｘ１・
／Ｘ２を出力信号Ｓｂとして出力する。したがって、い
ずれも高レベルの入力信号／Ｘ０および／Ｘ１・／Ｘ２
が与えられたとき、高レベルの出力信号ＳａおよびＳｂ
がＮＡＮＤゲート５５ｉに与えられる。その結果、ＮＡ
ＮＤゲート５５ｉが低レベルの信号を出力するので、イ
ンバータ５６ｉが高レベルの冗長ワード線信号ＷＬＲを
出力する。冗長メモリセル行７ａは、高レベルの冗長ワ
ード線信号ＷＬＲに応答してアクセスされる。これに加
えて、ＮＡＮＤゲート５５ｉの低レベルの出力信号がＮ
ＡＮＤゲート５５ａにも与えられるので、ＮＡＮＤゲー
ト５５ａが不能化される。言い換えると、ワード線ＷＬ
0 に接続されたメモリセル行は、このときアクセスされ
なくなる。
セル行内に欠陥メモリセルが存在したと仮定すると、こ
のメモリセル行を規定するためのプログラムが行なわれ
る。すなわち、行アドレスプログラム回路５２および５
３において対応するヒューズ６３，１６３および２６３
を接続状態で残すことにより、この場合のプログラムが
行なわれる。その結果、アドレスプログラム回路５２
は、入力信号／Ｘ０を出力信号Ｓａとして出力する。一
方、アドレスプログラム回路５３は、入力信号／Ｘ１・
／Ｘ２を出力信号Ｓｂとして出力する。したがって、い
ずれも高レベルの入力信号／Ｘ０および／Ｘ１・／Ｘ２
が与えられたとき、高レベルの出力信号ＳａおよびＳｂ
がＮＡＮＤゲート５５ｉに与えられる。その結果、ＮＡ
ＮＤゲート５５ｉが低レベルの信号を出力するので、イ
ンバータ５６ｉが高レベルの冗長ワード線信号ＷＬＲを
出力する。冗長メモリセル行７ａは、高レベルの冗長ワ
ード線信号ＷＬＲに応答してアクセスされる。これに加
えて、ＮＡＮＤゲート５５ｉの低レベルの出力信号がＮ
ＡＮＤゲート５５ａにも与えられるので、ＮＡＮＤゲー
ト５５ａが不能化される。言い換えると、ワード線ＷＬ
0 に接続されたメモリセル行は、このときアクセスされ
なくなる。
【００４０】また、別の例として、ワード線ＷＬ1 に接
続されたメモリセル行内に欠陥メモリセルが存在する場
合では、アドレスプログラム回路５２内の対応するヒュ
ーズ６３が切断され、アドレスプログラム回路５３内の
対応するヒューズ１６３および２６３が接続状態で残さ
れる。その結果、ＮＡＮＤゲート５５ｉは、高レベルの
入力信号Ｘ０および／Ｘ１・／Ｘ２が与えられたとき能
動化され、冗長ワード線信号ＷＬＲが活性化される。
続されたメモリセル行内に欠陥メモリセルが存在する場
合では、アドレスプログラム回路５２内の対応するヒュ
ーズ６３が切断され、アドレスプログラム回路５３内の
対応するヒューズ１６３および２６３が接続状態で残さ
れる。その結果、ＮＡＮＤゲート５５ｉは、高レベルの
入力信号Ｘ０および／Ｘ１・／Ｘ２が与えられたとき能
動化され、冗長ワード線信号ＷＬＲが活性化される。
【００４１】上記の記載では、８本のメモリセル行のう
ちの１本を選択するためのプログラミングが説明された
が、実際にはメモリセルアレイ１ａ内には多数のメモリ
セル行が含まれている。したがって、メモリセル行の数
に応じてアドレスプログラム回路が追加的に設けられる
ことが指摘される。また、その際行アドレス信号ＲＡの
うちの３ビットからプリデコード信号を作ることがあ
る。そのとき、プリデコーダの出力は、８つとなる。
ちの１本を選択するためのプログラミングが説明された
が、実際にはメモリセルアレイ１ａ内には多数のメモリ
セル行が含まれている。したがって、メモリセル行の数
に応じてアドレスプログラム回路が追加的に設けられる
ことが指摘される。また、その際行アドレス信号ＲＡの
うちの３ビットからプリデコード信号を作ることがあ
る。そのとき、プリデコーダの出力は、８つとなる。
【００４２】図１８は、プリデコーダの出力が８つの場
合のアドレスプログラム回路５４の回路図である。図１
８を参照して、アドレスプログラム回路５４は、電源電
位Ｖ CCとノード１６０との間に並列に接続されたキャパ
シタ１６１、抵抗１６２およびＰチャネルＭＯＳトラン
ジスタ１６４と、ノード１６０と接地との間に接続され
たプログラムのためのヒューズ１６３と、カスケードさ
れたインバータ１６５および１６６を含む。また、アド
レスプログラム回路５４は、電源電位ＶCCとノード２６
０との間に並列に接続されたキャパシタ２６１、抵抗２
６２およびＰチャネルＭＯＳトランジスタ２６４と、ノ
ード２６０と接地との間に接続されたプログラムのため
のヒューズ２６３と、カスケードされたインバータ２６
５および２６６を含む。さらに、アドレスプログラム回
路５４は、電源電位ＶCCとノード３６０との間に並列に
接続されたキャパシタ３６１、抵抗３６２およびＰチャ
ネルＭＯＳトランジスタ３６４と、ノード３６０と接地
との間に接続されたプログラムのためのヒューズ３６３
と、カスケードされたインバータ３６５および３６６を
含む。
合のアドレスプログラム回路５４の回路図である。図１
８を参照して、アドレスプログラム回路５４は、電源電
位Ｖ CCとノード１６０との間に並列に接続されたキャパ
シタ１６１、抵抗１６２およびＰチャネルＭＯＳトラン
ジスタ１６４と、ノード１６０と接地との間に接続され
たプログラムのためのヒューズ１６３と、カスケードさ
れたインバータ１６５および１６６を含む。また、アド
レスプログラム回路５４は、電源電位ＶCCとノード２６
０との間に並列に接続されたキャパシタ２６１、抵抗２
６２およびＰチャネルＭＯＳトランジスタ２６４と、ノ
ード２６０と接地との間に接続されたプログラムのため
のヒューズ２６３と、カスケードされたインバータ２６
５および２６６を含む。さらに、アドレスプログラム回
路５４は、電源電位ＶCCとノード３６０との間に並列に
接続されたキャパシタ３６１、抵抗３６２およびＰチャ
ネルＭＯＳトランジスタ３６４と、ノード３６０と接地
との間に接続されたプログラムのためのヒューズ３６３
と、カスケードされたインバータ３６５および３６６を
含む。
【００４３】また、アドレスプログラム回路５４は、３
つずつ直列された８組のＣＭＯＳトランスミッションゲ
ートＴＧ１１，ＴＧ２１およびＴＧ３１、ＴＧ１２，Ｔ
Ｇ２２およびＴＧ３２、ＴＧ１３，ＴＧ２３およびＴＧ
３３、ＴＧ１４，ＴＧ２４およびＴＧ３４、ＴＧ１５，
ＴＧ２５およびＴＧ３５、ＴＧ１６，ＴＧ２６およびＴ
Ｇ３６、ＴＧ１７，ＴＧ２７およびＴＧ３７、ならびに
ＴＧ１８，ＴＧ２８およびＴＧ３８を含む。トランスミ
ッションゲートＴＧ１１，ＴＧ２１およびＴＧ３１は、
ノード１６７，２６７および３６７の電位に応答して、
入力信号／Ｘ１・／Ｘ２・／Ｘ３を通過させる。入力信
号Ｘ１・Ｘ２・Ｘ３，すなわちＸ１・Ｘ２・Ｘ３，Ｘ１
・／Ｘ２・Ｘ３，／Ｘ１・／Ｘ２・Ｘ３，Ｘ１・Ｘ２・
／Ｘ３，／Ｘ１・Ｘ２・／Ｘ３，Ｘ１・／Ｘ２・／Ｘ３
および／Ｘ１・／Ｘ２・／Ｘ３のうちの１つが、ヒュー
ズ１６３，２６３および３６３の接続または非接続に応
じて、出力信号Ｓｂとして出力される。
つずつ直列された８組のＣＭＯＳトランスミッションゲ
ートＴＧ１１，ＴＧ２１およびＴＧ３１、ＴＧ１２，Ｔ
Ｇ２２およびＴＧ３２、ＴＧ１３，ＴＧ２３およびＴＧ
３３、ＴＧ１４，ＴＧ２４およびＴＧ３４、ＴＧ１５，
ＴＧ２５およびＴＧ３５、ＴＧ１６，ＴＧ２６およびＴ
Ｇ３６、ＴＧ１７，ＴＧ２７およびＴＧ３７、ならびに
ＴＧ１８，ＴＧ２８およびＴＧ３８を含む。トランスミ
ッションゲートＴＧ１１，ＴＧ２１およびＴＧ３１は、
ノード１６７，２６７および３６７の電位に応答して、
入力信号／Ｘ１・／Ｘ２・／Ｘ３を通過させる。入力信
号Ｘ１・Ｘ２・Ｘ３，すなわちＸ１・Ｘ２・Ｘ３，Ｘ１
・／Ｘ２・Ｘ３，／Ｘ１・／Ｘ２・Ｘ３，Ｘ１・Ｘ２・
／Ｘ３，／Ｘ１・Ｘ２・／Ｘ３，Ｘ１・／Ｘ２・／Ｘ３
および／Ｘ１・／Ｘ２・／Ｘ３のうちの１つが、ヒュー
ズ１６３，２６３および３６３の接続または非接続に応
じて、出力信号Ｓｂとして出力される。
【００４４】動作において、ヒューズ１６３，２６３お
よび３６３が切断されているとき、ノード１６０，２６
０および３６０の電位が高レベルに保たれる。したがっ
て、ノード１６７，２６７および３６７の電位がインバ
ータ１６５，２６５および３６５により低レベルに固定
されるので、トランスミッションゲートＴＧ１２，ＴＧ
１４，ＴＧ１６，ＴＧ１８，ＴＧ２３，ＴＧ２４，ＴＧ
２７，ＴＧ２８，ＴＧ３５，ＴＧ３６，ＴＧ３７および
ＴＧ３８がオンする。直列されたトランスミッションゲ
ートのうちトランスミッションゲートＴＧ１８，ＴＧ２
８およびＴＧ３８のみが、入力信号Ｘ１・Ｘ２・Ｘ３を
通過させる。したがって、入力信号Ｘ１・Ｘ２・Ｘ３が
出力信号Ｓｂとして伝送される。
よび３６３が切断されているとき、ノード１６０，２６
０および３６０の電位が高レベルに保たれる。したがっ
て、ノード１６７，２６７および３６７の電位がインバ
ータ１６５，２６５および３６５により低レベルに固定
されるので、トランスミッションゲートＴＧ１２，ＴＧ
１４，ＴＧ１６，ＴＧ１８，ＴＧ２３，ＴＧ２４，ＴＧ
２７，ＴＧ２８，ＴＧ３５，ＴＧ３６，ＴＧ３７および
ＴＧ３８がオンする。直列されたトランスミッションゲ
ートのうちトランスミッションゲートＴＧ１８，ＴＧ２
８およびＴＧ３８のみが、入力信号Ｘ１・Ｘ２・Ｘ３を
通過させる。したがって、入力信号Ｘ１・Ｘ２・Ｘ３が
出力信号Ｓｂとして伝送される。
【００４５】また、別の例として、ヒューズ１６３が接
続され、ヒューズ２６３および３６３が切断されている
とき、ノード１６０の電位が低レベル、ノード２６０お
よび３６０の電位が高レベルに保たれる。したがって、
ノード１６７の電位がインバータ１６５により低レベ
ル、ノード２６７および３６７の電位がインバータ２６
５および３６５により低レベルに固定されるので、トラ
ンスミッションゲートＴＧ１１，ＴＧ１３，ＴＧ１５，
ＴＧ１７，ＴＧ２３，ＴＧ２４，ＴＧ２７，ＴＧ２８，
ＴＧ３５，ＴＧ３６，ＴＧ３７およびＴＧ３８がオンす
る。直列されたトランスミッションゲートのうちトラン
スミッションゲートＴＧ１７，ＴＧ２７およびＴＧ３７
のみが、入力信号／Ｘ１・Ｘ２・Ｘ３を通過させる。し
たがって、入力信号／Ｘ１・Ｘ２・Ｘ３が出力信号Ｓｂ
として伝送される。
続され、ヒューズ２６３および３６３が切断されている
とき、ノード１６０の電位が低レベル、ノード２６０お
よび３６０の電位が高レベルに保たれる。したがって、
ノード１６７の電位がインバータ１６５により低レベ
ル、ノード２６７および３６７の電位がインバータ２６
５および３６５により低レベルに固定されるので、トラ
ンスミッションゲートＴＧ１１，ＴＧ１３，ＴＧ１５，
ＴＧ１７，ＴＧ２３，ＴＧ２４，ＴＧ２７，ＴＧ２８，
ＴＧ３５，ＴＧ３６，ＴＧ３７およびＴＧ３８がオンす
る。直列されたトランスミッションゲートのうちトラン
スミッションゲートＴＧ１７，ＴＧ２７およびＴＧ３７
のみが、入力信号／Ｘ１・Ｘ２・Ｘ３を通過させる。し
たがって、入力信号／Ｘ１・Ｘ２・Ｘ３が出力信号Ｓｂ
として伝送される。
【００４６】さらに、ヒューズ１６３，２６３および３
６３が接続されているとき、ノード１６０，２６０およ
び３６０の電位が低レベルに保たれる。したがって、ノ
ード１６７，２６７および３６７の電位がインバータ１
６５，２６５および３６５により高レベルに固定される
ので、トランスミッションゲートＴＧ１１，ＴＧ１３，
ＴＧ１５，ＴＧ１７，ＴＧ２１，ＴＧ２２，ＴＧ２５，
ＴＧ２６，ＴＧ３１，ＴＧ３２，ＴＧ３３およびＴＧ３
４がオンする。直列されたトランスミッションゲートの
うちトランスミッションゲートＴＧ１１，ＴＧ２１およ
びＴＧ３１のみが、入力信号／Ｘ１・／Ｘ２・／Ｘ３を
通過させる。したがって、入力信号／Ｘ１・／Ｘ２・／
Ｘ３が出力信号Ｓｂとして伝送される。
６３が接続されているとき、ノード１６０，２６０およ
び３６０の電位が低レベルに保たれる。したがって、ノ
ード１６７，２６７および３６７の電位がインバータ１
６５，２６５および３６５により高レベルに固定される
ので、トランスミッションゲートＴＧ１１，ＴＧ１３，
ＴＧ１５，ＴＧ１７，ＴＧ２１，ＴＧ２２，ＴＧ２５，
ＴＧ２６，ＴＧ３１，ＴＧ３２，ＴＧ３３およびＴＧ３
４がオンする。直列されたトランスミッションゲートの
うちトランスミッションゲートＴＧ１１，ＴＧ２１およ
びＴＧ３１のみが、入力信号／Ｘ１・／Ｘ２・／Ｘ３を
通過させる。したがって、入力信号／Ｘ１・／Ｘ２・／
Ｘ３が出力信号Ｓｂとして伝送される。
【００４７】
【発明が解決しようとする課題】しかし、このような従
来のプログラム回路には以下のような問題点が存在す
る。すなわち、プログラムされるべきアドレスのプリデ
コード信号は各ブロックに用意されているすべてのアド
レスプログラム回路に入力される。そのため、図１７の
アドレスプログラム回路５３において、たとえばすべて
のアドレスプログラム回路５３のヒューズ１６３，２６
３が切断されない場合（冗長を使用しない場合に相当す
る）、トランスミッションゲートＴＧ１１，ＴＧ１３，
ＴＧ２１およびＴＧ２２がオンするため、プリデコード
信号／Ｘ１・／Ｘ２には、トランスミッションゲートＴ
Ｇ１１，ＴＧ２１，ＴＧ２２の両側とトランスミッショ
ンゲートＴＧ１２，ＴＧ２３およびＴＧ２４の片側の接
合容量が付加される。
来のプログラム回路には以下のような問題点が存在す
る。すなわち、プログラムされるべきアドレスのプリデ
コード信号は各ブロックに用意されているすべてのアド
レスプログラム回路に入力される。そのため、図１７の
アドレスプログラム回路５３において、たとえばすべて
のアドレスプログラム回路５３のヒューズ１６３，２６
３が切断されない場合（冗長を使用しない場合に相当す
る）、トランスミッションゲートＴＧ１１，ＴＧ１３，
ＴＧ２１およびＴＧ２２がオンするため、プリデコード
信号／Ｘ１・／Ｘ２には、トランスミッションゲートＴ
Ｇ１１，ＴＧ２１，ＴＧ２２の両側とトランスミッショ
ンゲートＴＧ１２，ＴＧ２３およびＴＧ２４の片側の接
合容量が付加される。
【００４８】また、図１８のアドレスプログラム回路５
４を用いれば、たとえばすべてのアドレスプログラム回
路５４のヒューズ１６３，２６３，３６３が切断されな
い場合（冗長を使用しない場合に相当する）、トランス
ミッションゲートＴＧ１１，ＴＧ１３，ＴＧ１５，ＴＧ
１７，ＴＧ２１，ＴＧ２２，ＴＧ２５，ＴＧ２６，ＴＧ
３１，ＴＧ３２，ＴＧ３３およびＴＧ３４がオンするた
め、プリデコード信号／Ｘ１・／Ｘ２・／Ｘ３には、ト
ランスミッションゲートＴＧ１１，ＴＧ２１，ＴＧ３
１，ＴＧ２２，ＴＧ３２，ＴＧ３３およびＴＧ３４の両
側と、トランスミッションゲートＴＧ１２，ＴＧ２３，
ＴＧ２４，ＴＧ３５，ＴＧ３６，ＴＧ３７およびＴＧ３
８の片側の接合容量が付加される。
４を用いれば、たとえばすべてのアドレスプログラム回
路５４のヒューズ１６３，２６３，３６３が切断されな
い場合（冗長を使用しない場合に相当する）、トランス
ミッションゲートＴＧ１１，ＴＧ１３，ＴＧ１５，ＴＧ
１７，ＴＧ２１，ＴＧ２２，ＴＧ２５，ＴＧ２６，ＴＧ
３１，ＴＧ３２，ＴＧ３３およびＴＧ３４がオンするた
め、プリデコード信号／Ｘ１・／Ｘ２・／Ｘ３には、ト
ランスミッションゲートＴＧ１１，ＴＧ２１，ＴＧ３
１，ＴＧ２２，ＴＧ３２，ＴＧ３３およびＴＧ３４の両
側と、トランスミッションゲートＴＧ１２，ＴＧ２３，
ＴＧ２４，ＴＧ３５，ＴＧ３６，ＴＧ３７およびＴＧ３
８の片側の接合容量が付加される。
【００４９】したがって、ブロック分割数が多い場合、
ブロック分割数分のアドレスプログラム回路が接続され
るため、ある特定のプリデコード信号にぶら下がる容量
が、無視することができない大きな値になる。その結
果、このプリデコード信号の立上がり、立下がりの時間
が遅くなり、アドレスが入力されてからデータが出るま
での時間（アクセス時間）に遅延を及ぼすことがある。
また、不必要な消費電力の増加にもつながる。
ブロック分割数分のアドレスプログラム回路が接続され
るため、ある特定のプリデコード信号にぶら下がる容量
が、無視することができない大きな値になる。その結
果、このプリデコード信号の立上がり、立下がりの時間
が遅くなり、アドレスが入力されてからデータが出るま
での時間（アクセス時間）に遅延を及ぼすことがある。
また、不必要な消費電力の増加にもつながる。
【００５０】すなわち、従来のメモリセルがブロック分
割された冗長メモリセル行を備えた半導体記憶装置にお
いては、アドレスプログラム回路をトランスミッション
ゲートのオンまたはオフの組合せにより構成していたの
で、ある特定のプリデコード信号にのみ、大きな容量が
付加されることになるという問題点があった。
割された冗長メモリセル行を備えた半導体記憶装置にお
いては、アドレスプログラム回路をトランスミッション
ゲートのオンまたはオフの組合せにより構成していたの
で、ある特定のプリデコード信号にのみ、大きな容量が
付加されることになるという問題点があった。
【００５１】この発明は、上記のような問題点を解決す
るためになされたものであり、その目的とするところ
は、ある特定のプリデコード信号にのみ、大きな容量が
付加されることがない半導体記憶装置を提供することに
ある。
るためになされたものであり、その目的とするところ
は、ある特定のプリデコード信号にのみ、大きな容量が
付加されることがない半導体記憶装置を提供することに
ある。
【００５２】
【課題を解決するための手段】この発明は、複数のメモ
リセルが行および列方向に配置されたメモリセルアレイ
と、前記メモリセルアレイのうちの不良なメモリセルを
含むメモリセル行と置換するための冗長メモリセル行
と、行アドレス信号を予めデコードしてプリデコード信
号を出力する行プリデコーダと、前記プリデコード信号
に応答して、前記メモリセルアレイのメモリセル行を指
定する行デコーダと、前記プリデコード信号のうち不良
なメモリセル行を指定するプリデコード信号だけを選択
的に通過させるプログラム回路と、前記プログラム回路
を通過したプリデコード信号に応答して、冗長メモリセ
ル行を指定するとともに、前記行デコーダを不能化させ
る冗長行デコーダとを含む半導体記憶装置であって、前
記プログラム回路は、前記冗長メモリセル行の使用の有
無を選択するための第１のヒューズと、前記不良なメモ
リセル行を指定するプリデコード信号を選択するための
第２のヒューズと、前記第２のヒューズと直列に設けら
れたトランスミッションゲートと、前記第１のヒューズ
の接続または非接続に応答して、トランスミッションゲ
ートをオフまたはオンする電位固定回路とを含むことを
特徴としている。
リセルが行および列方向に配置されたメモリセルアレイ
と、前記メモリセルアレイのうちの不良なメモリセルを
含むメモリセル行と置換するための冗長メモリセル行
と、行アドレス信号を予めデコードしてプリデコード信
号を出力する行プリデコーダと、前記プリデコード信号
に応答して、前記メモリセルアレイのメモリセル行を指
定する行デコーダと、前記プリデコード信号のうち不良
なメモリセル行を指定するプリデコード信号だけを選択
的に通過させるプログラム回路と、前記プログラム回路
を通過したプリデコード信号に応答して、冗長メモリセ
ル行を指定するとともに、前記行デコーダを不能化させ
る冗長行デコーダとを含む半導体記憶装置であって、前
記プログラム回路は、前記冗長メモリセル行の使用の有
無を選択するための第１のヒューズと、前記不良なメモ
リセル行を指定するプリデコード信号を選択するための
第２のヒューズと、前記第２のヒューズと直列に設けら
れたトランスミッションゲートと、前記第１のヒューズ
の接続または非接続に応答して、トランスミッションゲ
ートをオフまたはオンする電位固定回路とを含むことを
特徴としている。
【００５３】また、前記プログラム回路には、さらに前
記第２のヒューズおよびトランスミッションゲートの出
力側を一定電位に固定するための第３のヒューズを含め
てもよい。
記第２のヒューズおよびトランスミッションゲートの出
力側を一定電位に固定するための第３のヒューズを含め
てもよい。
【００５４】また、前記第２のヒューズは、トランスミ
ッションゲートの出力側に設けられていることとしても
よい。
ッションゲートの出力側に設けられていることとしても
よい。
【００５５】また、前記第２のヒューズは、前記トラン
スミッションゲートの入力側に設けられていることとし
てもよい。
スミッションゲートの入力側に設けられていることとし
てもよい。
【００５６】
【作用】この発明に係る半導体記憶装置にあっては、プ
ログラム回路は、冗長メモリセル行の使用の有無を選択
するための第１のヒューズと、不良なメモリセル行を指
定するプリデコード信号を選択的に通過させるための第
２のヒューズおよびトランスミッションゲートの直列体
と、第１のヒューズの接続または非接続に応答して、ト
ランスミッションゲートをオフまたはオンする電位固定
回路とを含む。不良なメモリセル行がなく、冗長メモリ
セル行を使用しない場合は、第１のヒューズを接続した
ままにしてトランスミッションゲートをオフし、すべて
のプリデコード信号の通過を阻止する。また、不良なメ
モリセル行があり、冗長メモリセル行を使用する場合
は、第１のヒューズを切断してトランスミッションゲー
トをオンするとともに、必要な１つの第２のヒューズの
みを残して不要な第２のヒューズをすべて切断し、不良
なメモリセル行を指定するプリデコード信号のみを通過
させる。したがって、冗長メモリセル行を使用する場合
でも使用しない場合でも、プリデコード信号には最大で
トランスミッションゲート１つ分の容量しか付加され
ず、従来のように特定のプリデコード信号に多数のトラ
ンスミッションゲートの容量が付加されることがない。
ログラム回路は、冗長メモリセル行の使用の有無を選択
するための第１のヒューズと、不良なメモリセル行を指
定するプリデコード信号を選択的に通過させるための第
２のヒューズおよびトランスミッションゲートの直列体
と、第１のヒューズの接続または非接続に応答して、ト
ランスミッションゲートをオフまたはオンする電位固定
回路とを含む。不良なメモリセル行がなく、冗長メモリ
セル行を使用しない場合は、第１のヒューズを接続した
ままにしてトランスミッションゲートをオフし、すべて
のプリデコード信号の通過を阻止する。また、不良なメ
モリセル行があり、冗長メモリセル行を使用する場合
は、第１のヒューズを切断してトランスミッションゲー
トをオンするとともに、必要な１つの第２のヒューズの
みを残して不要な第２のヒューズをすべて切断し、不良
なメモリセル行を指定するプリデコード信号のみを通過
させる。したがって、冗長メモリセル行を使用する場合
でも使用しない場合でも、プリデコード信号には最大で
トランスミッションゲート１つ分の容量しか付加され
ず、従来のように特定のプリデコード信号に多数のトラ
ンスミッションゲートの容量が付加されることがない。
【００５７】
【実施例】図１はこの発明の一実施例によるＳＲＡＭ１
００の構成を示すブロック図である。図１を参照して、
ＳＲＡＭ１００は、各々が改善された冗長行デコーダ
（ＲＲＤ）４５０ａ，４５０ｂ，…を備えたｎ個のメモ
リセルブロックＢＫ0 ないしＢＫn-1 を含む。改善され
た冗長行デコーダ４５０ａ，４５０ｂ，…を除き、他の
回路構成は図７に示したＳＲＡＭ５００と同じであるの
で説明は省略される。
００の構成を示すブロック図である。図１を参照して、
ＳＲＡＭ１００は、各々が改善された冗長行デコーダ
（ＲＲＤ）４５０ａ，４５０ｂ，…を備えたｎ個のメモ
リセルブロックＢＫ0 ないしＢＫn-1 を含む。改善され
た冗長行デコーダ４５０ａ，４５０ｂ，…を除き、他の
回路構成は図７に示したＳＲＡＭ５００と同じであるの
で説明は省略される。
【００５８】図２は、図１に示したＳＲＡＭ１００の行
デコーダ３ａおよび冗長行デコーダ４５０ａの構成を示
す回路ブロック図である。図２に示した例は、メモリセ
ルアレイ１ａ内の８つのメモリセル行および１つの冗長
メモリセル行にアクセスするための回路部分だけを示
す。図１に示した他のメモリブロックＢＫ1 ないしＢＫ
n-1 内に設けられた行デコーダ３ｂ、…および冗長行デ
コーダ４５０ｂ、…も、図２に示したものと同様の回路
構成であることが指摘される。冗長行デコーダ４５０ａ
を除き、他の回路構成は図１４に示したものと同じであ
るので説明は省略される。
デコーダ３ａおよび冗長行デコーダ４５０ａの構成を示
す回路ブロック図である。図２に示した例は、メモリセ
ルアレイ１ａ内の８つのメモリセル行および１つの冗長
メモリセル行にアクセスするための回路部分だけを示
す。図１に示した他のメモリブロックＢＫ1 ないしＢＫ
n-1 内に設けられた行デコーダ３ｂ、…および冗長行デ
コーダ４５０ｂ、…も、図２に示したものと同様の回路
構成であることが指摘される。冗長行デコーダ４５０ａ
を除き、他の回路構成は図１４に示したものと同じであ
るので説明は省略される。
【００５９】冗長行デコーダ４５０ａは、冗長行デコー
ダ４５０ａ自身を能動化し、欠陥メモリセルが存在する
メモリセル行を規定する欠陥アドレスをプログラムする
ためのアドレスプログラム回路４５３を含む。アドレス
プログラム回路４５３により出力される信号ＳｂはＮＡ
ＮＤゲート５５ｉが受けるように接続される。冗長イネ
ーブル回路５１は省略されている。冗長イネーブル回路
５１およびアドレスプログラム回路４５３を除き、他の
回路構成は図１４に示したものと同じであるので説明は
省略される。図３は、アドレスプログラム回路４５３の
回路図である。図２に示したアドレスプログラム回路４
５３は図３に示した回路４５３を用いて実現される。図
３を参照して、アドレスプログラム回路４５３は、電源
電位ＶCCとノード４６０との間に並列に接続されたキャ
パシタ４６１、抵抗４６２およびＰチャネルＭＯＳトラ
ンジスタ４６４と、ノード４６０と接地との間に接続さ
れたプログラムのためのヒューズ４６３と、カスケード
されたインバータ４６５および４６６と、４つのＣＭＯ
ＳトランスミッションゲートＴＧ４１，ＴＧ４２，ＴＧ
４３，およびＴＧ４４を含む。トランスミッションゲー
トＴＧ４１，ＴＧ４２，ＴＧ４３およびＴＧ４４は、ノ
ード４６７の電位に応答して、それぞれ入力信号／Ｘ１
・／Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・Ｘ２，Ｘ１・Ｘ２を
通過させる。また、アドレスプログラム回路４５３は、
トランスミッションゲートＴＧ４１、ＴＧ４２，ＴＧ４
３およびＴＧ４４と出力Ｓｂとの間に接続されたプログ
ラムのためのヒューズ４０１，４０２，４０３および４
０４と、出力Ｓｂと接地との間に接続された未使用時に
電位を固定するためのヒューズ４１０を含む。
ダ４５０ａ自身を能動化し、欠陥メモリセルが存在する
メモリセル行を規定する欠陥アドレスをプログラムする
ためのアドレスプログラム回路４５３を含む。アドレス
プログラム回路４５３により出力される信号ＳｂはＮＡ
ＮＤゲート５５ｉが受けるように接続される。冗長イネ
ーブル回路５１は省略されている。冗長イネーブル回路
５１およびアドレスプログラム回路４５３を除き、他の
回路構成は図１４に示したものと同じであるので説明は
省略される。図３は、アドレスプログラム回路４５３の
回路図である。図２に示したアドレスプログラム回路４
５３は図３に示した回路４５３を用いて実現される。図
３を参照して、アドレスプログラム回路４５３は、電源
電位ＶCCとノード４６０との間に並列に接続されたキャ
パシタ４６１、抵抗４６２およびＰチャネルＭＯＳトラ
ンジスタ４６４と、ノード４６０と接地との間に接続さ
れたプログラムのためのヒューズ４６３と、カスケード
されたインバータ４６５および４６６と、４つのＣＭＯ
ＳトランスミッションゲートＴＧ４１，ＴＧ４２，ＴＧ
４３，およびＴＧ４４を含む。トランスミッションゲー
トＴＧ４１，ＴＧ４２，ＴＧ４３およびＴＧ４４は、ノ
ード４６７の電位に応答して、それぞれ入力信号／Ｘ１
・／Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・Ｘ２，Ｘ１・Ｘ２を
通過させる。また、アドレスプログラム回路４５３は、
トランスミッションゲートＴＧ４１、ＴＧ４２，ＴＧ４
３およびＴＧ４４と出力Ｓｂとの間に接続されたプログ
ラムのためのヒューズ４０１，４０２，４０３および４
０４と、出力Ｓｂと接地との間に接続された未使用時に
電位を固定するためのヒューズ４１０を含む。
【００６０】動作において、ヒューズ４６３が接続され
ているとき、ノード４６０の電位が低レベルに保たれる
ので、ノード４６７の電位が高レベルに保たれる。した
がって、ＴＧ４１，ＴＧ４２，ＴＧ４３およびＴＧ４４
がオフするので、入力信号／Ｘ１・／Ｘ２，Ｘ１・／Ｘ
２，／Ｘ１・Ｘ２，Ｘ１・Ｘ２は出力信号Ｓｂとして伝
送されない。このとき、出力信号Ｓｂは、ヒューズ４１
０を接続しておくことにより低レベルに保たれる。
ているとき、ノード４６０の電位が低レベルに保たれる
ので、ノード４６７の電位が高レベルに保たれる。した
がって、ＴＧ４１，ＴＧ４２，ＴＧ４３およびＴＧ４４
がオフするので、入力信号／Ｘ１・／Ｘ２，Ｘ１・／Ｘ
２，／Ｘ１・Ｘ２，Ｘ１・Ｘ２は出力信号Ｓｂとして伝
送されない。このとき、出力信号Ｓｂは、ヒューズ４１
０を接続しておくことにより低レベルに保たれる。
【００６１】ヒューズ４６３が切断されているとき、ノ
ード４６０の電位が高レベルに保たれる。したがって、
ノード４６７の電位がインバータ４６５により低レベル
に固定されるので、トランスミッションゲートＴＧ４
１，ＴＧ４２，ＴＧ４３およびＴＧ４４がオンする。ま
た、ヒューズ４１０を切断する。このとき、入力信号／
Ｘ１・／Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・Ｘ２およびＸ１
・Ｘ２のうちの１つが出力信号Ｓｂとして伝送される。
この選択は、ヒューズ４０１，４０２，４０３および４
０４の接続状態により決定される。ヒューズ４０１を接
続させ、ヒューズ４０２，４０３および４０４を切断す
れば、入力信号／Ｘ１・／Ｘ２が出力信号Ｓｂとして伝
送される。同様にして、接続のまま残すヒューズを４０
２，４０３および４０４としたとき、それぞれ入力信号
Ｘ１・／Ｘ２，／Ｘ１・Ｘ２およびＸ１・Ｘ２が出力信
号Ｓｂとして伝送される。
ード４６０の電位が高レベルに保たれる。したがって、
ノード４６７の電位がインバータ４６５により低レベル
に固定されるので、トランスミッションゲートＴＧ４
１，ＴＧ４２，ＴＧ４３およびＴＧ４４がオンする。ま
た、ヒューズ４１０を切断する。このとき、入力信号／
Ｘ１・／Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・Ｘ２およびＸ１
・Ｘ２のうちの１つが出力信号Ｓｂとして伝送される。
この選択は、ヒューズ４０１，４０２，４０３および４
０４の接続状態により決定される。ヒューズ４０１を接
続させ、ヒューズ４０２，４０３および４０４を切断す
れば、入力信号／Ｘ１・／Ｘ２が出力信号Ｓｂとして伝
送される。同様にして、接続のまま残すヒューズを４０
２，４０３および４０４としたとき、それぞれ入力信号
Ｘ１・／Ｘ２，／Ｘ１・Ｘ２およびＸ１・Ｘ２が出力信
号Ｓｂとして伝送される。
【００６２】図３および図１６に示した回路４５３，５
２が適用されている図２に示した冗長行デコーダ４５０
ａの動作について以下に説明する。まず、メモリセルア
レイ１ａ内に欠陥メモリセルが存在しない場合、すなわ
ち冗長メモリセル行７ａがアクセスされない場合につい
て説明する。この場合は、アドレスプログラム回路４５
３のヒューズ４０１，４０２，４０３，４０４および４
１０は切断されない。したがって、低レベルの出力信号
ＳｂがＮＡＮＤゲート５５ｉに与えられる。したがっ
て、ＮＡＮＤゲート５５ｉの出力信号が高レベルに保た
れるので、インバータ５６ｉが低レベルの冗長ワード線
信号ＷＬＲを出力する。その結果、冗長メモリセル行７
ａがアクセスされないことになる。
２が適用されている図２に示した冗長行デコーダ４５０
ａの動作について以下に説明する。まず、メモリセルア
レイ１ａ内に欠陥メモリセルが存在しない場合、すなわ
ち冗長メモリセル行７ａがアクセスされない場合につい
て説明する。この場合は、アドレスプログラム回路４５
３のヒューズ４０１，４０２，４０３，４０４および４
１０は切断されない。したがって、低レベルの出力信号
ＳｂがＮＡＮＤゲート５５ｉに与えられる。したがっ
て、ＮＡＮＤゲート５５ｉの出力信号が高レベルに保た
れるので、インバータ５６ｉが低レベルの冗長ワード線
信号ＷＬＲを出力する。その結果、冗長メモリセル行７
ａがアクセスされないことになる。
【００６３】行デコーダ３ａ内のＮＡＮＤゲート５５ａ
ないし５５ｈは、ＮＡＮＤゲート５５ｉの高レベルの出
力信号および高レベルのブロック選択信号ＢＳ0 を受け
る。したがって、ＮＡＮＤゲート５５ａないし５５ｈ
は、プリデコーダ４から与えられる信号Ｘ０，／Ｘ０な
らびに／Ｘ１・／Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・Ｘ２，
およびＸ１・Ｘ２に応答して、ワード線ＷＬ0 ないしＷ
Ｌ7 のうちの１本を選択的に活性化する（選択的に高レ
ベルにもたらす）。したがって、活性化されたワード線
に接続されたメモリセル行がアクセスされ得る。
ないし５５ｈは、ＮＡＮＤゲート５５ｉの高レベルの出
力信号および高レベルのブロック選択信号ＢＳ0 を受け
る。したがって、ＮＡＮＤゲート５５ａないし５５ｈ
は、プリデコーダ４から与えられる信号Ｘ０，／Ｘ０な
らびに／Ｘ１・／Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・Ｘ２，
およびＸ１・Ｘ２に応答して、ワード線ＷＬ0 ないしＷ
Ｌ7 のうちの１本を選択的に活性化する（選択的に高レ
ベルにもたらす）。したがって、活性化されたワード線
に接続されたメモリセル行がアクセスされ得る。
【００６４】メモリセルアレイ１ａ内に欠陥メモリセル
が存在する場合、すなわち冗長メモリセル行７ａによる
置換が用いられる場合では、欠陥メモリセルが存在する
行、すなわち欠陥メモリセルを規定する行アドレスが、
アドレスプログラム回路５２および４５３内のヒューズ
を選択的に切断することによりプログラムされる。
が存在する場合、すなわち冗長メモリセル行７ａによる
置換が用いられる場合では、欠陥メモリセルが存在する
行、すなわち欠陥メモリセルを規定する行アドレスが、
アドレスプログラム回路５２および４５３内のヒューズ
を選択的に切断することによりプログラムされる。
【００６５】仮に、ワード線ＷＬ0 に接続されたメモリ
セル行内に欠陥メモリセルが存在したと仮定すると、こ
のメモリセル行を規定するためのプログラムが行なわれ
る。すなわち、行アドレスプログラム回路５２および４
５３において対応するヒューズ６３および４０１を接続
状態で残すことにより、この場合のプログラムが行なわ
れる。その結果、アドレスプログラム回路５２は、入力
信号／Ｘ０を出力信号Ｓａとして出力する。一方、アド
レスプログラム回路４５３は、入力信号／Ｘ１・／Ｘ２
を出力信号Ｓｂとして出力する。したがって、いずれも
高レベルの入力信号／Ｘ０および／Ｘ１・／Ｘ２が与え
られたとき、高レベルの出力信号ＳａおよびＳｂがＮＡ
ＮＤゲート５５ｉに与えられる。その結果、ＮＡＮＤゲ
ート５５ｉが低レベルの信号を出力するので、インバー
タ５６ｉが高レベルの冗長ワード線信号ＷＬＲを出力す
る。冗長メモリセル行７ａは、高レベルの冗長ワード線
信号ＷＬＲに応答してアクセスされる。これに加えて、
ＮＡＮＤゲート５５ｉの低レベルの出力信号がＮＡＮＤ
ゲート５５ａにも与えられるので、ＮＡＮＤゲート５５
ａが不能化される。言い換えると、ワード線ＷＬ0 に接
続されたメモリセル行は、このときアクセスされなくな
る。
セル行内に欠陥メモリセルが存在したと仮定すると、こ
のメモリセル行を規定するためのプログラムが行なわれ
る。すなわち、行アドレスプログラム回路５２および４
５３において対応するヒューズ６３および４０１を接続
状態で残すことにより、この場合のプログラムが行なわ
れる。その結果、アドレスプログラム回路５２は、入力
信号／Ｘ０を出力信号Ｓａとして出力する。一方、アド
レスプログラム回路４５３は、入力信号／Ｘ１・／Ｘ２
を出力信号Ｓｂとして出力する。したがって、いずれも
高レベルの入力信号／Ｘ０および／Ｘ１・／Ｘ２が与え
られたとき、高レベルの出力信号ＳａおよびＳｂがＮＡ
ＮＤゲート５５ｉに与えられる。その結果、ＮＡＮＤゲ
ート５５ｉが低レベルの信号を出力するので、インバー
タ５６ｉが高レベルの冗長ワード線信号ＷＬＲを出力す
る。冗長メモリセル行７ａは、高レベルの冗長ワード線
信号ＷＬＲに応答してアクセスされる。これに加えて、
ＮＡＮＤゲート５５ｉの低レベルの出力信号がＮＡＮＤ
ゲート５５ａにも与えられるので、ＮＡＮＤゲート５５
ａが不能化される。言い換えると、ワード線ＷＬ0 に接
続されたメモリセル行は、このときアクセスされなくな
る。
【００６６】また、別の例として、ワード線ＷＬ1 に接
続されたメモリセル行内に欠陥メモリセル行が存在する
場合では、アドレスプログラム回路５２内の対応するヒ
ューズ６３が切断され、アドレスプログラム回路４５３
内の対応するヒューズ４０２が接続状態で残される。そ
の結果、ＮＡＮＤゲート５５ｉは、高レベルの入力信号
Ｘ０および／Ｘ１・／Ｘ２が与えられたとき能動化さ
れ、冗長ワード線信号ＷＬＲが活性化される。
続されたメモリセル行内に欠陥メモリセル行が存在する
場合では、アドレスプログラム回路５２内の対応するヒ
ューズ６３が切断され、アドレスプログラム回路４５３
内の対応するヒューズ４０２が接続状態で残される。そ
の結果、ＮＡＮＤゲート５５ｉは、高レベルの入力信号
Ｘ０および／Ｘ１・／Ｘ２が与えられたとき能動化さ
れ、冗長ワード線信号ＷＬＲが活性化される。
【００６７】図４は、アドレスプログラム回路４５３の
他の構成例を示す回路図である。図２に示したアドレス
プログラム回路４５３は図４に示した回路４５３を用い
て実現することが可能である。図４を参照して、アドレ
スプログラム回路４５３はそれぞれ入力信号／Ｘ１・／
Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・Ｘ２，Ｘ１・Ｘ２とトラ
ンスミッションゲートＴＧ４１，ＴＧ４２，ＴＧ４３お
よびＴＧ４４との間に接続されたプログラムのためのヒ
ューズ５０１，５０２，５０３および５０４を含む。ヒ
ューズ４０１，４０２，４０３および４０４の代わりに
ヒューズ５０１，５０２，５０３および５０４を設けた
点を除き、他の回路構成は図３に示したものと同じであ
るので説明は省略される。ヒューズ４０１，４０２，４
０３および４０４の代わりにヒューズ５０１，５０２，
５０３および５０４を切断することを除き、他の回路動
作は図３に示したものと同じであるので説明は省略され
る。
他の構成例を示す回路図である。図２に示したアドレス
プログラム回路４５３は図４に示した回路４５３を用い
て実現することが可能である。図４を参照して、アドレ
スプログラム回路４５３はそれぞれ入力信号／Ｘ１・／
Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・Ｘ２，Ｘ１・Ｘ２とトラ
ンスミッションゲートＴＧ４１，ＴＧ４２，ＴＧ４３お
よびＴＧ４４との間に接続されたプログラムのためのヒ
ューズ５０１，５０２，５０３および５０４を含む。ヒ
ューズ４０１，４０２，４０３および４０４の代わりに
ヒューズ５０１，５０２，５０３および５０４を設けた
点を除き、他の回路構成は図３に示したものと同じであ
るので説明は省略される。ヒューズ４０１，４０２，４
０３および４０４の代わりにヒューズ５０１，５０２，
５０３および５０４を切断することを除き、他の回路動
作は図３に示したものと同じであるので説明は省略され
る。
【００６８】このアドレスプログラム回路４５３にあっ
ては、ヒューズ５０１，５０２，５０３または５０４を
切断した場合は、入力信号／Ｘ１・／Ｘ２，／Ｘ１・／
Ｘ２，／Ｘ１・Ｘ２またはＸ１・Ｘ２にトランスミッシ
ョンゲートＴＧ４１，ＴＧ４２，ＴＧ４３またはＴＧ４
４の接合容量がぶら下がらないというメリットがある。
ては、ヒューズ５０１，５０２，５０３または５０４を
切断した場合は、入力信号／Ｘ１・／Ｘ２，／Ｘ１・／
Ｘ２，／Ｘ１・Ｘ２またはＸ１・Ｘ２にトランスミッシ
ョンゲートＴＧ４１，ＴＧ４２，ＴＧ４３またはＴＧ４
４の接合容量がぶら下がらないというメリットがある。
【００６９】図５は、プリデコーダの出力が８つの場合
のアドレスプログラム回路４５４の構成を示す回路図で
ある。図５を参照して、アドレスプログラム回路４５４
は、電源電位ＶCCとノード４６０との間に並列に接続さ
れたキャパシタ４６１、抵抗４６２およびＰチャネルＭ
ＯＳトランジスタ４６４と、ノード４６０と接地との間
に接続されたプログラムのためのヒューズ４６３と、カ
スケードされたインバータ４６５および４６６と、８つ
のＣＭＯＳトランスミッションゲートＴＧ４１，ＴＧ４
２，ＴＧ４３，ＴＧ４４，ＴＧ４５，ＴＧ４６，ＴＧ４
７およびＴＧ４８を含む。トランスミッションゲートＴ
Ｇ４１，ＴＧ４２，ＴＧ４３，ＴＧ４４，ＴＧ４５，Ｔ
Ｇ４６，ＴＧ４７およびＴＧ４８は、ノード４６７の電
位に応答して、それぞれ入力信号／Ｘ１・／Ｘ２・／Ｘ
３，Ｘ１・／Ｘ２・／Ｘ３，／Ｘ１・Ｘ２・／Ｘ３，Ｘ
１・Ｘ２・／Ｘ３，／Ｘ１・／Ｘ２・Ｘ３，Ｘ１・／Ｘ
２・Ｘ３，／Ｘ１・Ｘ２・Ｘ３，Ｘ１・Ｘ２・Ｘ３を通
過させる。また、アドレスプログラム回路４５３は、ト
ランスミッションゲートＴＧ４１，ＴＧ４２，ＴＧ４
３，ＴＧ４４，ＴＧ４５，ＴＧ４６，ＴＧ４７およびＴ
Ｇ４８と出力Ｓｂとの間に接続されたプログラムのため
のヒューズ４０１，４０２，４０３，４０４，４０５，
４０６，４０７および４０８と、出力Ｓｂと接地との間
に接続された未使用時に電位を固定するためのヒューズ
４１０を含む。
のアドレスプログラム回路４５４の構成を示す回路図で
ある。図５を参照して、アドレスプログラム回路４５４
は、電源電位ＶCCとノード４６０との間に並列に接続さ
れたキャパシタ４６１、抵抗４６２およびＰチャネルＭ
ＯＳトランジスタ４６４と、ノード４６０と接地との間
に接続されたプログラムのためのヒューズ４６３と、カ
スケードされたインバータ４６５および４６６と、８つ
のＣＭＯＳトランスミッションゲートＴＧ４１，ＴＧ４
２，ＴＧ４３，ＴＧ４４，ＴＧ４５，ＴＧ４６，ＴＧ４
７およびＴＧ４８を含む。トランスミッションゲートＴ
Ｇ４１，ＴＧ４２，ＴＧ４３，ＴＧ４４，ＴＧ４５，Ｔ
Ｇ４６，ＴＧ４７およびＴＧ４８は、ノード４６７の電
位に応答して、それぞれ入力信号／Ｘ１・／Ｘ２・／Ｘ
３，Ｘ１・／Ｘ２・／Ｘ３，／Ｘ１・Ｘ２・／Ｘ３，Ｘ
１・Ｘ２・／Ｘ３，／Ｘ１・／Ｘ２・Ｘ３，Ｘ１・／Ｘ
２・Ｘ３，／Ｘ１・Ｘ２・Ｘ３，Ｘ１・Ｘ２・Ｘ３を通
過させる。また、アドレスプログラム回路４５３は、ト
ランスミッションゲートＴＧ４１，ＴＧ４２，ＴＧ４
３，ＴＧ４４，ＴＧ４５，ＴＧ４６，ＴＧ４７およびＴ
Ｇ４８と出力Ｓｂとの間に接続されたプログラムのため
のヒューズ４０１，４０２，４０３，４０４，４０５，
４０６，４０７および４０８と、出力Ｓｂと接地との間
に接続された未使用時に電位を固定するためのヒューズ
４１０を含む。
【００７０】動作において、ヒューズ４６３が接続され
ているとき、ノード４６０の電位が低レベルに保たれる
ので、ノード４６７の電位が高レベルに保たれる。した
がって、ＴＧ４１，ＴＧ４２，ＴＧ４３，ＴＧ４４，Ｔ
Ｇ４５，ＴＧ４６，ＴＧ４７およびＴＧ４８はオフする
ので、入力信号／Ｘ１・／Ｘ２・／Ｘ３，Ｘ１・／Ｘ２
・／Ｘ３，／Ｘ１・Ｘ２・／Ｘ３，Ｘ１・Ｘ２・／Ｘ
３，／Ｘ１・／Ｘ２・Ｘ３，Ｘ１・／Ｘ２・Ｘ３，／Ｘ
１・Ｘ２・Ｘ３，Ｘ１・Ｘ２・Ｘ３は出力信号Ｓｂとし
て伝送されない。そのとき、出力信号Ｓｂは、ヒューズ
４１０を接続しておくことにより低レベルに保たれる。
ているとき、ノード４６０の電位が低レベルに保たれる
ので、ノード４６７の電位が高レベルに保たれる。した
がって、ＴＧ４１，ＴＧ４２，ＴＧ４３，ＴＧ４４，Ｔ
Ｇ４５，ＴＧ４６，ＴＧ４７およびＴＧ４８はオフする
ので、入力信号／Ｘ１・／Ｘ２・／Ｘ３，Ｘ１・／Ｘ２
・／Ｘ３，／Ｘ１・Ｘ２・／Ｘ３，Ｘ１・Ｘ２・／Ｘ
３，／Ｘ１・／Ｘ２・Ｘ３，Ｘ１・／Ｘ２・Ｘ３，／Ｘ
１・Ｘ２・Ｘ３，Ｘ１・Ｘ２・Ｘ３は出力信号Ｓｂとし
て伝送されない。そのとき、出力信号Ｓｂは、ヒューズ
４１０を接続しておくことにより低レベルに保たれる。
【００７１】ヒューズ４６３が切断されているとき、ノ
ード４６０の電位が高レベルに保たれる。したがって、
ノード４６７の電位がインバータ４６５により低レベル
に固定されるので、トランスミッションゲートＴＧ４
１，ＴＧ４２，ＴＧ３４，ＴＧ４４，ＴＧ４５，ＴＧ４
６，ＴＧ４７およびＴＧ４８がオンする。また、ヒュー
ズ４１０切断する。このとき、入力信号／Ｘ１・／Ｘ２
・／Ｘ３，Ｘ１・／Ｘ２・／Ｘ３，／Ｘ１・Ｘ２・／Ｘ
３，Ｘ１・Ｘ２・／Ｘ３，／Ｘ１・／Ｘ２・Ｘ３，Ｘ１
・／Ｘ２・Ｘ３，／Ｘ１・Ｘ２・Ｘ３およびＸ１・Ｘ２
・Ｘ３のうちの１つが出力信号Ｓｂとして伝送される。
この選択は、ヒューズ４０１，４０２，４０３，４０
４，４０５，４０６，４０７および４０８の接続状態に
より決定される。ヒューズ４０１を接続させ、ヒューズ
４０２，４０３，４０４，４０５，４０６，４０７およ
び４０８を切断すれば、入力信号／Ｘ１・／Ｘ２・／Ｘ
３が出力信号Ｓｂとして伝送される。同様にして、接続
のまま残すヒューズを４０２，４０３，４０４，４０
５，４０６，４０７または４０８としたとき、それぞれ
入力信号Ｘ１・／Ｘ２・／Ｘ３，／Ｘ１・Ｘ２・／Ｘ
３，Ｘ１・Ｘ２・／Ｘ３，／Ｘ１・／Ｘ２・Ｘ３，Ｘ１
・／Ｘ２・Ｘ３，／Ｘ１・Ｘ２・Ｘ３またはＸ１・Ｘ２
・Ｘ３が出力信号Ｓｂとして伝送される。
ード４６０の電位が高レベルに保たれる。したがって、
ノード４６７の電位がインバータ４６５により低レベル
に固定されるので、トランスミッションゲートＴＧ４
１，ＴＧ４２，ＴＧ３４，ＴＧ４４，ＴＧ４５，ＴＧ４
６，ＴＧ４７およびＴＧ４８がオンする。また、ヒュー
ズ４１０切断する。このとき、入力信号／Ｘ１・／Ｘ２
・／Ｘ３，Ｘ１・／Ｘ２・／Ｘ３，／Ｘ１・Ｘ２・／Ｘ
３，Ｘ１・Ｘ２・／Ｘ３，／Ｘ１・／Ｘ２・Ｘ３，Ｘ１
・／Ｘ２・Ｘ３，／Ｘ１・Ｘ２・Ｘ３およびＸ１・Ｘ２
・Ｘ３のうちの１つが出力信号Ｓｂとして伝送される。
この選択は、ヒューズ４０１，４０２，４０３，４０
４，４０５，４０６，４０７および４０８の接続状態に
より決定される。ヒューズ４０１を接続させ、ヒューズ
４０２，４０３，４０４，４０５，４０６，４０７およ
び４０８を切断すれば、入力信号／Ｘ１・／Ｘ２・／Ｘ
３が出力信号Ｓｂとして伝送される。同様にして、接続
のまま残すヒューズを４０２，４０３，４０４，４０
５，４０６，４０７または４０８としたとき、それぞれ
入力信号Ｘ１・／Ｘ２・／Ｘ３，／Ｘ１・Ｘ２・／Ｘ
３，Ｘ１・Ｘ２・／Ｘ３，／Ｘ１・／Ｘ２・Ｘ３，Ｘ１
・／Ｘ２・Ｘ３，／Ｘ１・Ｘ２・Ｘ３またはＸ１・Ｘ２
・Ｘ３が出力信号Ｓｂとして伝送される。
【００７２】図６は、この発明の他の実施例によるＳＲ
ＡＭのアドレスプログラム回路４５５の構成を示す回路
図である。このアドレスプログラム回路４５５は、論理
の構成上プログラム回路４５５の未使用時の出力Ｓｂを
高レベルにする場合に用いられる。図６を参照して、ア
ドレスプログラム回路４５５は、出力Ｓｂと電源電位Ｖ
CCとの間に接続された未使用時に電位を固定するための
ヒューズ４２０を含む。ヒューズ４１０の代わりにヒュ
ーズ４２０を設けた点を除き、他の回路構成は図３に示
したものと同じであるので説明は省略される。
ＡＭのアドレスプログラム回路４５５の構成を示す回路
図である。このアドレスプログラム回路４５５は、論理
の構成上プログラム回路４５５の未使用時の出力Ｓｂを
高レベルにする場合に用いられる。図６を参照して、ア
ドレスプログラム回路４５５は、出力Ｓｂと電源電位Ｖ
CCとの間に接続された未使用時に電位を固定するための
ヒューズ４２０を含む。ヒューズ４１０の代わりにヒュ
ーズ４２０を設けた点を除き、他の回路構成は図３に示
したものと同じであるので説明は省略される。
【００７３】動作において、ヒューズ４６３が接続され
ているとき、ノード４６０の電位が低レベルに保たれる
ので、ノード４６７の電位が高レベルに保たれる。した
がって、ＴＧ４１，ＴＧ４２，ＴＧ４３およびＴＧ４４
はオフするので、入力信号／Ｘ１・／Ｘ２，Ｘ１・／Ｘ
２，／Ｘ１・Ｘ２，Ｘ１・Ｘ２は出力信号Ｓｂとして伝
送されない。そのとき、出力信号Ｓｂは、ヒューズ４２
０を接続しておくことにより高レベルに保たれる。
ているとき、ノード４６０の電位が低レベルに保たれる
ので、ノード４６７の電位が高レベルに保たれる。した
がって、ＴＧ４１，ＴＧ４２，ＴＧ４３およびＴＧ４４
はオフするので、入力信号／Ｘ１・／Ｘ２，Ｘ１・／Ｘ
２，／Ｘ１・Ｘ２，Ｘ１・Ｘ２は出力信号Ｓｂとして伝
送されない。そのとき、出力信号Ｓｂは、ヒューズ４２
０を接続しておくことにより高レベルに保たれる。
【００７４】ヒューズ４６３が切断されているとき、ノ
ード４６０の電位が高レベルに保たれる。したがって、
ノード４６７の電位がインバータ４６５により低レベル
に固定されるので、トランスミッションゲートＴＧ４
１，ＴＧ４２，ＴＧ４３およびＴＧ４４がオンする。ま
た、ヒューズ４２０を切断する。このとき、入力信号／
Ｘ１・／Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・Ｘ２およびＸ１
・Ｘ２のうちの１つが出力信号Ｓｂとして伝送される。
この選択は、ヒューズ４０１，４０２，４０３および４
０４の接続状態により決定される。ヒューズ４０１を接
続しておき、ヒューズ４０２，４０３および４０４を切
断すれば、入力信号／Ｘ１・／Ｘ２が出力信号Ｓｂとし
て伝送される。同様にして、接続のまま残すヒューズを
４０２，４０３または４０４としたとき、それぞれ入力
信号Ｘ１・／Ｘ２，／Ｘ１・Ｘ２またはＸ１・Ｘ２が出
力信号Ｓｂとして伝送される。
ード４６０の電位が高レベルに保たれる。したがって、
ノード４６７の電位がインバータ４６５により低レベル
に固定されるので、トランスミッションゲートＴＧ４
１，ＴＧ４２，ＴＧ４３およびＴＧ４４がオンする。ま
た、ヒューズ４２０を切断する。このとき、入力信号／
Ｘ１・／Ｘ２，Ｘ１・／Ｘ２，／Ｘ１・Ｘ２およびＸ１
・Ｘ２のうちの１つが出力信号Ｓｂとして伝送される。
この選択は、ヒューズ４０１，４０２，４０３および４
０４の接続状態により決定される。ヒューズ４０１を接
続しておき、ヒューズ４０２，４０３および４０４を切
断すれば、入力信号／Ｘ１・／Ｘ２が出力信号Ｓｂとし
て伝送される。同様にして、接続のまま残すヒューズを
４０２，４０３または４０４としたとき、それぞれ入力
信号Ｘ１・／Ｘ２，／Ｘ１・Ｘ２またはＸ１・Ｘ２が出
力信号Ｓｂとして伝送される。
【００７５】なお、上述の実施例では、４本または８本
のうちの１本を選択するためのアドレスプログラム回路
を示したが、任意の数の信号線のうちの１つを選択する
ための回路に適用され得ることが指摘される。
のうちの１本を選択するためのアドレスプログラム回路
を示したが、任意の数の信号線のうちの１つを選択する
ための回路に適用され得ることが指摘される。
【００７６】また、上述の実施例では、トランスミッシ
ョンゲートＴＧ４１〜ＴＧ４８を設ける必要がないとも
思われるが、その場合は冗長メモリセル行を使用しない
場合でもヒューズ４０１〜４０８，４１０，４２０，４
６３をすべて切断しなければならず、冗長メモリセル行
を使用しない場合はヒューズ４０１〜４０８，４１０，
４２０，４６３を全く切断する必要がない本実施例より
劣る。
ョンゲートＴＧ４１〜ＴＧ４８を設ける必要がないとも
思われるが、その場合は冗長メモリセル行を使用しない
場合でもヒューズ４０１〜４０８，４１０，４２０，４
６３をすべて切断しなければならず、冗長メモリセル行
を使用しない場合はヒューズ４０１〜４０８，４１０，
４２０，４６３を全く切断する必要がない本実施例より
劣る。
【００７７】また、上述の実施例では、この発明が欠陥
メモリセルを規定する行アドレスを記憶するためのアド
レスプログラム回路に用いられる例を示しているが、複
数の信号線のうちの１つを選択するためのプログラム回
路に適用され得ることが指摘される。
メモリセルを規定する行アドレスを記憶するためのアド
レスプログラム回路に用いられる例を示しているが、複
数の信号線のうちの１つを選択するためのプログラム回
路に適用され得ることが指摘される。
【００７８】さらに、上述の実施例ではＳＲＡＭに適用
される例を示しているが、この発明は、ＳＲＡＭに限ら
れず、一般に半導体記憶装置に適用され得ることが指摘
される。
される例を示しているが、この発明は、ＳＲＡＭに限ら
れず、一般に半導体記憶装置に適用され得ることが指摘
される。
【００７９】
【発明の効果】以上のように、この発明にあっては、各
信号線に第２のヒューズおよびトランスミッションゲー
トを直列に設け、冗長メモリセル行を使用しない場合は
トランスミッションゲートをオフし、冗長メモリセル行
を使用する場合はトランスミッションゲートをオンする
とともに不要な第２のヒューズをすべて切断する。した
がって、冗長メモリセル行を使用する場合でも使用しな
い場合でも、プリデコード信号には最大でのトランスミ
ッションゲート１つ分の容量しか付加されず、従来のよ
うに特定のプリデコード信号に多数のトランスミッショ
ンゲートの容量が付加されることがない。よって、プリ
デコード信号の立上りや立下りの時間が遅延したり、電
力が無駄に消費されることがない。
信号線に第２のヒューズおよびトランスミッションゲー
トを直列に設け、冗長メモリセル行を使用しない場合は
トランスミッションゲートをオフし、冗長メモリセル行
を使用する場合はトランスミッションゲートをオンする
とともに不要な第２のヒューズをすべて切断する。した
がって、冗長メモリセル行を使用する場合でも使用しな
い場合でも、プリデコード信号には最大でのトランスミ
ッションゲート１つ分の容量しか付加されず、従来のよ
うに特定のプリデコード信号に多数のトランスミッショ
ンゲートの容量が付加されることがない。よって、プリ
デコード信号の立上りや立下りの時間が遅延したり、電
力が無駄に消費されることがない。
【図１】この発明の一実施例によるＳＲＡＭのブロック
図である。
図である。
【図２】図１に示したＳＲＡＭの行デコーダおよび冗長
行デコーダの回路ブロック図である。
行デコーダの回路ブロック図である。
【図３】図１に示したＳＲＡＭのアドレスプログラム回
路の回路図である。
路の回路図である。
【図４】図１に示したＳＲＡＭのアドレスプログラム回
路の他の構成を示す回路図である。
路の他の構成を示す回路図である。
【図５】図１に示したＳＲＡＭのアドレスプログラム回
路のさらに他の構成を示す回路図である。
路のさらに他の構成を示す回路図である。
【図６】この発明の他の実施例によるＳＲＡＭのアドレ
スプログラム回路の回路図である。
スプログラム回路の回路図である。
【図７】従来のＳＲＡＭのブロック図である。
【図８】図７に示したＳＲＡＭのメモリセルアレイを含
む要部の回路図である。
む要部の回路図である。
【図９】図８に示したメモリセルアレイのメモリセルの
一例を示す回路図である。
一例を示す回路図である。
【図１０】図８に示したメモリセルアレイのメモリセル
の他の例を示す回路図である。
の他の例を示す回路図である。
【図１１】図８に示したメモリセルアレイの読出動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図１２】図７に示したＳＲＡＭのプリデコーダの回路
図である。
図である。
【図１３】図７に示したＳＲＡＭのブロックセレクタ回
路の回路図である。
路の回路図である。
【図１４】図７に示したＳＲＡＭの行デコーダおよび冗
長行デコーダの回路ブロック図である。
長行デコーダの回路ブロック図である。
【図１５】図１４に示した冗長行デコーダの冗長イネー
ブル回路の回路図である。
ブル回路の回路図である。
【図１６】図１４に示した冗長行デコーダのアドレスプ
ログラム回路５２の回路図である。
ログラム回路５２の回路図である。
【図１７】図１４に示した冗長行デコーダのアドレスプ
ログラム回路５３の回路図である。
ログラム回路５３の回路図である。
【図１８】プリデコーダの出力が８つの場合のアドレス
プログラム回路の回路図である。
プログラム回路の回路図である。
１ａ メモリセルアレイ ３ａ 行デコーダ ４ 行プリデコーダ ７ａ 冗長メモリセル行 ４０１〜４０８ ヒューズ（第２のヒューズ） ４１０，４２０ ヒューズ（第３のヒューズ） ４５０ａ 冗長行デコーダ ４５３，４５４，４５５ アドレスプログラム回路 ４６３ ヒューズ（第１のヒューズ） ＴＧ４１〜４８ トランスミッションゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】この発明は、一般にＳＲＡＭやＤＲＡＭの
ような半導体記憶装置に適用可能であるが、以下の記載
では、この発明が一例として欠陥メモリセルを含む行を
スペア行で置き換えるＳＲＡＭに適用される場合につい
て説明する。
ような半導体記憶装置に適用可能であるが、以下の記載
では、この発明が一例として欠陥メモリセルを含む行を
スペア行で置き換えるＳＲＡＭに適用される場合につい
て説明する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】
【課題を解決するための手段】この発明は、複数のメモ
リセルが行および列方向に配置されたメモリセルアレイ
と、前記メモリセルアレイのうちの不良なメモリセルを
含むメモリセル行または列と置換するための冗長メモリ
セル行または列と、行または列アドレス信号を予めデコ
ードしてプリデコード信号を出力する行または列プリデ
コーダと、前記プリデコード信号に応答して、前記メモ
リセルアレイのメモリセル行または列を指定する行また
は列デコーダと、前記プリデコード信号のうち不良なメ
モリセル行を指定するプリデコード信号だけを選択的に
通過させるプログラム回路と、前記プログラム回路を通
過したプリデコード信号に応答して、冗長メモリセル行
または列を指定するとともに、前記行または列デコーダ
を不能化させる冗長行または列デコーダとを含む半導体
記憶装置であって、前記プログラム回路は、前記冗長メ
モリセル行または列の使用の有無を選択するための第１
のヒューズと、前記不良なメモリセル行または列を指定
するプリデコード信号を選択するための第２のヒューズ
と、前記第２のヒューズと直列に設けられたトランスミ
ッションゲートと、前記第１のヒューズの接続または非
接続に応答して、トランスミッションゲートをオフまた
はオンする電位固定回路とを含むことを特徴としてい
る。
リセルが行および列方向に配置されたメモリセルアレイ
と、前記メモリセルアレイのうちの不良なメモリセルを
含むメモリセル行または列と置換するための冗長メモリ
セル行または列と、行または列アドレス信号を予めデコ
ードしてプリデコード信号を出力する行または列プリデ
コーダと、前記プリデコード信号に応答して、前記メモ
リセルアレイのメモリセル行または列を指定する行また
は列デコーダと、前記プリデコード信号のうち不良なメ
モリセル行を指定するプリデコード信号だけを選択的に
通過させるプログラム回路と、前記プログラム回路を通
過したプリデコード信号に応答して、冗長メモリセル行
または列を指定するとともに、前記行または列デコーダ
を不能化させる冗長行または列デコーダとを含む半導体
記憶装置であって、前記プログラム回路は、前記冗長メ
モリセル行または列の使用の有無を選択するための第１
のヒューズと、前記不良なメモリセル行または列を指定
するプリデコード信号を選択するための第２のヒューズ
と、前記第２のヒューズと直列に設けられたトランスミ
ッションゲートと、前記第１のヒューズの接続または非
接続に応答して、トランスミッションゲートをオフまた
はオンする電位固定回路とを含むことを特徴としてい
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】
【作用】この発明に係る半導体記憶装置にあっては、プ
ログラム回路は、冗長メモリセル行または列の使用の有
無を選択するための第１のヒューズと、不良なメモリセ
ル行または列を指定するプリデコード信号を選択的に通
過させるための第２のヒューズおよびトランスミッショ
ンゲートの直列体と、第１のヒューズの接続または非接
続に応答して、トランスミッションゲートをオフまたは
オンする電位固定回路とを含む。不良なメモリセル行ま
たは列がなく、冗長メモリセル行または列を使用しない
場合は、第１のヒューズを接続したままにしてトランス
ミッションゲートをオフし、すべてのプリデコード信号
の通過を阻止する。また、不良なメモリセル行または列
があり、冗長メモリセル行または列を使用する場合は、
第１のヒューズを切断してトランスミッションゲートを
オンするとともに、必要な１つの第２のヒューズのみを
残して不要な第２のヒューズをすべて切断し、不良なメ
モリセル行または列を指定するプリデコード信号のみを
通過させる。したがって、冗長メモリセル行または列を
使用する場合でも使用しない場合でも、プリデコード信
号には最大でトランスミッションゲート１つ分の容量し
か付加されず、従来のように特定のプリデコード信号に
多数のトランスミッションゲートの容量が付加されるこ
とがない。
ログラム回路は、冗長メモリセル行または列の使用の有
無を選択するための第１のヒューズと、不良なメモリセ
ル行または列を指定するプリデコード信号を選択的に通
過させるための第２のヒューズおよびトランスミッショ
ンゲートの直列体と、第１のヒューズの接続または非接
続に応答して、トランスミッションゲートをオフまたは
オンする電位固定回路とを含む。不良なメモリセル行ま
たは列がなく、冗長メモリセル行または列を使用しない
場合は、第１のヒューズを接続したままにしてトランス
ミッションゲートをオフし、すべてのプリデコード信号
の通過を阻止する。また、不良なメモリセル行または列
があり、冗長メモリセル行または列を使用する場合は、
第１のヒューズを切断してトランスミッションゲートを
オンするとともに、必要な１つの第２のヒューズのみを
残して不要な第２のヒューズをすべて切断し、不良なメ
モリセル行または列を指定するプリデコード信号のみを
通過させる。したがって、冗長メモリセル行または列を
使用する場合でも使用しない場合でも、プリデコード信
号には最大でトランスミッションゲート１つ分の容量し
か付加されず、従来のように特定のプリデコード信号に
多数のトランスミッションゲートの容量が付加されるこ
とがない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正内容】
【００７９】
【発明の効果】以上のように、この発明にあっては、各
信号線に第２のヒューズおよびトランスミッションゲー
トを直列に設け、冗長メモリセル行または列を使用しな
い場合はトランスミッションゲートをオフし、冗長メモ
リセル行または列を使用する場合はトランスミッション
ゲートをオンするとともに不要な第２のヒューズをすべ
て切断する。したがって、冗長メモリセル行または列を
使用する場合でも使用しない場合でも、プリデコード信
号には最大でのトランスミッションゲート１つ分の容量
しか付加されず、従来のように特定のプリデコード信号
に多数のトランスミッションゲートの容量が付加される
ことがない。よって、プリデコード信号の立上りや立下
りの時間が遅延したり、電力が無駄に消費されることが
ない。
信号線に第２のヒューズおよびトランスミッションゲー
トを直列に設け、冗長メモリセル行または列を使用しな
い場合はトランスミッションゲートをオフし、冗長メモ
リセル行または列を使用する場合はトランスミッション
ゲートをオンするとともに不要な第２のヒューズをすべ
て切断する。したがって、冗長メモリセル行または列を
使用する場合でも使用しない場合でも、プリデコード信
号には最大でのトランスミッションゲート１つ分の容量
しか付加されず、従来のように特定のプリデコード信号
に多数のトランスミッションゲートの容量が付加される
ことがない。よって、プリデコード信号の立上りや立下
りの時間が遅延したり、電力が無駄に消費されることが
ない。
Claims (4)
- 【請求項１】 複数のメモリセルが行および列方向に配
置されたメモリセルアレイと、 前記メモリセルアレイのうちの不良なメモリセルを含む
メモリセル行と置換するための冗長メモリセル行と、 行アドレス信号を予めデコードしてプリデコード信号を
出力する行プリデコーダと、 前記プリデコード信号に応答して、前記メモリセルアレ
イのメモリセル行を指定する行デコーダと、 前記プリデコード信号のうち不良なメモリセル行を指定
するプリデコード信号だけを選択的に通過させるプログ
ラム回路と、 前記プログラム回路を通過したプリデコード信号に応答
して、前記冗長メモリセル行を指定するとともに、前記
行デコーダを不能化させる冗長行デコーダとを含む半導
体記憶装置であって、 前記プログラム回路は、 前記冗長メモリセル行の使用の有無を選択するための第
１のヒューズと、 前記不良なメモリセル行を指定するプリデコード信号を
選択するための第２のヒューズと、 前記第２のヒューズと直列に設けられたトランスミッシ
ョンゲートと、 前記第１のヒューズの接続または非接続に応答して、前
記トランスミッションゲートをオフまたはオンする電位
固定回路とを含むことを特徴とする、半導体記憶装置。 - 【請求項２】 前記プログラム回路は、前記第２のヒュ
ーズおよびトランスミッションゲートの出力側を一定電
位に固定するための第３のヒューズを含むことを特徴と
する、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第２のヒューズは、前記トランスミ
ッションゲートの出力側に設けられていることを特徴と
する、請求項１または２に記載の半導体記憶装置。 - 【請求項４】 前記第２のヒューズは、前記トランスミ
ッションゲートの入力側に設けられていることを特徴と
する、請求項１または２に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251661A JPH07105697A (ja) | 1993-10-07 | 1993-10-07 | 半導体記憶装置 |
| US08/305,523 US5469391A (en) | 1993-10-07 | 1994-09-13 | Semiconductor memory device including redundancy circuit for remedying defect in memory portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251661A JPH07105697A (ja) | 1993-10-07 | 1993-10-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07105697A true JPH07105697A (ja) | 1995-04-21 |
Family
ID=17226143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5251661A Withdrawn JPH07105697A (ja) | 1993-10-07 | 1993-10-07 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5469391A (ja) |
| JP (1) | JPH07105697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327382A (ja) * | 2004-05-14 | 2005-11-24 | Fujitsu Ltd | 半導体メモリ |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661636B1 (en) * | 1993-12-29 | 1998-09-23 | STMicroelectronics S.r.l. | Integrated programming circuitry for an electrically programmable semiconductor memory device with redundancy |
| US5608678A (en) * | 1995-07-31 | 1997-03-04 | Sgs-Thomson Microelectronics, Inc. | Column redundancy of a multiple block memory architecture |
| JP2710235B2 (ja) * | 1995-08-30 | 1998-02-10 | 日本電気株式会社 | 欠陥救済判定回路 |
| JPH0991962A (ja) * | 1995-09-26 | 1997-04-04 | Texas Instr Japan Ltd | アドレスデコーダ |
| US5787044A (en) * | 1995-10-23 | 1998-07-28 | Micron Technology, Inc. | Memory-cell array and a method for repairing the same |
| JP3171097B2 (ja) * | 1996-03-25 | 2001-05-28 | 日本電気株式会社 | 半導体記憶装置 |
| US6020763A (en) * | 1996-04-23 | 2000-02-01 | International Business Machines Corporation | High speed decoder without race condition |
| US5699307A (en) * | 1996-06-28 | 1997-12-16 | Intel Corporation | Method and apparatus for providing redundant memory in an integrated circuit utilizing a subarray shuffle replacement scheme |
| US5784331A (en) * | 1996-12-31 | 1998-07-21 | Sgs-Thomson Microelectronics, Inc. | Multiple access memory device |
| KR100255959B1 (ko) * | 1997-02-22 | 2000-05-01 | 윤종용 | 리던던시 회로를 구비하는 반도체 메모리 장치 |
| CA2202692C (en) * | 1997-04-14 | 2006-06-13 | Mosaid Technologies Incorporated | Column redundancy in semiconductor memories |
| US5999038A (en) * | 1998-09-24 | 1999-12-07 | Atmel Corporation | Fuse circuit having zero power draw for partially blown condition |
| US6064607A (en) * | 1998-10-23 | 2000-05-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with predecoder |
| DE10026993B4 (de) * | 1999-06-03 | 2014-04-03 | Samsung Electronics Co., Ltd. | Flash-Speicherbauelement mit einer neuen Redundanzansteuerschaltung |
| KR100389040B1 (ko) * | 2000-10-18 | 2003-06-25 | 삼성전자주식회사 | 반도체 집적 회로의 퓨즈 회로 |
| JP2003223797A (ja) * | 2002-01-28 | 2003-08-08 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2590897B2 (ja) * | 1987-07-20 | 1997-03-12 | 日本電気株式会社 | 半導体メモリ |
-
1993
- 1993-10-07 JP JP5251661A patent/JPH07105697A/ja not_active Withdrawn
-
1994
- 1994-09-13 US US08/305,523 patent/US5469391A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327382A (ja) * | 2004-05-14 | 2005-11-24 | Fujitsu Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5469391A (en) | 1995-11-21 |
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|---|---|---|---|
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