JPH07106414A

JPH07106414A - 溝の形成方法

Info

Publication number: JPH07106414A
Application number: JP26976393A
Authority: JP
Inventors: Toyotaka Kataoka; 豊▲隆▼ 片岡
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-09-30
Filing date: 1993-09-30
Publication date: 1995-04-21

Abstract

(57)【要約】【目的】内壁及び表面層に結晶欠陥のない溝の形成方
法を提供することによって、半導体基体に溝を形成して
なる半導体装置の信頼性の向上を図る。【構成】先ず、第１の工程でドライエッチングによっ
て半導体基体１１に溝１５を形成する。第２の工程で溝
１５の底面周辺の角部における膜厚ｔ₁が溝１５の内壁
面における膜厚ｔ₂より薄くなるように、溝１５の内壁
に耐酸化性材料層１６を成膜する。第３の工程で、半導
体基体１１を酸化性の雰囲気内で加熱し、半導体基体１
１の表面層に熱酸化膜からなる犠牲酸化膜１７を生成す
る。第４の工程で、耐酸化性材料層１６と犠牲酸化膜１
７とをエッチング除去する。これによって、結晶欠陥が
特に発生し易い溝１１の底面周辺の角部の表面層がエッ
チング除去される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、溝の形成方法に関し、
特には半導体装置の製造工程において半導体基体に溝を
形成する方法に関する。

【０００２】

【従来の技術】半導体装置の製造プロセスにおいては、
エッチング技術の進歩によって、半導体基体に微細な溝
を形成することが可能となった。これによって、ウエハ
に形成された隣合う素子と素子とをこの溝によって分離
するトレンチ分離が可能となった。トレンチ分離では、
通常のＬＯＣＯＳ酸化膜による素子の分離と比較して素
子分離領域を大幅に縮小できる。特に、埋め込みコレク
タ層を有するバイポーラ型の集積回路では、トレンチ分
離の採用によって８０％近い素子分離領域の縮小が可能
であり、これによって半導体装置の集積度の向上が図ら
れる。

【０００３】半導体基体に溝を形成する場合は、例えば
図７（１）に示すように、ウエハ状に形成された半導体
基体７０１の表面層に熱酸化膜層７０２を生成し、この
熱酸化膜層７０２の上面にＣＶＤ法によって酸化膜層７
０３を成膜する。そして、酸化膜層７０３の上面にレジ
ストパターン（図示せず）を形成し、このレジストパタ
ーンをマスクにして熱酸化膜７０２と酸化膜層７０３と
の二点鎖線部分をエッチング除去する。これによって、
半導体基体７０１上に熱酸化膜層７０２と酸化膜層７０
３とからなるエッチングマスク７０４を形成する。

【０００４】次に、図７（２）に示すように、例えばＥ
ＣＲ（Electron Cyclotron Resonance) プラズマエッチ
ング装置によって、半導体基体７０１をエッチングし、
半導体基体７０１に溝７０５を形成する。この工程で
は、半導体基体７０１の露出面にエッチング種が衝突
し、半導体基体７０１の結晶にダングリングボンド（不
対結合手）が生じる。このため、溝７０５の内壁にあた
る半導体基体７０１の表面層は、ダングリングボンドを
有する結晶欠陥層７になる。そして、後にこの溝７０５
に絶縁性材料（図示せず）を埋め込んでトレンチ分離を
形成した場合や、溝７０５に電極形成材料（図示せず）
を埋め込んでトレンチキャパシタを形成した場合には、
上記結晶欠陥層７のダングリングボンドによってリーク
電流が発生し、素子特性が劣化する。

【０００５】そこで、特開昭６２−２９０１５５号に開
示されている半導体装置の製造方法では、半導体基体に
溝を形成した後に、以下のような後処理工程を行ってい
る。先ず、図７（３）に示すように、溝７０５の内壁の
表面層に例えば膜厚ｔ₇＝２０ｎｍの犠牲酸化膜７０６
を生成する。犠牲酸化膜７０６の生成は、例えば、酸素
ガスを流して酸化性にした雰囲気内で半導体基体７０１
を１０００℃に保ち、これによって溝７０５の内壁を含
む半導体基体７０１の表面層を熱酸化することによって
行う。次に、図７（４）に示すように、半導体基体７０
１上のエッチングマスク７０４と共に、半導体基体７０
１の表面層の犠牲酸化膜７０６とをエッチング除去す
る。これによって、溝７０５の内壁の結晶欠陥層７がエ
ッチング除去される。

【０００６】その後、例えば、溝７０５の内部に絶縁性
材料（図示せず）を埋め込んで、トレンチ分離を形成す
る。

【０００７】

【発明が解決しようとする課題】しかし、上記の半導体
装置の製造方法には、以下のような課題があった。すな
わち、ドライエッチングによる溝の形成では、溝の底側
角部において最も大きなダメージが加わる。一方、半導
体基体に形成した溝の底面周辺の角部では、溝の内壁面
と比較して熱酸化膜が成長しにくい。このため、図７に
示したように、犠牲酸化膜７０６をエッチング除去して
も、溝７０５の底面周辺の角部は充分にエッチング除去
されず、結晶欠陥層７が残る。

【０００８】そこで本発明では、上記の課題を解決する
溝の形成方法を提供することによって、半導体基体に溝
を形成してなる半導体装置の信頼性の向上を図ることを
目的とする。

【０００９】

【課題を解決するための手段】本発明は、上記の目的を
達成するためになされた半導体装置の製造方法であり、
第１の発明は以下の手順を行う。先ず、第１の工程でド
ライエッチングによって半導体基体に溝を形成する。そ
して第２の工程では、溝の底面周辺の角部における膜厚
が当該溝の内壁面における膜厚より薄くなるように、当
該溝の内壁上に耐酸化性材料層を成膜する。次いで第３
の工程で、上記半導体基体を酸化性の雰囲気内で加熱
し、当該半導体基体の表面層に熱酸化膜からなる犠牲酸
化膜を生成する。そして第４の工程で、上記耐酸化性材
料層と上記犠牲酸化膜とをエッチング除去する。

【００１０】次に、第２の発明は以下の手順を行う。先
ず、第１の工程とこれに続く第２及び第３の工程では、
上記第１の発明と同様に半導体基体に形成された溝の内
壁に耐酸化性材料層を成膜し、当該半導体基体の表面層
に熱酸化膜からなる犠牲酸化膜層を成膜する。そして、
第４の工程で、上記耐酸化性材料層をエッチング除去す
る。次いで、第５の工程で上記半導体基体を酸化性の雰
囲気内で加熱し、第２の工程で成膜した犠牲酸化膜を成
長させる。さらに、第６の工程でこの犠牲酸化膜をエッ
チング除去する。

【００１１】そして、第３の発明は以下の手順を行う。
先ず、第１の工程でドライエッチングによって半導体基
体に溝を形成し、第２の工程で半導体基体を酸化性の雰
囲気内で加熱して当該半導体基体の表面層に熱酸化膜か
らなる犠牲酸化膜を生成する。次いで第３の工程では、
上記溝の底面周辺の角部における膜厚が当該溝の内壁面
における膜厚より薄くなるように当該溝の内壁に耐酸化
性材料層を成膜する。そして、第４の工程で、上記半導
体基体を酸化性の雰囲気内で加熱し、第１の工程で成膜
した犠牲酸化膜を成長させる。さらに第５の工程では、
上記耐酸化性材料層と上記犠牲酸化膜とをエッチング除
去する。

【００１２】

【作用】上記第１の発明による溝の形成方法では、半導
体基体の表面層に犠牲酸化膜を成膜する際には、耐酸化
性材料層の膜厚の厚い溝の内壁面より、耐酸化性材料層
の膜厚の薄い溝の底面周辺の角部にあたる半導体基体表
面に多くの酸化種が供給される。このため、通常溝の底
面周辺の角部よりも熱酸化膜が成長し易い溝の内壁面に
おいて犠牲酸化膜の成長が抑制される。このため、溝の
内壁に生成される犠牲酸化膜の膜厚は、溝の底面周辺の
角部とその内壁面では、溝の底面周辺の角部において厚
く生成されるようになる。したがって、半導体基体をエ
ッチングする際に、特に溝の底面周壁の角部で深く形成
される結晶欠陥層が、上記の犠牲酸化膜でカバーされ
る。そして、第４の工程でこの犠牲酸化膜をエッチング
除去することによって、溝の底面周辺の角部の結晶欠陥
層が除去される。

【００１３】次に、上記第２の発明による溝の形成方法
では、上記第１の発明と同様に溝の底面周辺の角部に充
分な膜厚の犠牲酸化膜を生成した後、耐酸化性材料層を
除去し、第５の工程で再び半導体基体を酸化性の雰囲気
内で加熱することによって上記の犠牲酸化膜を成長させ
ている。このため、この工程では、溝の内壁面に充分に
酸化種が供給され、この部分で犠牲酸化膜の成長が促進
される。したがって、半導体基体をエッチングする際に
溝の内壁にあたる半導体基体の表面層に形成された結晶
欠陥層が、溝の内壁面とその底面周辺の角部において犠
牲酸化膜でカバーされる。そして、第６の工程でこの犠
牲酸化膜をエッチング除去することによって、上記の結
晶欠陥層が除去される。

【００１４】さらに、上記第３の発明による溝の形成方
法では、先ず、溝の内壁面で厚く底面周辺の角部で薄い
膜厚の犠牲酸化膜が当該溝の内壁に生成される。次い
で、上記第１及び第２の実施例と同様に、溝の内壁に耐
酸化性材料層を成膜した後に再び半導体基体の表面層を
熱酸化させるため、これによって溝の底面周辺の角部に
おいて犠牲酸化膜が成長する。したがって、半導体基体
をエッチングする際に溝の内壁にあたる半導体基体の表
面層に形成された結晶欠陥層が、溝の内壁面とその底面
周辺の角部において犠牲酸化膜でカバーされる。そし
て、第５の工程でこの犠牲酸化膜をエッチング除去する
ことによって、上記第２の発明と同様に上記の結晶欠陥
層が除去される。

【００１５】

【実施例】以下に、本発明の第１の実施例を、図面に基
づいて説明する。先ず、図１（１）に示すように、第１
の工程として、ウエハ状に形成された半導体基体１１の
表面層に熱酸化膜層１２を生成し、この熱酸化膜層１２
の上面にＣＶＤ法によって酸化膜層１３を成膜する。そ
して、酸化膜層１３の上面にレジストパターン（図示せ
ず）を形成し、このレジストパターンをマスクにして熱
酸化膜１２と酸化膜層１３とのエッチングを行う。これ
によって、半導体基体１１上に熱酸化膜層１２と酸化膜
層１３とからなるエッチングマスク１４を形成する。そ
して、例えばＥＣＲ（Electron Cyclotron Resonance)
プラズマエッチング装置によって半導体基体１１をエッ
チングし、半導体基体１１に例えば幅０．２５μｍ，深
さ０．２５μｍの溝１５を形成する。このエッチングで
は、例えばエッチングガスには流量１２０ｓｃｃｍ（st
andard cubic cm/min)の臭化水素（ＨＢｒ）を用いる。
そして、エッチング条件としてエッチング雰囲気の圧力
を０．５Ｐａ，マイクロ波パワーを８５０Ｗ，高周波
（ＲＦ）パワー電圧を３０Ｗ，エッチング温度を０℃に
設定する。このエッチングで形成された溝１５の内壁に
あたる半導体基体１１の表面層には、エッチングによる
ダメージで結晶欠陥層１が生じる。

【００１６】次に、図１（２）に示すように、エッチン
グマスク１４を除去した後に第２の工程として、上記の
ように形成した溝１５の内壁を含む半導体基体１１の上
面に、ＣＶＤ法によって窒化シリコン（ＳｉＮ）からな
る耐酸化性材料層１６を成膜する。この耐酸化性材料層
１６は、溝１５の内壁面における膜厚をｔ₁＝５ｎｍと
すると、溝１５の底面周辺の角部における膜厚ｔ₂が５
ｎｍより薄くなるように成膜する。この時の成膜条件
は、例えば、以下のように設定する。先ず、反応ガスに
は二塩化シラン（ＳｉＨ₂Ｃｌ₂）とアンモニア（ＮＨ
₃）とを用いる。そして、反応ガスの流量をＳｉＨ₂Ｃ
ｌ₂／ＮＨ₃＝５／６００ｓｃｃｍ，成膜雰囲気の圧力
を６６．５Ｐａ、そして成膜温度を７６０℃に設定す
る。上記成膜条件の他にも、ＲＴ(Rapid Thermal) ＣＶ
Ｄ装置によって耐酸化性材料層１６を成膜する場合に
は、例えば反応ガスにシラン（ＳｉＨ₄）とＮＨ₃とを
用い、反動ガスの流量をＳｉＨ₄／ＮＨ₃＝６０／６０
ｓｃｃｍ，成膜雰囲気の圧力を１９０Ｐａ、そして成膜
温度を８００℃に設定する。

【００１７】次に、図１（３）に示すように、第３の工
程として、半導体基体１１を酸化性の雰囲気内で加熱し
て、半導体基体１１の表面層に熱酸化膜からなる犠牲酸
化膜１７を生成する。この犠牲酸化膜１７の膜厚は、生
成された犠牲酸化膜１７が充分に結晶欠陥層１を覆うよ
うな厚さとし、例えば２０ｎｍとする。この犠牲酸化膜
１７の生成条件としては、例えば、酸化炉を用いた熱酸
化では、酸素（Ｏ₂）を流量１５ｓｌｍ（standard lit
ter/min)で生成雰囲気に供給し、生成雰囲気の温度を１
０００℃に設定するか、もしくは生成雰囲気にＯ₂とＨ
₂とを供給し、それぞれの流量をＯ₂／Ｈ₂＝１０／
２．５ｓｌｍ，生成雰囲気の温度を８５０℃に設定す
る。さらに、ＲＴＯ（Rapid Thermal Oxidation)法によ
って酸化を行う場合には、Ｏ₂を１．５ｓｌｍで生成雰
囲気に供給し、生成温度を１１００℃に設定する。

【００１８】その後、図１（４）に示すように、第４の
工程として、加熱したリン酸（Ｈ₃ＰＯ₄）溶液によっ
て耐酸化性材料層１６をエッチング除去し、さらにフッ
酸（ＨＦ）洗浄にて犠牲酸化膜１７をエッチング除去す
る。

【００１９】上記図１に示した溝の形成方法では、溝１
５の内壁にあたる半導体基体１１に形成されている結晶
欠陥層１は、溝１５の底面周辺の角部で特に深い位置に
達する。一方、半導体基体１１の表面層に犠牲酸化膜１
７を生成する際には、耐酸化性材料層１６の膜厚ｔ₂の
厚い溝の内壁面より、耐酸化性材料層１６の膜厚ｔ₁の
薄い溝の底面周辺の角部にあたる半導体基体１１に多く
の酸化種が供給される。このため溝１５の内壁では、通
常、溝１５の底面周辺の角部より熱酸化し易い溝１５の
内壁面における犠牲酸化膜１６の成長が抑制される。し
たがって、溝１５の内壁に生成される犠牲酸化膜１７の
膜厚は、溝１５の底面周辺の角部とその内壁面とでは、
溝１５の底面周辺の角部のほうが厚く生成されるように
なる。したがって、生成される犠牲酸化膜１７によっ
て、溝１５の底面周辺の角部における結晶欠陥層１の深
さの範囲がカバーされ、第４の工程でこの犠牲酸化膜１
７をエッチング除去することによって、結晶欠陥層１が
除去される。

【００２０】上記の後、図２（１）に示すように、例え
ば、上記第２の工程と同様の耐酸化性材料層１８を再び
溝１５の内壁を含む半導体基体１１の上面に成膜する。
次いで、上記第３の工程と同様の犠牲酸化膜１９を半導
体基体１１の表面層に生成する。そして、図２（２）に
示すように、犠牲酸化膜１９の上面の耐酸化性材料層１
８をエッチング除去する。さらに、図２（３）に示すよ
うに、溝１５の内部が埋め込まれるまで犠牲酸化膜１９
の上面にＣＶＤによって酸化膜層２０を成膜させる。上
記によって、半導体基体１１に形成した溝１５の内部を
酸化膜層２０で埋め込んだ形状のトレンチ分離が形成さ
れる。

【００２１】次に、第２の実施例を図３及び図４に基づ
いて説明する。先ず、図３（１）に示すように、第１の
工程として、上記第１の実施例と同様にウエハ状に形成
された半導体基体２１上に熱酸化膜層２２と酸化膜層２
３とからなるエッチングマスク２４を形成する。その
後、半導体基体２１をエッチングして溝２５を形成す
る。この溝２５は、例えば上記第１の実施例と同様のエ
ッチングにて形成する。そして、形成された溝２５の内
壁にあたる半導体基体２１の表面層には、エッチングに
よるダメージで結晶欠陥層２が生じる。

【００２２】その後、図３（２）に示すように、第２の
工程として、上記第１の実施例と同様に溝２５の底面周
辺の角部における膜厚が、溝２５の内壁面における膜厚
より薄くなるように耐酸化性材料層２６を成膜する。成
膜条件は、上記第１の実施例と同様に設定する。

【００２３】その後、図３（３）に示すように、第３の
工程として、上記第１の実施例と同様に半導体基体２１
の表面層に犠牲酸化膜２７を生成する。生成条件は、上
記第１の実施例と同様に設定する。この犠牲酸化膜２７
の膜厚は、溝２５の底面周辺の角部で充分に結晶欠陥層
２を覆うような厚さとする。

【００２４】次いで、図４（４）に示すように、第４の
工程として、加熱したリン酸溶液によって耐酸化性材料
層２６をエッチング除去する。

【００２５】そして、図４（５）に示すように、第５の
工程として、半導体基体２１を酸化性の雰囲気内で加熱
して、上記第３の工程で生成した犠牲酸化膜２７をさら
に成長させる。この場合の酸化条件は、上記第１の実施
例及び上記第２の工程と同様に設定する。

【００２６】その後、図４（６）に示すように、第６の
工程として、フッ酸洗浄によって半導体基体２１上の犠
牲酸化膜２７をエッチング除去する。

【００２７】上記図３及び図４に示した溝の形成方法で
は、先ず第１から第３の工程で上記第１の実施例と同様
に溝２５の底面周辺の角部で膜厚の充分な犠牲酸化膜２
７を半導体基体２１の表面層に生成した後、第４の工程
で再び熱処理によってこの犠牲酸化膜２７を成長させて
いる。この工程は、耐酸化性材料層２６を除去して行わ
れるため溝２５の内壁面にも充分に酸化種が供給され、
この部分で犠牲酸化膜２７の成長が促進される。したが
って、生成される犠牲酸化膜２７は、溝２５の内壁面と
底面周辺の角部とにおいて、結晶欠陥層２の深さ範囲を
充分にカバーし、第６の工程でこの犠牲酸化膜２７をエ
ッチング除去することによって、結晶欠陥層２が除去さ
れる。

【００２８】上記の後、第１の実施例で図２に示したと
同様にして溝の内部を酸化膜で埋め込み、トレンチ分離
を形成する。

【００２９】次に、第３の実施例を図５及び図６に基づ
いて説明する。先ず、図５（１）に示すように、第１の
工程として、上記第１及び第２の実施例と同様にウエハ
状に形成された半導体基体３１上に熱酸化膜層３２と酸
化膜層３３とからなるエッチングマスク３４を形成す
る。その後、半導体基体３１をエッチングして溝３５を
形成する。この溝３５は、例えば上記第１の実施例と同
様のエッチングにて形成する。そして、形成された溝３
５の内壁にあたる半導体基体３１の表面層には、エッチ
ングによるダメージで結晶欠陥層３が生じる。

【００３０】その後、図５（２）に示すように、第２の
工程として、エッチングマスク３４を除去した後、半導
体基体３１を酸化性の雰囲気内で加熱して半導体基体３
１の表面層を熱酸化し、半導体基体３１の表面層に熱酸
化膜からなる犠牲酸化膜３６を生成する。この犠牲酸化
膜３６の膜厚は、溝３５の内壁面において充分に結晶欠
陥層３を覆うような厚さとする。また、この工程におい
ては、犠牲酸化膜３６を生成した後にエッチングマスク
３４を除去しても良い。

【００３１】その後、図５（３）に示すように、第３の
工程として、犠牲酸化膜３６の上面に、上記第１および
第２の実施例と同様の耐酸化性材料層３７を成膜する。
成膜条件は、上記第１の実施例で示したと同様に設定す
る。

【００３２】次いで、図６（４）に示すように、第４の
工程として、半導体基体３１を再び酸化性の雰囲気内で
加熱し、上記第１の工程で生成した犠牲酸化膜３６を成
長させる。

【００３３】そして、図６（５）に示すように、第５の
工程として、耐酸化性材料層３７をエッチング除去し、
次いで、犠牲酸化膜３６をエッチング除去する。これら
の各層のエッチング除去は、上記第１の実施例と同様の
方法で行う。

【００３４】上記図５及び図６に示した溝の形成方法で
は、先ず、第１の工程で溝３５の内壁にはその内壁面で
充分な膜厚の犠牲酸化膜３６が生成される。次いで、上
記第１及び第２の実施例と同様に、溝３５の内壁に耐酸
化性材料層３７を成膜した後に再び半導体基体３１の表
面層を熱酸化させるため、これによって溝３５の底面周
辺の角部で犠牲酸化膜３６が成長する。したがって、生
成された犠牲酸化膜３６は、溝３５の内壁面と底面周辺
の角部とにおいて結晶欠陥層３の深さ範囲を充分にカバ
ーし、第５の工程でこの犠牲酸化膜３６をエッチング除
去することによって、結晶欠陥層３が除去される。

【００３５】上記の後、第１の実施例で図２に示したと
同様にして溝の内部を酸化膜で埋め込み、トレンチ分離
を形成する。

【００３６】上記第１〜第３の実施例では、ウエハ状の
半導体基体にトレンチ分離を形成する場合を例に取って
説明を行った。しかし、本発明は上記に限らず、例えば
ウエハにトレンチキャパシタを形成する場合のように、
半導体基体に溝を形成してなる半導体装置の製造に広く
適用可能である。

【００３７】

【発明の効果】以上、本発明の溝の形成方法によれば、
溝の周壁よりも底面周辺の角部において膜厚の薄い耐酸
化性材料層を溝の内壁に成膜することによって、溝の内
壁面の酸化が抑制されるようにしている。このため、溝
の底面周辺の角部でより膜厚の厚い犠牲酸化膜を生成す
ることができる。そして、その後この犠牲酸化膜をエッ
チング除去することによって、溝を形成する際のエッチ
ングで溝の底面周辺の角部に生じた結晶欠陥を充分に除
去することができる。したがって、半導体基体に溝を形
成してなる半導体装置において、結晶欠陥によるリーク
電流を防止して素子特性の劣化を防止できる。そして、
第２及び第３の発明によれば、耐酸化性材料層を介して
半導体基体の表面層を熱酸化させ、これと前後して半導
体基体の表面層を露出させた状態で熱酸化を行うことに
よって、溝の底面周辺の角部と共に溝の内壁面にも充分
な膜厚の犠牲酸化膜を生成することができる。このた
め、犠牲酸化膜のエッチングによって、溝を形成する際
のエッチングで生じた溝の内壁の結晶欠陥を充分に除去
できる。したがって、上記と同様に半導体装置の素子特
性の劣化を防止できる。

【図面の簡単な説明】

【図１】第１の実施例を説明する工程図である。

【図２】第１の実施例を説明する工程図である。

【図３】第２の実施例を説明する工程図である。

【図４】第２の実施例を説明する工程図である。

【図５】第３の実施例を説明する工程図である。

【図６】第３の実施例を説明する工程図である。

【図７】従来例を説明する工程図である。

【符号の説明】

１１，２１，３１半導体基体１５，２５，３５溝１６，２６，３７耐酸化性材料層１７，２７，３６犠牲酸化膜ｔ₁ 耐酸化性材料層の膜厚（溝の内壁面）ｔ₂ 耐酸化性材料層の膜厚（溝の底面周辺の角部）

Claims

【特許請求の範囲】

【請求項１】ドライエッチングによって半導体基体に
溝を形成する第１の工程と、前記溝の底面周辺の角部における膜厚が当該溝の内壁面
における膜厚より薄くなるように当該溝の内壁に耐酸化
性材料層を成膜する第２の工程と、前記半導体基体を酸化性の雰囲気内で加熱し、当該半導
体基体の表面層に熱酸化膜からなる犠牲酸化膜を生成す
る第３の工程と、前記耐酸化性材料層と前記犠牲酸化膜とをエッチング除
去する第４の工程とからなることを特徴とする溝の形成
方法。
【請求項２】ドライエッチングによって半導体基体に
溝を形成する第１の工程と、前記溝の底面周辺の角部における膜厚が当該溝の内壁面
における膜厚より薄くなるように当該溝の内壁に耐酸化
性材料層を成膜する第２の工程と、前記半導体基体を酸化性の雰囲気内で加熱し、当該半導
体基体の表面層に熱酸化膜からなる犠牲酸化膜を生成す
る第３の工程と、前記耐酸化性材料層をエッチング除去する第４の工程
と、前記半導体基体を酸化性の雰囲気内で加熱し、前記犠牲
酸化膜を成長させる第５の工程と、前記犠牲酸化膜をエッチング除去する第６の工程とから
なることを特徴とする溝の形成方法。
【請求項３】ドライエッチングによって半導体基体に
溝を形成する第１の工程と、前記半導体基体を酸化性の雰囲気内で加熱し、当該半導
体基体の表面層に熱酸化膜からなる犠牲酸化膜を生成す
る第２の工程と、前記溝の底面周辺の角部における膜厚が当該溝の内壁面
における膜厚より薄くなるように当該溝の内壁に耐酸化
性材料層を成膜する第３の工程と、前記半導体基体を酸化性の雰囲気内で加熱し、前記犠牲
酸化膜を成長させる第４の工程と、前記耐酸化性材料層と前記犠牲酸化膜とをエッチング除
去する第５の工程とからなることを特徴とする溝の形成
方法。