JPH11289006A - 集積回路にトレンチアイソレ―ションを形成する方法 - Google Patents

集積回路にトレンチアイソレ―ションを形成する方法

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JPH11289006A
JPH11289006A JP11054700A JP5470099A JPH11289006A JP H11289006 A JPH11289006 A JP H11289006A JP 11054700 A JP11054700 A JP 11054700A JP 5470099 A JP5470099 A JP 5470099A JP H11289006 A JPH11289006 A JP H11289006A
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JP
Japan
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trench
sidewall
insulating film
forming
film
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JP11054700A
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English (en)
Inventor
Tai-Su Park
泰緒 朴
Kanshin Ri
漢信 李
Yu-Gyun Shin
裕均 申
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
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    • H—ELECTRICITY
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    • H10W10/10—Isolation regions comprising dielectric materials
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Abstract

(57)【要約】 【課題】 高集積度を有する集積回路内に浅いトレンチ
アイソレーション構造を形成する方法を提供すること。 【解決手段】 半導体基板にトレンチをエッチングする
段階と、トレンチ側壁と底に側壁−絶縁膜を成長させる
段階と、トレンチ内部と半導体基板上にトレンチ−絶縁
膜を蒸着する段階と、トレンチ−絶縁膜の高さを低める
ため、ＣＭＰ工程を行う段階と、トレンチ−絶縁膜のエ
ッチング率を元のエッチング率から熱処理されたトレン
チエッチング率に低めるため熱処理工程を行う段階と、
トレンチに隣接する半導体基板内に少なくとも１つのド
ーピングされた領域を形成するためイオン注入を行う段
階と、少なくとも１つのドーピングされた領域上にゲー
トオキサイドを成長させる段階と、トレンチとゲートオ
キサイド上にゲート電極を蒸着する段階を含み、熱処理
工程を十分に低い温度で行うことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に集積回路
内のトレンチアイソレーション（ｔｒｅｎｃｈｉｓｏｌ
ａｔｉｏｎ）構造に関するものである。より詳しくは、
本発明は、高集積度を有する集積回路内に浅いトレンチ
アイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉ
ｓｏｌａｔｉｏｎ、ＳＴＩ）構造を形成することに関す
るものである。
【０００２】通常的な半導体設計は、トレンチ−アイソ
レーンションタイプの方法を使用して集積回路上の素子
を分離する。トレンチ−アイソレーション方法では、基
板内に絶縁体を埋めるため丸いコーナーを有するトレン
チが半導体基板上に形成される。この方法は、半導体デ
バイスをもっと小さくし、このようなデバイスの安定
性、特にデバイスのゲートの安定性を向上させる。この
ような方法の例が米国特許公報４、９２３、８２１と朴
泰緒等がＩＥＥＥ会報、ＩＥＤＭ１９９６、ｐ７４７−
７５０に発表した“Ｃｏｒｒｅｌａｔｉｏｎ ｂｅｔｗ
ｅｅｎ ＧａｔｅＯｘｉｄｅ Ｒｅｌｉａｂｉｌｉｔｙ
ａｎｄ ｔｈｅ Ｐｒｏｆｉｌｅ ｏｆ ｔｈｅ Ｔ
ｒｅｎｃｈ Ｔｏｐ Ｃｏｒｎｅｒ ｉｎ Ｓｈａｌｌ
ｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）”
に開示されている。
【０００３】図１は、通常的なトレンチ−アイソレーシ
ョンタイプ製造方法の段階を示す流れ図である。図２乃
至図１３は、図１に図示された工程の間、半導体基板を
示す断面図である。
【０００４】図１及び図２に図示されたように、パッド
オキサイド膜３を半導体基板１上に成長させること（段
階１０）として工程が始まる。次に、パッドオキサイド
膜３上にシリコン窒化膜５を蒸着してパターニングする
ことによって工程が進行する。
【０００５】次に、図３に図示されたように、パターニ
ングされたシリコン窒化膜５をマスクとして使用して半
導体基板１がエッチングされてトレンチ７が形成される
（段階２０）。次に、図４と図５に図示されたように、
側壁−絶縁膜９がトレンチ７の底と内側壁に形成され、
トレンチ−絶縁膜１１がトレンチ７内に形成される（段
階２５）。
【０００６】側壁−絶縁膜１１をトレンチの底と内側壁
に形成し、トレンチ−絶縁膜１１をトレンチ７に形成す
る工程は、多くの細部工程を含む。まず、図４に図示さ
れた側壁−絶縁膜９がトレンチ７の底と内側壁で成長さ
れる（段階１００）。望ましくは、側壁−絶縁膜９は、
Ｏ2気体内で露出されたＳｉ基板表面を酸化させること
によって成長される。側壁−絶縁膜９は、トレンチエッ
チング損傷を減らし、露出されたＳｉ基板の保護する機
能をする。
【０００７】次に、図５に図示されたように、トレンチ
−絶縁膜１１がトレンチ７とシリコン窒化物（ｓｉｌｉ
ｃｏｎ ｎｉｔｒｉｄｅ）膜５の全面に加わる（段階１
１０）。上で指摘したように、トレンチ−絶縁膜は、度
々ＳｉＯ2のようなＣＶＤオキサイド（ｃｈｅｍｉｃａ
ｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ｏｘｉｄｅ）
である。
【０００８】図６に示したように、次に、シリコン窒化
膜５を阻止層として使用してＣＭＰ工程を行うことによ
って、トレンチ−絶縁膜１１を減らすようにする（段階
１２０）。これは、トレンチ７をトレンチ−絶縁膜１１
として充填するようにし、トレンチ−絶縁膜１１の上部
をシリコン窒化膜５の上部と平坦にする。
【０００９】最後に、トレンチ−絶縁膜１１は、Ｎ2と
かＡｒガス内で、高温で熱処理、又は高密化（ａｎｎｅ
ａｌｅｄ 又はｄｅｎｓｉｆｉｅｄ）されるが、これに
よりジャンクション漏洩電流を減少することができる。
もし熱処理温度が適正水準より低いと、ジャンクション
漏洩電流、度々ジャンクションの欠陥、そしてＣＶＤオ
キサイドの高すぎる湿式エッチング率等が発生する。熱
処理は、トレンチ−絶縁膜１１を高密化させて湿式エッ
チングに対する抵抗を増加させる。
【００１０】側壁−絶縁膜９とトレンチ−絶縁膜１１が
形成されてから、図７に図示されたように、湿式エッチ
ングを使用してアクチブシリコン窒化膜５が除去される
（段階３０）。トレンチ−絶縁膜１１は、段階１３０で
既に熱処理されたため、そのエッチング率が低いため、
湿式エッチング工程の間、最小だけでエッチングされ
る。次に、図８に図示されたように、パッドオキサイド
膜３も湿式エッチングによって除去される（段階３
５）。
【００１１】次に、図９に図示されたように犠牲オキサ
イド膜１３がＯ2とＨ2Ｏ内でサマルオキダーション（ｔ
ｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）方法を使用して半
導体基板上に成長される（段階４０）。
【００１２】次に、イオン注入１５が行われて、高濃度
にドーピングされた領域１７が形成され（段階４５）、
図１０に図示されたように、オキサイド膜１３が除去さ
れる（段階５０）。一般的に、犠牲オキサイド膜１３
は、他の湿式エッチング工程によって除去されるが、ト
レンチ−絶縁膜１１の部分が追加にエッチングされる場
合もある。
【００１３】図１１に図示されたように、ゲートオキサ
イド膜が基板１上に成長される（段階５５）。
【００１４】最終的に、図１２に図示されたように、ゲ
ート電極２１がゲートオキサイド膜１９とトレンチ−ア
イソレーション膜１１上に形成される（段階６０）。
【００１５】図１３は、側壁絶縁膜９、トレンチ−アイ
ソレーション膜１１と、ゲートオキサイド膜１９が全部
概念的に単一のオキサイド膜２３として定義されること
を除外しては、図１２のような構造を示す。これらの３
つの膜が全部オキサイド膜として、これらの全部が同じ
な機能をするため、３つの分離された膜としてよりは、
機能的に単一の膜として考えることが役に立つ。
【００１６】通常的な方法によって形成されたＳＴＩ構
造から、トレンチに埋める物質として化学的−蒸着（Ｃ
ＶＤ）オキサイドが一番通常的に使用される。このよう
なＣＶＤオキサイドが半導体基板に形成されたトレンチ
で充填されてから、高温の熱処理工程が行われて、充填
されたＣＶＤオキサイドを高密度化し、その湿式エッチ
ング率を減少させる。これは、熱処理がまだ完成されな
いＣＶＤオキサイドが湿式エッチングに対して非常に低
い抵抗を有する関係に後の工程の間、損傷されるため行
われる。
【００１７】通常的なトレンチ−アイソレーション方法
は、長所を有する反面、重大な短所も有する。図１４乃
至図１６に図示されたように、ポリシング段階１２０
は、シリコン窒化膜５とトレンチ−絶縁膜１１の高さを
広範囲に変化させる結果を催すことができる。図１４
は、シリコン窒化膜５とトレンチ−絶縁膜１１が望まし
い高さより高くポリシングされた状態を示す。図１５
は、シリコン窒化膜５とトレンチ−絶縁膜１１が必要な
高さでポリシングされた状態を示す。図１６は、シリコ
ン窒化膜５とトレンチ−絶縁膜１１が必要な高さより低
くポリシングされた状態を示す。
【００１８】結局、これは段階３０に使用される湿式エ
ッチング上に問題点を誘発する。もしシリコン窒化膜５
とトレンチ−アイソレーション膜１１が湿式エッチング
以前に高すぎると、湿式エッチング以後にトレンチ−絶
縁膜１１が高すぎる状態に残す場合もある。もし同様
に、シリコン窒化膜５とトレンチ−絶縁膜１１が湿式エ
ッチング以前に低すぎると、トレンチ−絶縁膜１１が湿
式エッチング以後に低すぎる状態に残す場合もある。こ
れは、図１７、図１８、そして図１９に図示されてい
る。図１７は、段階１２０のＣＭＰ工程以後にシリコン
窒化膜５とトレンチ−アイソレーション膜１１が非常に
高くなる場合、段階３０の湿式エッチングの結果を示
す。図１８は段階１２０以後シリコン窒化膜５とトレン
チ−絶縁膜１１が望ましい高すぎる場合、段階３０の湿
式エッチングの結果を示す。そして、図１９は、段階１
２０以後にシリコン窒化膜５とトレンチ−絶縁膜１１が
低すぎる場合、段階３０の湿式エッチングの結果を示
す。
【００１９】段階１２０のＣＭＰ工程以後、高さの多様
による窮極的な結果は、図２０、図２１、そして図２２
に図示されたように、段階６０でゲート電極２１が形成
されてから、トレンチ−アイソレーション構造が不規則
的な高さを有することである。無論、ゲート電極が図２
１に図示された高さになることが望ましいが、これは段
階１２０のＣＭＰ工程が適当な高さまでに正確に行われ
る場合だけ発生できる。もし、ＣＭＰ工程がシリコン窒
化膜５とトレンチ−絶縁膜１１を高すぎる状態に残す
と、図２０に図示されたように、ゲート電極２１が溢れ
て流れるトレンチ領域上の隆起が起こるようになるはず
である。もし、同様にＣＭＰ工程がシリコン窒化膜５と
トレンチ−絶縁膜１１を低すぎる状態に残すと、図２２
に図示されたように、ゲート電極２１が充填されなけれ
ばならないトレンチ領域上に陥没が発生できる。
【００２０】これらの２つの場合の実質的な問題点は、
それらが側壁−絶縁膜９とゲートオキサイド膜１９が合
うジャンクションに過度なストレスを加わることであ
る。これは、ゲート電極２１と高濃度に−ドーピングさ
れた領域１７の間に不完全な絶縁状態を提供してその結
果、構造の性能を低下させることができる。
【００２１】このジャンクションに対するストレスの測
定は、時間による誘電体破壊（ｔｉｍｅ ｄｅｐｅｎｄ
ｅｎｔ ｄｉｅｌｅｃｔｒｉｃ ｂｒｅａｋｄｏｗｎ、
ＴＤＤＢ）テストを通して行うことができる。このテス
トによって測定されたＴＤＤＢは、適正なデバイス電圧
がゲート電極に印加されるとき、ゲートオキサイドが破
壊される以前の信頼時間（秒単位）を示す。言い換える
と、それはデバイスが致命的に破壊される前までどのぐ
らい長い間、続いてゲート電極にバイアス電圧が印加で
きるかを示す。一般的にＴＤＤＢ測定値は、１５ＭＶ／
ｃｍの電気場で１００秒以上に維持することが望まし
い。
【００２２】１例として、もしトレンチ−アイソレーシ
ョン領域１１の上部表面全面が、図２１に示したよう
に、ゲートオキサイド領域１９と均一に平坦化される
と、デバイスは、１２００秒以上のＴＤＤＢ測定値を有
するはずである。
【００２３】反面、もしトレンチ−アイソレーション領
域１１の高さが図２２に図示されたように、ゲートオキ
サイド領域１９の高さより沈んでいたり、又はトレンチ
−アイソレーション領域の高さが、図２０に図示された
ように、ゲートオキサイド領域１９の高さより聳えてい
ると、デバイスは、低い数十秒のＴＤＤＢ測定値を有す
るはずである。このような信頼度は、大部分の応用に対
して非常に不充分で、製造工程の生産率を深刻になる程
度に低下させる。
【００２４】このような破損の原因は、図２３乃至図２
５、図２６乃至図２８から分かる。図２３乃至図２５
は、ＣＭＰ段階の多様な結果を示す側壁−絶縁膜９とゲ
ートオキサイド１９の間のインターフェースを示す断面
図である。図２６乃至図２８は、ＣＭＰ段階の多様な結
果に示す側壁−絶縁膜９とゲートオキサイド１９の間の
インターフェースで半導体デバイスのストレス分布を示
すグラフである。
【００２５】各々シリコン窒化膜５とトレンチ−絶縁膜
１１が必要な高さより高くポリシングされた場合、図２
３は、半導体断面図を示し、図２６は、半導体デバイス
のストレス分布を示す。各々シリコン窒化膜５とトレン
チ−絶縁膜１１が必要な高さでポリシングされた場合、
図２４は、半導体断面図を示し、図２７は、半導体デバ
イスのストレス分布を示す。各々シリコン窒化膜５とト
レンチ−絶縁膜１１が必要な高さより低くポリシングさ
れた場合、図２５は、半導体断面図を示し、図２８は、
半導体デバイスのストレス分布を示す。
【００２６】図２４と図２７から分かるように、トレン
チ−絶縁膜が必要な高さで形成される場合、側壁−絶縁
膜９とゲートオキサイド膜１９が平坦になり、発生され
るストレスも非常に低まる。このように低いストレス
は、ＴＤＤＢ値を高めることによって、その結果のデバ
イスが受容できるパラメータ値内で動作させる。
【００２７】しかし、図２３と図２６のように、もし、
トレンチ−絶縁膜１１が高すぎると、側壁−絶縁膜９と
ゲートオキサイド膜１９の間のインターフェースが安定
的ではないため、ストレスの発生が増加する。又、トレ
ンチ−絶縁膜が低すぎると、ストレスをＴＤＤＢが受容
できる範囲以下に低まる。
【００２８】同様に、図２５と図２８に示したように、
もしトレンチ−絶縁膜１１が低すぎると、側壁−絶縁膜
９とゲートオキサイド膜１９の間のインターフェースが
やはり安定的ではないため、ストレスの発生が増加され
る。トレンチ−絶縁膜が高すぎると、ストレスはＴＤＤ
Ｂを受容できる範囲以下に低まる。
【００２９】トレンチ−アイソレーション半導体デバイ
スを製造することにおいて、生産効率を向上させるため
には、もっと高い生産信頼度が要求される。トレンチ−
絶縁膜１１の高さをもっとよく調節することができない
と、側壁−絶縁膜９とゲートオキサイド膜１９との間の
インターフェース性能を改善することが必要である。
【００３０】
【発明が解決しようとする課題】本発明の目的は、トレ
ンチ−アイソレーション領域のより広範囲な高さに対し
て半導体デバイスの信頼度を増加させるための方法を求
めることである。
【００３１】本発明の他の目的は、側壁−絶縁領域のエ
ッチング率を、デバイスの工程のうち、エッチングされ
るどのような湿式エッチングの間のトレンチ−絶縁領域
のエッチング率よりもっと低く維持させることである。
【００３２】
【課題を解決するための手段】本発明の１特徴による
と、集積回路にトレンチ−アイソレーション構造を形成
する方法が提供されるが、この方法は、半導体基板にト
レンチをエッチングする段階と、トレンチ側壁と底に側
壁−絶縁膜を成長させる段階と、トレンチ内部と半導体
基板上にトレンチ−絶縁膜を蒸着する段階と、トレンチ
−絶縁膜の高さを低めるため、ＣＭＰ工程を行う段階
と、トレンチ−絶縁膜のエッチング率を元のトレンチエ
ッチング率から熱処理されたトレンチエッチング率に低
めるため熱処理工程を行う段階と、トレンチに隣接する
半導体基板内に少なくとも１つのドーピングされた領域
を形成するためイオン注入を行う段階と、少なくとも１
つのドーピングされた領域上にゲートオキサイドを成長
させる段階と、トレンチとゲートオキサイド上にゲート
電極を蒸着する段階とを含むが、熱処理段階は熱処理さ
れたトレンチエッチング率が側壁−絶縁膜のエッチング
率よりもっと高く維持されるように十分に低い温度で行
う。
【００３３】この望ましい態様において、トレンチエッ
チング段階以前に、基板全面に活性化シリコン窒化膜を
形成しパターニングする段階と、ＣＭＰ工程を行う段階
以後に、活性化シリコン窒化膜を除去する段階とを含む
ことができる。活性化シリコン窒化膜はＣＭＰ工程を行
う段階で阻止層として使用されることができる。
【００３４】この望ましい態様において、トレンチエッ
チング段階以前に、半導体基板上にパッドオキサイド膜
を成長させる段階と、イオン注入を行う段階以前に、パ
ッドオキサイド膜を除去する段階とを含むことができ
る。
【００３５】この望ましい態様において、熱処理工程が
８００℃乃至１１５０℃との間で行われ、熱処理工程が
約１０５０℃で行われる。
【００３６】本発明の他の特徴によると、集積回路にト
レンチ−アイソレーション構造を形成する方法が提供さ
れるが、この方法は、半導体基板にトレンチをエッチン
グする段階と、トレンチ側壁と底に絶縁物質を含んでい
る側壁−絶縁膜を形成する段階と、側壁−絶縁膜のエッ
チング率を元の側壁エッチング率から第１熱処理された
側壁エッチング率に低めるため第１熱処理工程を行う段
階と、絶縁物質を含んでいるトレンチ内部と半導体基板
全面に形成する段階と、トレンチ−絶縁膜の高さを減少
させるためＣＭＰ工程を行う段階と、側壁−絶縁膜のエ
ッチング率を第１熱処理された側壁エッチング率から第
２熱処理された側壁エッチング率を低め、トレンチ−絶
縁膜のエッチング率を元のトレンチのエッチング率から
熱処理されたトレンチエッチング率に低めるため第２熱
処理工程を行う段階と、トレンチに隣接する半導体基板
内にイオン注入を行って少なくとも１つのドーピングさ
れた領域を形成する段階と、少なくとも１つのドーピン
グされた領域上にゲートオキサイド膜を成長させる段階
と、トレンチとゲートオキサイド上にゲート電極を形成
する段階とを含むが、第２熱処理された側壁エッチング
率が熱処理されたトレンチエッチング率がもっと低い。
【００３７】本発明の他の特徴によると、集積回路にト
レンチ−アイソレーション構造を形成する方法が提供さ
れるが、この方法は、半導体基板にトレンチをエッチン
グする段階と、トレンチ側壁と底に第１絶縁膜を含む側
壁−絶縁膜を形成する段階と、トレンチ内部と半導体基
板上に第２絶縁物質を含むトレンチ−絶縁膜を蒸着する
段階と、トレンチ−絶縁膜の高さを低めるためＣＭＰ工
程を行う段階と、トレンチ絶縁膜のエッチング率を元の
トレンチエッチング率から熱処理されたトレンチエッチ
ング率に低めるため最終熱処理工程を行う段階と、少な
くとも１つのドーピングされた領域を形成するためトレ
ンチに隣接する半導体基板内にイオン注入を行う段階
と、少なくとも１つのドーピングされた領域上にゲート
オキサイドを成長させる段階と、トレンチとゲートオキ
サイド上にゲート電極を加える段階とを含むが、第１絶
縁物質の最後の側壁エッチング率が第２絶縁物質の熱処
理されたトレンチエッチング率よりもっと低い。
【００３８】この望ましい態様において、側壁−絶縁膜
形成段階以後に、第１熱処理工程を行って側壁−絶縁膜
のエッチング率を元の側壁エッチング率から熱処理され
た側壁エッチング率に低める段階を含むが、側壁−絶縁
膜の形成段階が第１絶縁物質をトレンチの側壁と底に蒸
着することによって行い、最終熱処理工程が側壁−絶縁
膜のエッチング率を熱処理された側壁エッチング率から
最終熱処理された側壁エッチング率に低める。
【００３９】この望ましい態様において、側壁−絶縁膜
はＳｉＯＮを含み、側壁−絶縁膜を形成する段階がＳｉ
ＯＮをトレンチの側壁と底に加えることによって行われ
ることができる。
【００４０】側壁−絶縁膜を形成する段階がトレンチの
側壁と底にＳｉＮ膜を蒸着する段階と、側壁−絶縁膜を
形成するためのＯ2内で、ＳｉＮ膜を酸化させる段階を
細部段階として付加的に含むことができる。側壁−絶縁
膜を形成する段階はトレンチの側壁と底にＳｉＯ2膜を
成長させる段階と、ＳｉＯ2膜を窒素の豊かな大気で焼
いて側壁−絶縁膜を形成する段階を付加的に含むことが
できる。この段階で、窒素の豊かな大気は、Ｎ2、又は
ＮＨ3のうち、１つである。
【００４１】本発明では、トレンチ−絶縁膜１１が側壁
−絶縁膜９よりもっと高いエッチング率を有するように
形成することによって、通常的な方法での問題点を除去
する方法が提供される。望ましい方法は、トレンチ７の
底と内側壁に側壁−絶縁膜９を形成し、トレンチ７にト
レンチ−絶縁膜１１を形成する段階（段階２５）を変え
ることによって、このようなエッチング率上の差を得
る。側壁−絶縁膜９に対するもっと低いエッチング率を
保証することによって、本発明は、半導体基板１、側壁
−絶縁膜９、ゲートオキサイド膜１９及びゲート電極２
１でのストレスを最小化した半導体構造を形成する。
【００４２】
【発明の実施の形態】図２９は、本発明の第１の実施形
態によって側壁−絶縁膜９とトレンチ−絶縁膜１１を形
成する段階を示した流れ図である。この段階で、トレン
チ−絶縁膜は、側壁−絶縁膜９のエッチング率より高い
エッチング率を有するように形成される。
【００４３】図２９に図示されたように、トレンチ７の
底と内側壁に側壁−絶縁膜９を形成し、トレンチ７内に
トレンチ−絶縁膜１１を形成する段階は、４つの細部段
階に分類される。第１に、トレンチ７の底と側壁に側壁
−絶縁膜９を成長させる（段階１００）。適合する絶縁
物質も使用することができるが、望ましい使用物質は、
ＳｉＯ2である。
【００４４】次に、側壁−絶縁膜９と同一の基本物質と
して形成されたトレンチ−絶縁膜１１がトレンチ７内部
とシリコン窒化膜５上に蒸着される（段階１１０）。望
ましくは、トレンチ−絶縁膜１１は、ＣＶＤ工程によっ
て蒸着される。又、トレンチ−絶縁膜１１は、ＳｉＯ2
を含む。一般的に、トレンチ−絶縁膜１１は、高温オキ
サイド（ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄ
ｅｓ、ＨＴＯ）、低温オキサイド（ｌｏｗ ｔｅｍｐｅ
ｒａｔｕｒｅ ｏｘｉｄｅｓ、ＬＴＯ）、プラズマ強化
されたＴＥＯＳシリコンオキサイド（ＰＥ−ＴＥＯＳ−
ＳｉＯ2）、オゾンＴＥＯＳシリコンオキサイド（Ｏ3−
ＴＥＯＳ−ＳｉＯ2）、高密度プラズマシリコンオキサ
イド（ＨＤＰ−ＳｉＯ2）、プラズマ強化されたシラン
シリコンオキサイド（ＰＥ−ＳｉＨ4−ＳｉＯ2）、電子
サイクロトロン共鳴ＣＶＤシリコンオキサイド（ｅｌｅ
ｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ
ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ
ｓｉｌｉｃｏｎ ｏｘｉｄｅ、ＥＣＲ−ＣＶＤ−Ｓｉ
Ｏ2）、又は他の適当な絶縁物質を含むことができる。
【００４５】次に、シリコン窒化膜５を阻止層として使
用したＣＭＰ工程によって、トレンチ−絶縁膜１１を減
らす（段階１２０）。通常的な方法と同様に、これはト
レンチ７をトレンチ−絶縁膜１１で充填し、トレンチ−
絶縁膜１１の上部をシリコン窒化膜５の上部と平坦に形
成する。
【００４６】最後に、半導体基板が１１５０℃以下の温
度で熱処理（高密化）される（段階１３３）。一番望ま
しくは、熱処理段階は１０５０℃で行われる。この熱処
置段階は、トレンチ−絶縁膜１１のエッチング率を減少
させる効果を有する。熱処置段階を１０５０℃以下に維
持させることによって、その結果の熱処理されたトレン
チ−絶縁膜１１のエッチング率が側壁−絶縁膜９のエッ
チング率より大きくなる。
【００４７】しかし、側壁−絶縁膜９とトレンチ−絶縁
膜１１の間のエッチング率上の差は、他の数多い方法に
よって得られる。その１つの案が、図３０を参照して、
本発明の第２の実施形態によって続いて説明される。
【００４８】図３０は、本発明の第２の実施形態によっ
て側壁−絶縁膜９とトレンチ−絶縁膜１１を形成する段
階を示した流れ図である。第１の実施形態のように、ト
レンチ−絶縁膜１１が側壁−絶縁膜９のエッチング率よ
りもっと高いエッチング率を有するように形成される。
【００４９】図３０に図示されたように、トレンチ７の
底と内側壁に側壁−絶縁膜９を形成し、トレンチ７にト
レンチ−絶縁膜１１を形成する段階は、５つの細部段階
に分れる。第一に、側壁−絶縁膜９がトレンチ７の底と
内側壁に加えられる（段階１０２）。側壁−絶縁膜９
は、望ましくは、ＣＶＤ工程によって蒸着され、使用さ
れる望ましい物質は、ＳｉＯ2である。しかし、適合す
る、どのような形成方法、又は絶縁物質も使用すること
ができる。
【００５０】第二に、半導体基板は、第１熱処理工程に
よって適正な温度で熱処理（高密化）される（段階１０
４）。この第１熱処理工程は、側壁−絶縁膜９のエッチ
ング率を低下させる効果を有するはずである。
【００５１】第三に、側壁−絶縁膜９のような物質で形
成されたトレンチ−絶縁膜１１がトレンチ７内部とシリ
コン窒化膜５上に加える（段階１１０）。望ましくは、
トレンチ−絶縁膜１１は、ＣＶＤ工程によって蒸着され
る。
【００５２】第四は、トレンチ−絶縁膜１１は、シリコ
ン窒化膜５を阻止層として使用したＣＭＰ工程によって
減らされる（段階１２０）。通常的な方法と同様に、こ
れはトレンチ７をトレンチ−絶縁膜で充填し、トレンチ
−絶縁膜１１の上部をシリコン窒化膜５の上部と平坦に
する。
【００５３】最後に、半導体基板は、第２熱処理工程で
再び熱処理される（段階１３６）。これは側壁−絶縁膜
９とトレンチ−絶縁膜１１全てのエッチング率を減少さ
せる効果を有する。しかし、側壁−絶縁膜９は、段階１
０４で既に熱処理されたため、第２熱処理工程以後、ト
レンチ−絶縁膜１１のエッチング率よりもっと低いエッ
チング率を有するはずである。
【００５４】第２の実施形態は、側壁−絶縁膜９とトレ
ンチ−絶縁膜１１の間のエッチング率上の差を得るた
め、多重の熱処理工程に依存するので、ある熱処理工程
の温度に対しても制限がなくなる。
【００５５】第１、第２の実施形態から、側壁−絶縁膜
９とトレンチ−絶縁膜１１の全部に同じような物質が使
用される。例えば、熱的に、成長されたＳｉＯ2を側壁
−絶縁膜９用として使用することができ、ＣＶＤ Ｓｉ
Ｏ2をトレンチ−絶縁膜１１用として使用することがで
きる。しかし、第３、第４の実施形態では、これら側壁
−絶縁膜９とトレンチ−絶縁膜１１に対する望ましいエ
ッチング率上の差を得るため、他の物質が使用される。
【００５６】図３１は、本発明の第３実施形態によって
側壁−絶縁膜９とトレンチ−絶縁膜１１を形成する段階
を示した流れ図である。第１、第２実施形態のように、
トレンチ−絶縁膜１１は、側壁−絶縁膜９のエッチング
率よりもっと高いエッチング率を有するように形成され
る。
【００５７】図３１に図示されたように、トレンチ７の
底と内側壁に側壁−絶縁膜９を形成し、トレンチ７にト
レンチ−絶縁膜１１を形成する段階は、４つの細部段階
に分れる。第一に、第１物質からなる側壁−絶縁膜９が
トレンチ７の底と内側壁に形成される（段階１０６）。
【００５８】第二に、第２物質からなるトレンチ−絶縁
膜１１がトレンチ７内部とシリコン窒化膜５上に蒸着さ
れる（段階１１０）。望ましくは、トレンチ−絶縁膜１
１は、ＣＶＤ工程によって蒸着される。
【００５９】第三に、トレンチ−絶縁膜１１がシリコン
窒化膜５を阻止層として使用したＣＭＰ工程によって減
らす（段階１２０）。通常的な方法と同様に、これはト
レンチ７をトレンチ−絶縁膜１１で充填し、トレンチ−
絶縁膜１１の上部をシリコン窒化膜５の上部と平坦にす
る。
【００６０】最後に、熱処理工程で半導体基板が熱処理
（高密化）される（段階１３６）。この熱処理段階は、
トレンチ−絶縁膜１１のエッチング率を減少させる効果
を有する。しかし、トレンチ−絶縁膜１１のエッチング
率が側壁−絶縁膜９のエッチング率より低めない。
【００６１】図３２は、本発明の第４の望ましい実施形
態によって側壁−絶縁膜９とトレンチ−絶縁膜１１を形
成する段階を示す流れ図である。第１、第３の望ましい
実施形態のように、トレンチ−絶縁膜１１は、側壁−絶
縁膜９のエッチング率よりもっと高いエッチング率を有
するように形成される。
【００６２】図３２に図示されたように、トレンチ７の
底と内側壁に側壁−絶縁膜９を形成し、トレンチ７内に
トレンチ−絶縁膜１１を形成する段階は、５つの細部段
階に分れる。第一、第１物質からなる側壁−絶縁膜９が
トレンチ７の底と内側壁に形成される（段階１０６）。
適切な他の方法を使用することができるが、望ましく
は、側壁−絶縁膜９は、ＣＶＤによって蒸着される。
【００６３】第二に、第１熱処理工程から、半導体基板
が適当な温度で高密化される（段階１０８）。第１熱処
理工程は、側壁−絶縁膜９のエッチング比率を減少させ
る効果を有する。
【００６４】第三に、側壁−絶縁膜９のような物質から
なるトレンチ−絶縁膜１１がトレンチ７とシリコン窒化
膜５上に蒸着される（段階１１０）。望ましくは、トレ
ンチ−絶縁膜１１は、ＣＶＤ工程によって加える。
【００６５】第四は、シリコン窒化膜５を阻止層として
使用したＣＭＰ工程によってトレンチ−絶縁膜１１を減
らす（段階１２０）。これは、通常的な方法と同様に、
トレンチ７をトレンチ−絶縁膜１１で充填し、トレンチ
−絶縁膜１１の上部はシリコン窒化膜５の上部と平坦に
する。
【００６６】最後に、半導体構造は、第２熱処理段階で
再び熱処理される（段階１３６）。これは側壁−絶縁膜
９とトレンチ−絶縁膜１１全てのエッチング率を減少さ
せる効果を有する。しかし、側壁−絶縁膜９は、段階１
０４で既に熱処理されたため、第２熱処理工程以後、ト
レンチ−絶縁膜１１のエッチング率よりもっと低いエッ
チング率を保有するようになる。
【００６７】第４実施形態は、多重熱処理段階を含むた
め、側壁−絶縁膜１１とトレンチ−絶縁膜１１の間のエ
ッチング率の差を強化させ、２つの熱処理工程上のパラ
メータ値の多様性を許容する程度が大きい。
【００６８】第３、第４実施形態から、ＳｉＯＮが望ま
しい第１物質として、ＳｉＯ2が望ましい第２物質とし
て使用される。ＳｉＯＮは、ＳｉＯ2のエッチング率よ
りもっと低いエッチング率を有する。それで、ＳｉＯ2
がトレンチ−絶縁膜１１として使用される場合、ＳｉＯ
Ｎが側壁−絶縁膜９用物質として使用されることができ
る。しかし、側壁−絶縁膜９とトレンチ−絶縁膜１１が
形成される工程以後に、第１物質が第２物質のエッチン
グ率よりもっと低いエッチング率を有する限り、ある絶
縁物質も第１、第２物質として使用されることができ
る。
【００６９】もし、ＳｉＯＮが第１物質として使用され
ると、いろいろの多様な方法に形成することができる。
ＳｉＯ2膜がトレンチ７の側壁で成長してから、窒素の
豊かな大気（Ｎ2、ＮＨ3等のような）のうちで、焼くこ
とができる。このように追加された焼く段階は、ＳｉＯ
Ｎ膜を側壁−絶縁膜９として形成する。択一的に、Ｓｉ
Ｎ膜をトレンチ７の側壁に加えてから、Ｏ2大気のうち
で酸化して、ＳｉＯＮ膜を側壁−絶縁膜９に形成するこ
とができる。
【００７０】第３、第４実施形態において、もしＳｉＯ
Ｎが第１物質として、そしてＳｉＯ2が第２物質として
使用されると、段階１３６にあるトレンチ−絶縁膜１１
の熱処理工程は、必要とするある温度でも行われること
ができる。ＳｉＯ2トレンチ−絶縁膜１１の熱処理温度
に関係なしに、ＳｉＯＮは、もっと低いエッチング率を
有するようになる。第４実施形態において、もしＳｉＯ
Ｎが第１物質として、そしてＳｉＯ2が第２物質として
使用されると、段階１０８にある側壁−絶縁膜９の熱処
理工程は、望ましくは、Ｏ2／Ｈ2Ｏのうちで行われる
が、必要とするある温度でも行われることができる。
【００７１】第１乃至第４実施形態から示すように、本
発明において、段階１２０と１３０の順序は重要ではな
い。ＣＭＰ段階（段階１２０）は、熱処理工程（段階１
３０）以前、又は熱処理工程以後に行われることができ
る。ある場合も、トレンチ−絶縁膜が熱処理され、ポリ
シングされる。そうして、たとえ図２９乃至図３２、各
々が熱処理工程以前に発生されるＣＭＰ工程を開示して
いるが、２つの工程の順序は、変えることができ、本発
明の範囲の中にある。
【００７２】図３３乃至図３５、図３６乃至図３８、図
３９乃至図４１及び、図４２は、上述の第１乃至第４実
施形態による本発明の結果を示す。図３３、９Ｂ及び９
Ｃは、本発明の実施形態による工程以後、ＣＭＰ段階の
多様な結果に対する側壁−絶縁膜９とゲートオキサイド
１９との間のインターフェースを示す断面図である。図
３６、１０Ｂ及び１０Ｃは、本発明の望ましい実施形態
による工程以後ＣＭＰ段階の多様な結果に対して、側壁
−絶縁膜９とゲートオキサイド１９との間のインターフ
ェースで半導体デバイスのストレス分布を示したグラフ
である。図３９、１１Ｂ及び、１１Ｃは、本発明の実施
形態による工程以後ＣＭＰ段階の多様な結果に対して、
側壁−絶縁膜９とゲートオキサイド１９との間のインタ
ーフェースでトレンチ−アイソレーション半導体デバイ
スの断面写真である。図４２は、熱処理温度が１０５０
℃と１１５０℃である場合のトレンチ−アイソレーショ
ン半導体デバイスのＴＤＤＢを示したグラフである。
【００７３】図３４、図３７及び図４０から示したよう
に、本発明において、トレンチ−絶縁膜１１が必要な高
さに形成されると、側壁−絶縁膜９とゲートオキサイド
１９との間のインターフェースがスムーズになりストレ
スが相対的に低く発生される。通常的な方法と同様に、
このように低いストレスは、ＴＤＤＢ値をもっと高く形
成し、その結果のデバイスが受容できるパラメータ値の
範囲内で動作するように許容する。トレンチ−絶縁膜１
１が必要な高さに形成される場合、側壁−絶縁膜９とト
レンチ−絶縁膜１１の間のエッチング率上の差は、半導
体デバイスの動作パラメータを変化させない。
【００７４】しかし、もし図３３、１０Ａ及び１１Ａに
示したように、トレンチ−絶縁膜１１が高すぎると、側
壁−絶縁膜９のもっと低いエッチング率が結果的に側壁
−絶縁膜９とゲートオキサイド膜１９の間のインターフ
ェースをもっと安定に形成する。図３３で示したよう
に、トレンチ−絶縁膜１１が側壁絶縁膜９より側面方向
でもっと速くエッチングされるため、側壁−絶縁膜９の
上部コーナーに丸い３つの階段部分が形成される。
【００７５】同様に、図３５、１０Ｃ及び１１Ｃに示し
たように、もしトレンチ−絶縁膜１１が低すぎると、側
壁−絶縁膜９のもっと低いエッチング率が結果的に側壁
−絶縁膜９とゲートオキサイド膜１９の間のインターフ
ェースをより安定的に形成する。図３５から示したよう
に、トレンチ−絶縁膜１１が側壁−絶縁膜９より側面方
向で、よりもっと速くエッチングされるため、側壁−絶
縁膜９の上部コーナーに丸い３つの階段部分が形成され
る。
【００７６】上述の各場合に対して、側壁−絶縁膜９の
もっと低いエッチング率は、側壁−絶縁膜９が完全では
なくエッチングされるようにして両方膜と比較して少し
隆起された部分を形成する（図３３、９Ｃ、１１Ａ、及
び１１Ｃ）。
【００７７】この少し隆起された部分は、結局全体構造
（図３６と図３８）のストレスを低めて広範囲な高さに
対してデバイスをより安定に形成する。
【００７８】改善されたストレスプロファイルは、該当
する範囲の高さに対してそれに対応するＴＤＤＢ値を増
加させる効果を有する。ＴＤＤＢは、デバイスの信頼度
に対する基準であるため、もっと広範囲な高さに対して
デバイスの信頼度が増大する。窮極的に、これは生産工
程の効率を増大させ、製造されたデバイスのうち、もっ
と多くの数量のデバイスが受容できるパラメータ値範囲
内に入ることによって、信頼度を増大させる。
【００７９】図４２は、第１の望ましい実施形態によっ
て製造された（温度１１５０℃で）デバイスを通常的な
方法によって製造された（温度１１５０℃で）デバイス
を比較して、トレンチ−アイソレーション領域の高さと
ＴＤＤＢ測定値を比較して図示したグラフである。グラ
フの高さを示す軸の“０”は、トレンチ−アイソレーシ
ョン膜１１の望ましい高さを示す。負の値は、望ましい
高さ以下を示し、正の値は望ましい高さ以上を示す。こ
の測定において、１２Ｖの電圧がゲートに印加された。
【００８０】もし、１００秒のＴＤＤＢ値が受容できる
動作に対する最小のスレショルド値と仮定してみると、
第１実施形態によって製造されたデバイスがより広範囲
な範囲の機能性を持っていることが分かる。通常的な方
法によって製造されたデバイスは、トレンチ−絶縁領域
の高さが低い場合は３００オングストローム程度、高い
場合は１５０オングストローム程度の限して１００秒以
上のＴＤＤＢ値を有する。この領域の外に製造されたデ
バイスは受容できるパラメータ値を有しない。
【００８１】これと対照的に、本発明の第１実施形態に
よって製造されたデバイスは、トレンチ−絶縁領域の高
さが低い場合は１２００オングストローム、高い場合は
６００オングストローム程度に対して、即ち通常的な方
法より４倍に向上された範囲で、１００秒以上のＴＤＤ
Ｂ値を有するようになる。これは、使用できるトレンチ
−絶縁領域の高さ範囲をもっと増大させて、実質的にト
レンチ−アイソレーション半導体デバイスの生産効率と
信頼度を増大させることができる。
【００８２】
【発明の効果】上述のように、本発明によると、側壁−
絶縁領域のエッチング率をデバイスが工程のうち、エッ
チングされるどのような湿式エッチングの間にも、トレ
ンチ−絶縁領域のエッチング率よりもっと低く維持させ
て、使用できるトレンチ−絶縁領域の高さ範囲をもっと
増大させることによって実質的にトレンチ−アイソレー
ション半導体デバイスの生産効率と信頼度を改善する。
【図面の簡単な説明】
【図１】 通常的なトレンチ−アイソレーションタイプ
製造方法を示した流れ図である。
【図２】 図１に示した工程の間の半導体基板を図示し
た断面図である。
【図３】 図１に示した工程の間の半導体基板を図示し
た断面図である。
【図４】 図１に示した工程の間の半導体基板を図示し
た断面図である。
【図５】 図１に示した工程の間の半導体基板を図示し
た断面図である。
【図６】 図１に示した工程の間の半導体基板を図示し
た断面図である。
【図７】 図１に示した工程の間の半導体基板を図示し
た断面図である。
【図８】 図１に示した工程の間の半導体基板を図示し
た断面図である。
【図９】 図１に示した工程の間の半導体基板を図示し
た断面図である。
【図１０】 図１に示した工程の間の半導体基板を図示
した断面図である。
【図１１】 図１に示した工程の間の半導体基板を図示
した断面図である。
【図１２】 図１に示した工程の間の半導体基板を図示
した断面図である。
【図１３】 図１に示した工程の間の半導体基板を図示
した断面図である。
【図１４】 ＣＭＰ段階の多様な結果によって図６に図
示したように、半導体基板を示した断面図である。
【図１５】 ＣＭＰ段階の多様な結果によって図６に図
示したように、半導体基板を示した断面図である。
【図１６】 ＣＭＰ段階の多様な結果によって図６に図
示したように、半導体基板を示した断面図である。
【図１７】 ＣＭＰ段階の多様な結果によって図８に図
示したように、半導体基板を示した断面図である。
【図１８】 ＣＭＰ段階の多様な結果によって図８に図
示したように、半導体基板を示した断面図である。
【図１９】 ＣＭＰ段階の多様な結果によって図８に図
示したように、半導体基板を示した断面図である。
【図２０】 ＣＭＰ段階の多様な結果によって図１３に
図示したように、半導体基板を示した断面図である。
【図２１】 ＣＭＰ段階の多様な結果によって図１３に
図示したように、半導体基板を示した断面図である。
【図２２】 ＣＭＰ段階の多様な結果によって図１３に
図示したように、半導体基板を示した断面図である。
【図２３】 ＣＭＰ段階の多様な結果によって側壁−絶
縁膜とゲートオキサイドとの間のインターフェースを示
した断面図である。
【図２４】 ＣＭＰ段階の多様な結果によって側壁−絶
縁膜とゲートオキサイドとの間のインターフェースを示
した断面図である。
【図２５】 ＣＭＰ段階の多様な結果によって側壁−絶
縁膜とゲートオキサイドとの間のインターフェースを示
した断面図である。
【図２６】 ＣＭＰ段階の多様な結果によって側壁−絶
縁膜とゲートオキサイドとの間のインターフェースで半
導体デバイスのストレス分布を示したグラフである。
【図２７】 ＣＭＰ段階の多様な結果によって側壁−絶
縁膜とゲートオキサイドとの間のインターフェースで半
導体デバイスのストレス分布を示したグラフである。
【図２８】 ＣＭＰ段階の多様な結果によって側壁−絶
縁膜とゲートオキサイドとの間のインターフェースで半
導体デバイスのストレス分布を示したグラフである。
【図２９】 本発明の第１実施形態によって側壁−絶縁
膜とトレンチ−絶縁膜を形成する段階を示した流れ図で
ある。
【図３０】 本発明の第２実施形態によって側壁−絶縁
膜とトレンチ−絶縁膜を形成する段階を示した流れ図で
ある。
【図３１】 本発明の第３実施形態によって側壁−絶縁
膜とトレンチ−絶縁膜を形成する段階を示した流れ図で
ある。
【図３２】 本発明の第４実施形態によって側壁−絶縁
膜とトレンチ−絶縁膜を形成する段階を示した流れ図で
ある。
【図３３】 本発明の実施形態による工程以後、ＣＭＰ
段階の多様な結果に対して側壁−絶縁膜とゲートオキサ
イドとの間のインターフェースを示した断面図である。
【図３４】 本発明の実施形態による工程以後、ＣＭＰ
段階の多様な結果に対して側壁−絶縁膜とゲートオキサ
イドとの間のインターフェースを示した断面図である。
【図３５】 本発明の実施形態による工程以後、ＣＭＰ
段階の多様な結果に対して側壁−絶縁膜とゲートオキサ
イドとの間のインターフェースを示した断面図である。
【図３６】 本発明の実施形態による工程以後、ＣＭＰ
段階の多様な結果に対して側壁−絶縁膜とゲートオキサ
イドとの間のインターフェースで半導体デバイスのスト
レス分布を示したグラフである。
【図３７】 本発明の実施形態による工程以後、ＣＭＰ
段階の多様な結果に対して側壁−絶縁膜とゲートオキサ
イドとの間のインターフェースで半導体デバイスのスト
レス分布を示したグラフである。
【図３８】 本発明の実施形態による工程以後、ＣＭＰ
段階の多様な結果に対して側壁−絶縁膜とゲートオキサ
イドとの間のインターフェースで半導体デバイスのスト
レス分布を示したグラフである。
【図３９】 本発明の実施形態による工程以後、ＣＭＰ
段階の多様な結果に対する側壁−絶縁膜とゲートオキサ
イドでのトレンチ−アイソレーション半導体デバイスの
断面写真である。
【図４０】 本発明の実施形態による工程以後、ＣＭＰ
段階の多様な結果に対する側壁−絶縁膜とゲートオキサ
イドでのトレンチ−アイソレーション半導体デバイスの
断面写真である。
【図４１】 本発明の実施形態による工程以後、ＣＭＰ
段階の多様な結果に対する側壁−絶縁膜とゲートオキサ
イドでのトレンチ−アイソレーション半導体デバイスの
断面写真である。
【図４２】 本発明の第１実施形態によって製造された
トレンチ−アイソレーション半導体デバイスの時間によ
る誘電体破壊の測定値を示したグラフである。
【符号の説明】
１：半導体基板 ７：トレンチ ９：側壁−絶縁膜 １１：トレンチ−絶縁膜 １９：ゲートオキサイド膜 ２１：ゲート電極

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 集積回路にトレンチ−アイソレーション
    構造を形成する方法において、 半導体基板にトレンチをエッチングする段階と、 前記トレンチ側壁と底に側壁−絶縁膜を成長させる段階
    と、 前記トレンチ内部と前記半導体基板上にトレンチ−絶縁
    膜を蒸着する段階と、 前記トレンチ−絶縁膜の高さを低めるため、ＣＭＰ工程
    を行う段階と、 前記トレンチ−絶縁膜のエッチング率を元のエッチング
    率から熱処理されたトレンチエッチング率に低めるため
    熱処理工程を行う段階と、 前記トレンチに隣接する半導体基板内に少なくとも１つ
    のドーピングされた領域を形成するためイオン注入を行
    う段階と、 少なくとも１つのドーピングされた領域上にゲートオキ
    サイドを成長させる段階と、 前記トレンチと前記ゲートオキサイド上にゲート電極を
    蒸着する段階とを含むが、 熱処理されたトレンチエッチング率が側壁−絶縁膜のエ
    ッチング率よりもっと高く維持されるように前記熱処理
    工程を十分に低い温度で行うことを特徴とする集積回路
    にトレンチ−アイソレーション構造を形成する方法。
  2. 【請求項２】 前記トレンチエッチング段階以前に、基
    板全面にアクチブシリコン窒化膜を蒸着してパターニン
    グする段階と、 前記ＣＭＰ工程を行う段階以後に、アクチブシリコン窒
    化膜を除去する段階とを付加的に含むことを特徴とする
    請求項１に記載の集積回路にトレンチ−アイソレーショ
    ン構造を形成する方法。
  3. 【請求項３】 前記アクチブシリコン窒化膜がＣＭＰ工
    程を行う段階で阻止層として使用されることを特徴とす
    る請求項２に記載の集積回路にトレンチ−アイソレーシ
    ョン構造を形成する方法。
  4. 【請求項４】 前記トレンチエッチング段階以前に、前
    記半導体基板上にパッドオキサイド膜を成長させる段階
    と、 イオン注入を行う段階以前に、前記パッドオキサイド膜
    を除去する段階を付加的に含むことを特徴とする請求項
    １に記載の集積回路にトレンチ−アイソレーション構造
    を形成する方法。
  5. 【請求項５】 前記熱処理工程が８００℃と１１５０℃
    との間で行われることを特徴とする請求項１に記載の集
    積回路にトレンチ−アイソレーション構造を形成する方
    法。
  6. 【請求項６】 前記熱処理工程が約１０５０℃で行われ
    ることを特徴とする請求項５に記載の集積回路にトレン
    チ−アイソレーション構造を形成する方法。
  7. 【請求項７】 前記側壁−絶縁膜がＳｉＯ2を含むこと
    を特徴とする請求項１に記載の集積回路にトレンチ−ア
    イソレーション構造を形成する方法。
  8. 【請求項８】 前記トレンチ−絶縁膜が高温オキサイド
    （ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅｓ、
    ＨＴＯ）、低温オキサイド（ｌｏｗ ｔｅｍｐｅｒａｔ
    ｕｒｅ ｏｘｉｄｅｓ、ＬＴＯ）、プラズマ強化された
    ＴＥＯＳシリコンオキサイド（ＰＥ−ＴＥＯＳ−ＳｉＯ
    2）、オゾンＴＥＯＳシリコンオキサイド（Ｏ3−ＴＥＯ
    Ｓ−ＳｉＯ2）、プラズマ強化されたシランシリコンオ
    キサイド（ＰＥ−ＳｉＨ4−ＳｉＯ2）、高密度プラズマ
    シリコンオキサイド（ＨＤＰ−ＳｉＯ2）、又は電子サ
    イクロトロン共鳴ＣＶＤシリコンオキサイド（ｅｌｅｃ
    ｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ
    ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ
    ｓｉｌｉｃｏｎ ｏｘｉｄｅ、ＥＣＲ−ＣＶＤ−Ｓｉ
    Ｏ2）のグループから選択された物質を含むことを特徴
    とする請求項１に記載の集積回路にトレンチ−アイソレ
    ーション構造を形成する方法。
  9. 【請求項９】 前記トレンチ−絶縁膜を加える段階がＣ
    ＶＤ工程によって行われることを特徴とする請求項１に
    記載の集積回路にトレンチ−アイソレーション構造を形
    成する方法。
  10. 【請求項１０】 集積回路にトレンチ−アイソレーショ
    ン構造を形成する方法において、 半導体基板にトレンチをエッチングする段階と、 前記トレンチ側壁と底に側壁−絶縁物質を含む側壁−絶
    縁膜を蒸着する段階と、 前記側壁−絶縁膜のエッチング率を元のエッチング率か
    ら第１熱処理された側壁エッチング率に低めるため第１
    熱処理工程を行う段階と、 前記トレンチ内部と前記半導体基板上に前記絶縁物質を
    含んだトレンチ−絶縁膜を蒸着する段階と、 前記トレンチ−絶縁膜の高さを減少させるためＣＭＰ工
    程を行う段階と、 前記側壁−絶縁膜のエッチング率を前記第１熱処理され
    た側壁エッチング率から第２熱処理された側壁−エッチ
    ング率に低め、トレンチ−絶縁膜のエッチング率を元の
    トレンチのエッチング率から熱処理されたトレンチエッ
    チング率に低めるため第２熱処理工程を行う段階と、 少なくとも１つのドーピングされた領域を形成するため
    前記トレンチに隣接する半導体基板内にイオン注入を行
    う段階と、 少なくとも１つのドーピングされた領域上にゲートオキ
    サイド膜を成長させる段階と、 前記トレンチと前記ゲートオキサイド上にゲート電極を
    加える段階とを含むが、 前記第２熱処理された側壁エッチング率が熱処理された
    トレンチエッチング率よりもっと低いことを特徴とする
    集積回路にトレンチ−アイソレーション構造を形成する
    方法。
  11. 【請求項１１】 前記トレンチエッチング段階以前に、
    基板上にアクチブシリコン窒化膜を蒸着してパターニン
    グする段階と、 前記ＣＭＰ工程を行う段階以後に、前記アクチブシリコ
    ン窒化膜を除去する段階とを付加的に含むことを特徴と
    する請求項１０に記載の集積回路にトレンチ−アイソレ
    ーション構造を形成する方法。
  12. 【請求項１２】 前記アクチブシリコン窒化膜がＣＭＰ
    工程を行う段階で阻止層として使用されることを特徴と
    する請求項１１に記載の集積回路にトレンチ−アイソレ
    ーション構造を形成する方法。
  13. 【請求項１３】 前記トレンチエッチング段階以前に、
    前記半導体基板上にパッドオキサイド膜を成長させる段
    階と、 イオン注入を行う段階以前に、前記パッドオキサイド膜
    を除去する段階を付加的に含むことを特徴とする請求項
    １０に記載の集積回路にトレンチ−アイソレーション構
    造を形成する方法。
  14. 【請求項１４】 前記側壁−絶縁膜がＳｉＯ2を含むこ
    とを特徴とする請求項１０に記載の集積回路にトレンチ
    −アイソレーション構造を形成する方法。
  15. 【請求項１５】 前記トレンチ−絶縁膜が高温オキサイ
    ド（ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ
    ｓ、ＨＴＯ）、低温オキサイド（ｌｏｗ ｔｅｍｐｅｒ
    ａｔｕｒｅ ｏｘｉｄｅｓ、ＬＴＯ）、プラズマ強化さ
    れたＴＥＯＳシリコンオキサイド（ＰＥ−ＴＥＯＳ−Ｓ
    ｉＯ2）、オゾンＴＥＯＳシリコンオキサイド（Ｏ3−Ｔ
    ＥＯＳ−ＳｉＯ2）、プラズマ強化されたシランシリコ
    ンオキサイド（ＰＥ−ＳｉＨ4−ＳｉＯ2）、高密度プラ
    ズマシリコンオキサイド（ＨＤＰ−ＳｉＯ2）、又は電
    子サイクロトロン共鳴ＣＶＤシリコンオキサイド（ｅｌ
    ｅｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃ
    ｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉ
    ｏｎ ｓｉｌｉｃｏｎ ｏｘｉｄｅ、ＥＣＲ−ＣＶＤ−
    ＳｉＯ2）のグループから選択された物質を含むことを
    特徴とする請求項１０に記載の集積回路にトレンチ−ア
    イソレーション構造を形成する方法。
  16. 【請求項１６】 前記側壁−絶縁膜を蒸着する段階がＣ
    ＶＤ工程によって行われることを特徴とする請求項１０
    に記載の集積回路にトレンチ−アイソレーション構造を
    形成する方法。
  17. 【請求項１７】 前記トレンチ−絶縁膜を加える段階が
    ＣＶＤ工程によって行われることを特徴とする請求項１
    ０に記載の集積回路にトレンチ−アイソレーション構造
    を形成する方法。
  18. 【請求項１８】 集積回路にトレンチ−アイソレーショ
    ン構造を形成する方法において、 半導体基板にトレンチをエッチングする段階と、 前記トレンチ側壁と底に第１絶縁物質を含む側壁−絶縁
    膜を形成する段階と、 前記トレンチ内部と前記半導体基板上に第２絶縁物質を
    含むトレンチ−絶縁膜を加える段階と、 前記トレンチ−絶縁膜の高さを減少させるためＣＭＰ工
    程を行う段階と、 トレンチエッチング率を元のトレンチのエッチング率か
    ら熱処理されたトレンチエッチング率に低めるため最終
    熱処理工程を行う段階と、 少なくとも１つのドーピングされた領域を形成するため
    前記トレンチに隣接する半導体基板内にイオン注入を行
    う段階と、 少なくとも１つのドーピングされた領域上にゲートオキ
    サイド膜を成長させる段階と、 前記トレンチと前記ゲートオキサイド膜上にゲート電極
    を加える段階とを含むが、 前記最終熱処理された第１絶縁物質の側壁エッチング率
    が熱処理された第２絶縁物質のトレンチエッチング率よ
    りもっと低いことを特徴とする集積回路にトレンチ−ア
    イソレーション構造を形成する方法。
  19. 【請求項１９】 前記トレンチエッチング段階以前に、
    前記半導体基板上にアクチブシリコン窒化膜を蒸着して
    パターニングする段階と、 ＣＭＰ工程を行う段階以後に、前記アクチブシリコン窒
    化膜を除去する段階とを付加的に含むことを特徴とする
    請求項１８に記載の集積回路にトレンチ−アイソレーシ
    ョン構造を形成する方法。
  20. 【請求項２０】 前記アクチブシリコン窒化膜がＣＭＰ
    工程を行う段階で阻止層として使用されることを特徴と
    する請求項１９に記載の集積回路にトレンチ−アイソレ
    ーション構造を形成する方法。
  21. 【請求項２１】 前記トレンチエッチング段階以前に、
    前記半導体基板上にパッドオキサイド膜を成長させる段
    階と、 イオン注入を行う段階以前に、前記パッドオキサイド膜
    を除去する段階を付加的に含むことを特徴とする請求項
    １８に記載の集積回路にトレンチ−アイソレーション構
    造を形成する方法。
  22. 【請求項２２】 前記側壁−絶縁膜を形成する段階以後
    に側壁−絶縁膜のエッチング率を元の側壁エッチング率
    から熱処理された側壁エッチング率に低めるため、第１
    熱処理工程を行うする段階を付加的に含むが、 前記側壁−絶縁膜を形成する段階は、トレンチ側壁と底
    に沿って第１絶縁物質を蒸着することによって行い、 前記最終熱処理工程が側壁−絶縁膜のエッチング率を熱
    処理された側壁エッチング率から最終熱処理された側壁
    エッチング率に低めることを特徴とする請求項１８に記
    載の集積回路にトレンチ−アイソレーション構造を形成
    する方法。
  23. 【請求項２３】 前記トレンチ−絶縁膜が高温オキサイ
    ド（ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ
    ｓ、ＨＴＯ）、低温オキサイド（ｌｏｗ ｔｅｍｐｅｒ
    ａｔｕｒｅ ｏｘｉｄｅｓ、ＬＴＯ）、プラズマ強化さ
    れたＴＥＯＳシリコンオキサイド（ＰＥ−ＴＥＯＳ−Ｓ
    ｉＯ2）、オゾンＴＥＯＳシリコンオキサイド（Ｏ3−Ｔ
    ＥＯＳ−ＳｉＯ2）、プラズマ強化されたシランシリコ
    ンオキサイド（ＰＥ−ＳｉＨ4−ＳｉＯ2）、高密度プラ
    ズマシリコンオキサイド（ＨＤＰ−ＳｉＯ2）、又は電
    子サイクロトロン共鳴ＣＶＤシリコンオキサイド（ｅｌ
    ｅｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃ
    ｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉ
    ｏｎ ｓｉｌｉｃｏｎ ｏｘｉｄｅ、ＥＣＲ−ＣＶＤ−
    ＳｉＯ2）のグループから選択された物質を含むことを
    特徴とする請求項１８に記載の集積回路にトレンチ−ア
    イソレーション構造を形成する方法。
  24. 【請求項２４】 前記トレンチ−絶縁膜を加える段階が
    ＣＶＤ工程によって行われることを特徴とする請求項１
    ８に記載の集積回路にトレンチ−アイソレーション構造
    を形成する方法。
  25. 【請求項２５】 前記側壁−絶縁膜がＳｉＯＮを含むこ
    とを特徴とする請求項１８に記載の集積回路にトレンチ
    −アイソレーション構造を形成する方法。
  26. 【請求項２６】 前記側壁−絶縁膜を形成する段階がト
    レンチの側壁と底にＳｉＯＮを蒸着することによって行
    われることを特徴とする請求項２５に記載の集積回路に
    トレンチ−アイソレーション構造を形成する方法。
  27. 【請求項２７】 前記側壁−絶縁膜を形成する段階が前
    記トレンチの側壁と底に沿ってＳｉＮ膜を蒸着する段階
    と、 側壁−絶縁膜を形成するためＯ2待機の中、ＳｉＮ膜を
    酸化させる段階を細部段階として付加的に含むことを特
    徴とする請求項２５に記載の集積回路にトレンチ−アイ
    ソレーション構造を形成する方法。
  28. 【請求項２８】 前記側壁−絶縁膜を形成する段階が前
    記トレンチの側壁と底によってＳｉＯ2膜を成長させる
    段階と、 側壁−絶縁膜を形成するため窒素の豊かな大気の中、Ｓ
    ｉＯ2膜を焼く段階を細部段階として付加的に含むこと
    を特徴とする請求項２５に記載の集積回路にトレンチ−
    アイソレーション構造を形成する方法。
  29. 【請求項２９】 前記窒素の豊かな大気がＮ2、又はＮ
    Ｈ3のうち、１つであることを特徴とする請求項２８に
    記載の集積回路にトレンチ−アイソレーション構造を形
    成する方法。
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