JPH07106489A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH07106489A JPH07106489A JP5249012A JP24901293A JPH07106489A JP H07106489 A JPH07106489 A JP H07106489A JP 5249012 A JP5249012 A JP 5249012A JP 24901293 A JP24901293 A JP 24901293A JP H07106489 A JPH07106489 A JP H07106489A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- multilayer wiring
- wiring board
- alloy
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体パッケ−ジのＰ−ＱＦＰの多層配線基
板とリ−ドフレ−ムの接合において、多層配線基板に損
傷を与えずに良好なＡｕ−Ｓｎ共晶合金で両者を接合
し、接合信頼性を向上させることを目的としている。 【構成】 多層配線基板３１の外部電極３３には金めっ
き４３を、リ−ドフレ−ム３４には４２アロイの表面に
銅めっき１１と錫めっき４４を行い、パルスヒ−トツ−
ル４５で両者を接合する。 【効果】 パルスヒ−トツ−ル４５から供給される熱
は、熱伝導率の高い銅めっき１１を伝って効率よく接合
部に供給される。従ってパルスヒ−トツ−ル４５の温度
を必要以上に上げる必要はなく、多層配線基板３１に損
傷を与えることなく接合信頼性の高い接合を得ることが
できる。
板とリ−ドフレ−ムの接合において、多層配線基板に損
傷を与えずに良好なＡｕ−Ｓｎ共晶合金で両者を接合
し、接合信頼性を向上させることを目的としている。 【構成】 多層配線基板３１の外部電極３３には金めっ
き４３を、リ−ドフレ−ム３４には４２アロイの表面に
銅めっき１１と錫めっき４４を行い、パルスヒ−トツ−
ル４５で両者を接合する。 【効果】 パルスヒ−トツ−ル４５から供給される熱
は、熱伝導率の高い銅めっき１１を伝って効率よく接合
部に供給される。従ってパルスヒ−トツ−ル４５の温度
を必要以上に上げる必要はなく、多層配線基板３１に損
傷を与えることなく接合信頼性の高い接合を得ることが
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子のパッケ−ジ
ング技術に関するものである。
ング技術に関するものである。
【０００２】
【従来の技術】近年、半導体素子のパッケ−ジング技術
は、これらが搭載される電子機器の変化に対応して大き
く変化しつつある。電子機器は小型軽量化とともにデジ
タル化が大きく進んできているために、パッケ−ジ技術
もさらなる小型、高密度化が望まれている。
は、これらが搭載される電子機器の変化に対応して大き
く変化しつつある。電子機器は小型軽量化とともにデジ
タル化が大きく進んできているために、パッケ−ジ技術
もさらなる小型、高密度化が望まれている。
【０００３】以下図面を参照しながら、上記した従来の
パッケ−ジング技術の一例について説明する。
パッケ−ジング技術の一例について説明する。
【０００４】図２は従来のパッケ−ジング技術の１例を
示すものである。図２において、２１はリ−ドフレ−ム
であり、このリ−ドフレ−ム２１の中央部に半導体素子
２２はダイボンド樹脂２３によって固定されている。半
導体素子２２の表面に形成されたＡＬ電極２４は、Ａｕ
またはアルミのワイヤ−２５で各リ−ドに電気的な接続
がなされている。そしてこれ全体をモ−ルド樹脂２６に
よって封止する。
示すものである。図２において、２１はリ−ドフレ−ム
であり、このリ−ドフレ−ム２１の中央部に半導体素子
２２はダイボンド樹脂２３によって固定されている。半
導体素子２２の表面に形成されたＡＬ電極２４は、Ａｕ
またはアルミのワイヤ−２５で各リ−ドに電気的な接続
がなされている。そしてこれ全体をモ−ルド樹脂２６に
よって封止する。
【０００５】以上のような構造が半導体素子の一般的な
パッケ−ジング方法であるが、最近では、上記したよう
な理由で図３に示すようなパッケ−ジがでてきている。
パッケ−ジング方法であるが、最近では、上記したよう
な理由で図３に示すようなパッケ−ジがでてきている。
【０００６】図３において、樹脂によって作られた多層
配線基板３１の中央部に、少なくとも１つ以上の半導体
素子２２が搭載され、半導体素子２２の表面に形成され
たＡＬ電極２４は、Ａｕまたはアルミのワイヤ−２５に
よって、多層配線基板３１上に形成された配線電極３２
に電気的に接続されている。そして半導体素子２２が複
数個搭載された多層配線基板３１の外周部に形成された
外部電極３３と、リ−ドフレ−ム３４とを接続して外部
リ−ドとする。そして半導体素子２２が搭載された面だ
けに保護用樹脂３５を形成する。
配線基板３１の中央部に、少なくとも１つ以上の半導体
素子２２が搭載され、半導体素子２２の表面に形成され
たＡＬ電極２４は、Ａｕまたはアルミのワイヤ−２５に
よって、多層配線基板３１上に形成された配線電極３２
に電気的に接続されている。そして半導体素子２２が複
数個搭載された多層配線基板３１の外周部に形成された
外部電極３３と、リ−ドフレ−ム３４とを接続して外部
リ−ドとする。そして半導体素子２２が搭載された面だ
けに保護用樹脂３５を形成する。
【０００７】このパッケ−ジの特徴としては以下のこと
が上げられる。 (1) パッケ−ジ内部に配線層を持っているために、複数
個の半導体素子を搭載して相互間で結線することができ
るため、容易にマルチチップモジュ−ル化することがで
きる。
が上げられる。 (1) パッケ−ジ内部に配線層を持っているために、複数
個の半導体素子を搭載して相互間で結線することができ
るため、容易にマルチチップモジュ−ル化することがで
きる。
【０００８】(2) 各パッケ−ジングされた複数個の半導
体素子を用いてモジュ−ルを形成するより大幅に実装面
積を低減することができるとともに、信号の高速性を向
上させることができる。
体素子を用いてモジュ−ルを形成するより大幅に実装面
積を低減することができるとともに、信号の高速性を向
上させることができる。
【０００９】さて、図３に示したパッケ−ジ多層配線基
板３１の外周部に形成された外部電極３３とリ−ドフレ
−ム３４の接続方法についてもう少し詳しく図４を用い
て説明する。
板３１の外周部に形成された外部電極３３とリ−ドフレ
−ム３４の接続方法についてもう少し詳しく図４を用い
て説明する。
【００１０】多層配線基板３１の外周部に形成された外
部電極３３は、銅電極４１上にニッケル４２、金４３が
めっきされた構造となっている。
部電極３３は、銅電極４１上にニッケル４２、金４３が
めっきされた構造となっている。
【００１１】またリ−ドフレ−ム３４は、４２アロイも
しくは銅で作られているが、一般的には４２アロイが用
いられており、表面には錫金４４がコ−ティングされて
いる。
しくは銅で作られているが、一般的には４２アロイが用
いられており、表面には錫金４４がコ−ティングされて
いる。
【００１２】このような材料構成のもとで両者を位置合
わせし、パルスヒ−トツ−ル４５によって少なくとも１
辺以上を同時に加熱、加圧して接合する。接合は、両者
の界面にＡｕ−Ｓｎ共晶結合を形成せしめる接合であ
る。
わせし、パルスヒ−トツ−ル４５によって少なくとも１
辺以上を同時に加熱、加圧して接合する。接合は、両者
の界面にＡｕ−Ｓｎ共晶結合を形成せしめる接合であ
る。
【００１３】
【発明が解決しようとする課題】しかしながら上記のよ
うな接合方法では以下に示すような問題点がある。
うな接合方法では以下に示すような問題点がある。
【００１４】リ−ド４５と外部電極３３とを良好なＡｕ
−Ｓｎ共晶接合を行う場合には、その接合部の温度を少
なくとも３５０℃以上に上げる必要がある。
−Ｓｎ共晶接合を行う場合には、その接合部の温度を少
なくとも３５０℃以上に上げる必要がある。
【００１５】しかしながら、リ−ドフレ−ム３４の材料
に用いられている４２アロイは、金属材料のなかでも熱
伝導率が悪い。
に用いられている４２アロイは、金属材料のなかでも熱
伝導率が悪い。
【００１６】また、本構成のような使い方をする場合に
は、約１５０μｍ程度の厚みの４２アロイ材を用いる。
は、約１５０μｍ程度の厚みの４２アロイ材を用いる。
【００１７】このためパルスヒ−トツ−ル４５から供給
された熱量は、すべてそのまま接合部には到達しない。
よって接合部を３５０℃以上に上げるには、その温度以
上にパルスヒ−トツ−ル４５の温度を上げる必要があ
る。
された熱量は、すべてそのまま接合部には到達しない。
よって接合部を３５０℃以上に上げるには、その温度以
上にパルスヒ−トツ−ル４５の温度を上げる必要があ
る。
【００１８】しかしながら多層配線基板３１は樹脂で形
成されているために耐熱温度が低く、パルスヒ−トツ−
ル４５の温度をそれほど高くすることはできない。
成されているために耐熱温度が低く、パルスヒ−トツ−
ル４５の温度をそれほど高くすることはできない。
【００１９】よって上記のよう構成でＡｕ−Ｓｎ共晶接
合を行う場合には、接合条件は極めて狭く、かつどうし
ても多層配線基板３１の耐熱性を考えて接合温度を低く
設定するために、良好なＡｕ−Ｓｎ共晶接合はできてお
らず、接合安定性、接合信頼性は低い。
合を行う場合には、接合条件は極めて狭く、かつどうし
ても多層配線基板３１の耐熱性を考えて接合温度を低く
設定するために、良好なＡｕ−Ｓｎ共晶接合はできてお
らず、接合安定性、接合信頼性は低い。
【００２０】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置は、有機材料からなる多層配線
基板の中央に少なくとも１個以上の半導体素子が搭載さ
れ、前記半導体素子の周辺に前記半導体素子の電極から
延在した最表面層が金よりなる配線電極が形成され、前
記配線電極と前記配線電極に対応した位置に母材が４２
アロイからなり前記母材の表面が高熱伝導率材料、錫の
順で覆われたリ−ドを有するリ−ドフレ−ムとが金−錫
共晶合金で接合されたという構成を備えたものである。
めに本発明の半導体装置は、有機材料からなる多層配線
基板の中央に少なくとも１個以上の半導体素子が搭載さ
れ、前記半導体素子の周辺に前記半導体素子の電極から
延在した最表面層が金よりなる配線電極が形成され、前
記配線電極と前記配線電極に対応した位置に母材が４２
アロイからなり前記母材の表面が高熱伝導率材料、錫の
順で覆われたリ−ドを有するリ−ドフレ−ムとが金−錫
共晶合金で接合されたという構成を備えたものである。
【００２１】
【作用】本発明は上記した構成によってパルスヒ−トツ
−ル４５から供給される熱は高熱伝導率材料によって効
率よく接合部に供給される。これによってパルスヒ−ト
ツ−ル４５の設定温度と接合部温度とをほぼ同一にする
ことができるために多層配線基板３１に損傷を与えるこ
となく良好なＡｕ−Ｓｎ共晶接合を行うことが可能とな
る。
−ル４５から供給される熱は高熱伝導率材料によって効
率よく接合部に供給される。これによってパルスヒ−ト
ツ−ル４５の設定温度と接合部温度とをほぼ同一にする
ことができるために多層配線基板３１に損傷を与えるこ
となく良好なＡｕ−Ｓｎ共晶接合を行うことが可能とな
る。
【００２２】
【実施例】以下、本発明の一実施例を図１を参照しなが
ら説明する。図１は、本発明の一実施例における多層配
線基板３１とリ−ドフレ−ム３４の接合状態を示すもの
である。
ら説明する。図１は、本発明の一実施例における多層配
線基板３１とリ−ドフレ−ム３４の接合状態を示すもの
である。
【００２３】多層配線基板３１の外周部に形成された外
部電極３３は、銅電極４１上にニッケル４２、金４３が
めっきされた構造となっている。
部電極３３は、銅電極４１上にニッケル４２、金４３が
めっきされた構造となっている。
【００２４】銅電極は厚み約３５μｍであり、ニッケル
めっきは約１０〜２０μｍ、金めっきは１〜２μｍ程度
が形成されており、電極全体の大きさとしては２００〜
３００μｍ幅である。
めっきは約１０〜２０μｍ、金めっきは１〜２μｍ程度
が形成されており、電極全体の大きさとしては２００〜
３００μｍ幅である。
【００２５】また、リ−ドフレ−ム３４の材質には４２
アロイが用いられており、その表面にはまず銅１１が約
１〜３μｍ程度めっきされ、つぎに錫めっき４４が約
０．５〜１．５μｍ程度めっきされた構成になってい
る。
アロイが用いられており、その表面にはまず銅１１が約
１〜３μｍ程度めっきされ、つぎに錫めっき４４が約
０．５〜１．５μｍ程度めっきされた構成になってい
る。
【００２６】このような材料構成のもとで両者を位置合
わせし、パルスヒ−トツ−ル４５によって、少なくとも
１辺以上を同時に加熱、加圧して接合する。接合として
はＡｕ−Ｓｎ共晶接合である。
わせし、パルスヒ−トツ−ル４５によって、少なくとも
１辺以上を同時に加熱、加圧して接合する。接合として
はＡｕ−Ｓｎ共晶接合である。
【００２７】この場合、リ−ドフレ−ム３４は４２アロ
イと熱伝導率が悪いが、その表面にめっきされている銅
めっき１１は熱伝導率がよい（両者の熱伝導率は約３０
倍程度の差があり、銅のほうがよい）。
イと熱伝導率が悪いが、その表面にめっきされている銅
めっき１１は熱伝導率がよい（両者の熱伝導率は約３０
倍程度の差があり、銅のほうがよい）。
【００２８】このため、パルスヒ−トツ−ル４５から供
給される熱は銅めっき１１を伝わって効率よく接合部に
供給される。そして供給された熱で接合部ではＡｕ−Ｓ
ｎ共晶合金１２を形成して接合される。
給される熱は銅めっき１１を伝わって効率よく接合部に
供給される。そして供給された熱で接合部ではＡｕ−Ｓ
ｎ共晶合金１２を形成して接合される。
【００２９】即ちパルスヒ−トツ−ル４５からの熱は、
効率よく接合部に供給されることになり、接合部に加え
る温度以上にパルスヒ−トツ−ル４５を加熱する必要は
なく、多層配線基板３１に損傷を与えることなく良好な
Ａｕ−Ｓｎ共晶合金を形成することができる。
効率よく接合部に供給されることになり、接合部に加え
る温度以上にパルスヒ−トツ−ル４５を加熱する必要は
なく、多層配線基板３１に損傷を与えることなく良好な
Ａｕ−Ｓｎ共晶合金を形成することができる。
【００３０】具体的には接合条件を設定温度で３８０〜
４２０℃、接合時間で０．１〜０．５ｓｅｃで行うと最
も良好な接合を得ることができる。
４２０℃、接合時間で０．１〜０．５ｓｅｃで行うと最
も良好な接合を得ることができる。
【００３１】以上より明かな様に、本発明によれば、接
合条件の範囲も広がるとともに接合安定性、接合信頼性
を大幅に向上させることが可能となる。
合条件の範囲も広がるとともに接合安定性、接合信頼性
を大幅に向上させることが可能となる。
【００３２】
【発明の効果】以上のように本発明は接合部に熱伝導率
のよい材料を一層設けることにより、パルスヒ−トツ−
ルから供給する熱を効率よく接合部に供給することがで
きる。これにより以下に示す効果がある。
のよい材料を一層設けることにより、パルスヒ−トツ−
ルから供給する熱を効率よく接合部に供給することがで
きる。これにより以下に示す効果がある。
【００３３】１．パルスヒ−トツ−ルの温度を接合部に
良好なＡｕ−Ｓｎ共晶合金を形成するのに必要な温度以
上に上げる必要はないため、多層配線基板に損傷を与え
ることなく接合することができる。
良好なＡｕ−Ｓｎ共晶合金を形成するのに必要な温度以
上に上げる必要はないため、多層配線基板に損傷を与え
ることなく接合することができる。
【００３４】２．多層配線基板に損傷を与えることがな
いため接合安定性が大幅に向上する。
いため接合安定性が大幅に向上する。
【００３５】３．また、良好なＡｕ−Ｓｎ共晶合金を効
率よく形成することが可能なため、接合信頼性を大幅に
向上することができる。
率よく形成することが可能なため、接合信頼性を大幅に
向上することができる。
【図１】本発明の一実施例におけるＰ−ＱＦＰの接合断
面図
面図
【図２】従来における半導体素子のパッケ−ジ構造の断
面図
面図
【図３】従来における半導体素子のパッケ−ジの一種類
であるＰ−ＱＦＰの構造断面図
であるＰ−ＱＦＰの構造断面図
【図４】従来におけるＰ−ＱＦＰの接合断面図
１１ 銅めっき １２ Ａｕ−Ｓｎ共晶合金 ２１ リ−ドフレ−ム ２２ 半導体素子 ２３ ダイボンド樹脂 ２４ ＡＬ電極 ２５ ワイヤ ２６ モ−ルド樹脂 ３１ 多層配線基板 ３２ 配線電極 ３３ 外部電極 ３５ 保護樹脂 ４１ 銅電極 ４２ ニッケルめっき ４３ 金めっき ４４ 錫めっき ４５ パルスヒ−トツ−ル
Claims (3)
- 【請求項１】有機材料からなる多層配線基板の中央に少
なくとも１個以上の半導体素子が搭載され、前記半導体
素子の周辺に、前記半導体素子の電極から延在した最表
面層が金よりなる配線電極が形成され、前記配線電極
と、前記配線電極に対応した位置に母材が４２アロイか
らなり前記母材の表面が高熱伝導率材料、錫の順で覆わ
れたリ−ドを有するリ−ドフレ−ムとが金−錫共晶合金
で接合されたことを特徴とする半導体装置。 - 【請求項２】高熱伝導率材料が銅であることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】有機材料からなる多層配線基板の周辺に形
成された最表面が金よりなる配線電極と前記配線電極に
対応した位置に母材が４２アロイからなり前記母材の表
面が高熱伝導率材料、錫の順で覆われたリ−ドを有する
リ−ドフレ−ムとを位置合わせする工程と、次に少なく
とも１辺以上を同時にパルスヒ−トで加熱、加圧し、前
記配線電極とリ−ドフレ−ムとを接合する工程と、次に
前記多層配線基板の中央部に１個以上の半導体素子を搭
載し、前記半導体素子の電極と前記配線電極から延在し
た配線とを電気的に接続する工程とを備えたことを特徴
とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249012A JP2986661B2 (ja) | 1993-10-05 | 1993-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249012A JP2986661B2 (ja) | 1993-10-05 | 1993-10-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106489A true JPH07106489A (ja) | 1995-04-21 |
| JP2986661B2 JP2986661B2 (ja) | 1999-12-06 |
Family
ID=17186699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5249012A Expired - Fee Related JP2986661B2 (ja) | 1993-10-05 | 1993-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2986661B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013051377A (ja) * | 2011-08-31 | 2013-03-14 | Rohm Co Ltd | チップ状固体電解コンデンサおよびその製造方法 |
| JP2014011288A (ja) * | 2012-06-29 | 2014-01-20 | Kyocer Slc Technologies Corp | 配線基板およびそれを用いた電子装置 |
-
1993
- 1993-10-05 JP JP5249012A patent/JP2986661B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013051377A (ja) * | 2011-08-31 | 2013-03-14 | Rohm Co Ltd | チップ状固体電解コンデンサおよびその製造方法 |
| JP2014011288A (ja) * | 2012-06-29 | 2014-01-20 | Kyocer Slc Technologies Corp | 配線基板およびそれを用いた電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2986661B2 (ja) | 1999-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0097833B1 (en) | Substrate for integrated circuit packages | |
| JP3310617B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| EP0863548B1 (en) | Mounting assembly of integrated circuit device and method for production thereof | |
| JP2755252B2 (ja) | 半導体装置用パッケージ及び半導体装置 | |
| US5569960A (en) | Electronic component, electronic component assembly and electronic component unit | |
| JP2001060645A (ja) | 半導体ダイスの基板への取付用介在物 | |
| JP2915888B1 (ja) | 配線基板及びその製造方法 | |
| JP2002164498A (ja) | 半導体装置およびその製法 | |
| JPH0936186A (ja) | パワー半導体モジュール及びその実装方法 | |
| US6080494A (en) | Method to manufacture ball grid arrays with excellent solder ball adhesion for semiconductor packaging and the array | |
| JPS6039841A (ja) | 予め取り付けた導電性マウント媒体を有する集積回路及びその製造方法 | |
| JPH01303730A (ja) | 半導体素子の実装構造とその製造方法 | |
| EP0074378A1 (en) | Semiconductor device including plateless package | |
| JP2986661B2 (ja) | 半導体装置の製造方法 | |
| JPH0817870A (ja) | 半導体装置 | |
| JP2713879B2 (ja) | 内部リードと基板のボンディングパッドとを直接電気的に連結したマルチチップパッケージ | |
| JP2974819B2 (ja) | 半導体装置およびその製造方法 | |
| JP2716355B2 (ja) | 半導体装置の製造方法 | |
| JP3251810B2 (ja) | 集積回路装置の実装方法 | |
| JPH0483366A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2841822B2 (ja) | 混成集積回路の製造方法 | |
| JPH0525182B2 (ja) | ||
| JPH0436115Y2 (ja) | ||
| JP2970568B2 (ja) | 複合リードフレームの製造方法 | |
| JPH03167835A (ja) | 半導体チップの実装方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |