JPH07106943A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH07106943A JPH07106943A JP5251271A JP25127193A JPH07106943A JP H07106943 A JPH07106943 A JP H07106943A JP 5251271 A JP5251271 A JP 5251271A JP 25127193 A JP25127193 A JP 25127193A JP H07106943 A JPH07106943 A JP H07106943A
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Abstract
(57)【要約】
【目的】プリント基板配線の特性インピーダンスとの整
合をとることにより、半導体集積回路装置の出力波形の
歪を解消する。 【構成】出力バッファ６の出力信号が供給され異なるオ
ン抵抗を有するトランスフアゲートＴｒ１，Ｔｒ２を含
む整合回路８を備え、それぞれトランスフアゲートＴｒ
１，Ｔｒ２に対応する制御信号Ｃ１，Ｃ２による制御に
より、オン状態のトランスフアゲートＴｒ１，Ｔｒ２の
組合せを選択してプリント基板の配線３の特性インピー
ダンスに最適整合させる。
合をとることにより、半導体集積回路装置の出力波形の
歪を解消する。 【構成】出力バッファ６の出力信号が供給され異なるオ
ン抵抗を有するトランスフアゲートＴｒ１，Ｔｒ２を含
む整合回路８を備え、それぞれトランスフアゲートＴｒ
１，Ｔｒ２に対応する制御信号Ｃ１，Ｃ２による制御に
より、オン状態のトランスフアゲートＴｒ１，Ｔｒ２の
組合せを選択してプリント基板の配線３の特性インピー
ダンスに最適整合させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に論理回路から成りこの論理回路の出力を外部回
路に供給するための出力バッファ回路を備える半導体集
積回路装置に関する。
し、特に論理回路から成りこの論理回路の出力を外部回
路に供給するための出力バッファ回路を備える半導体集
積回路装置に関する。
【０００２】
【従来の技術】この種の半導体集積回路装置（以下ＬＳ
Ｉ）としてバイポーラ技術によるＥＣＬ回路やＭＯＳ技
術によるＣＭＯＳ回路などが広く用いられている。通
常、所要の機能を実現するために複数のＬＳＩがプリン
ト基板に実装され、このプリント基板上の配線により、
個々のＬＳＩ相互間が接続される構成となっている。こ
の構成において、１つのＬＳＩの出力端子（送端側）
と、その信号を入力とする他のＬＳＩの入力端子（受端
側）間の配線接続方法として、受端側抵抗終端方法と受
端側開放方法の２種類がよく知られている。
Ｉ）としてバイポーラ技術によるＥＣＬ回路やＭＯＳ技
術によるＣＭＯＳ回路などが広く用いられている。通
常、所要の機能を実現するために複数のＬＳＩがプリン
ト基板に実装され、このプリント基板上の配線により、
個々のＬＳＩ相互間が接続される構成となっている。こ
の構成において、１つのＬＳＩの出力端子（送端側）
と、その信号を入力とする他のＬＳＩの入力端子（受端
側）間の配線接続方法として、受端側抵抗終端方法と受
端側開放方法の２種類がよく知られている。
【０００３】受端側抵抗終端方法の代表例としてＥＣＬ
回路があり、受端側は通常５０Ωで終端される。この理
由としてプリント基板配線の特性インピーダンス（Ｚ
０）が一般的に５０Ωにて設計されているためであり、
各々のＥＣＬ回路の入力端子には高速動作の出力波形が
そのまま伝搬される。
回路があり、受端側は通常５０Ωで終端される。この理
由としてプリント基板配線の特性インピーダンス（Ｚ
０）が一般的に５０Ωにて設計されているためであり、
各々のＥＣＬ回路の入力端子には高速動作の出力波形が
そのまま伝搬される。
【０００４】受端側開放方法の代表例はＣＭＯＳ回路で
ある。受端側が抵抗終端されずに開放されており、かつ
ＣＭＯＳ出力の出力インピーダンス（ＺＣ）がプリント
基板配線の特性インピーダンス（Ｚ０）よりはるかに大
きいことが多く、また、もともとＣＭＯＳ回路の動作速
度はＥＣＬ回路に比して低速であり、したがって出力波
形もＥＣＬの出力波形より低速であり立ち上がり速度も
遅いので、実質的な波形の歪はほとんどなく、使用上の
不具合が生じることはなかった。
ある。受端側が抵抗終端されずに開放されており、かつ
ＣＭＯＳ出力の出力インピーダンス（ＺＣ）がプリント
基板配線の特性インピーダンス（Ｚ０）よりはるかに大
きいことが多く、また、もともとＣＭＯＳ回路の動作速
度はＥＣＬ回路に比して低速であり、したがって出力波
形もＥＣＬの出力波形より低速であり立ち上がり速度も
遅いので、実質的な波形の歪はほとんどなく、使用上の
不具合が生じることはなかった。
【０００５】しかし、近年の半導体技術の進歩により、
ＣＭＯＳ回路から成るＬＳＩデバイスも高速化され、出
力波形の立上がり、立下り速度が著しく向上してきた。
またこれに伴なって出力回路の出力インピーダンスも低
下傾向にあり、プリント基板配線の特性インピーダンス
との不整合に起因して出力波形の歪を生じるという不具
合がでてきた。
ＣＭＯＳ回路から成るＬＳＩデバイスも高速化され、出
力波形の立上がり、立下り速度が著しく向上してきた。
またこれに伴なって出力回路の出力インピーダンスも低
下傾向にあり、プリント基板配線の特性インピーダンス
との不整合に起因して出力波形の歪を生じるという不具
合がでてきた。
【０００６】図３を参照すると、この図には従来のＣＭ
ＯＳ回路から構成された半導体集積回路装置（ＬＳＩ）
１，２と、これらＬＳＩ１，２相互間を接続するプリン
ト基板上の配線３とを示す。ＬＳＩ１は、出力用の端子
（パッド）４と、出力バッファ６とを備え、ＬＳＩ２は
入力用の端子５と、入力バッファ７とを備える。
ＯＳ回路から構成された半導体集積回路装置（ＬＳＩ）
１，２と、これらＬＳＩ１，２相互間を接続するプリン
ト基板上の配線３とを示す。ＬＳＩ１は、出力用の端子
（パッド）４と、出力バッファ６とを備え、ＬＳＩ２は
入力用の端子５と、入力バッファ７とを備える。
【０００７】ＬＳＩ１の端子４の波形の一例を示す図４
を参照すると、出力バッファ６の出力インピーダンスＺ
Ｃがプリント基板配線の特性インピーダンスＺ０と等し
い、すなわち整合状態にある場合は、曲線Ｂのように出
力波形に歪はない。また、出力インピーダンスＺＣが特
性インピーダンスＺ０より小さい場合および大きい場合
は、それぞれ曲線Ａ，Ｃのように出力波形に歪が生じ
る。
を参照すると、出力バッファ６の出力インピーダンスＺ
Ｃがプリント基板配線の特性インピーダンスＺ０と等し
い、すなわち整合状態にある場合は、曲線Ｂのように出
力波形に歪はない。また、出力インピーダンスＺＣが特
性インピーダンスＺ０より小さい場合および大きい場合
は、それぞれ曲線Ａ，Ｃのように出力波形に歪が生じ
る。
【０００８】この問題を解決する方法として、配線３の
特性インピーダンスＺ０を低くすることが考えられる。
特性インピーダンスＺ０の低減方法としては、基板材質
をアルミナ等の高誘電率のものに変更することや、配線
幅の拡大などがある。
特性インピーダンスＺ０を低くすることが考えられる。
特性インピーダンスＺ０の低減方法としては、基板材質
をアルミナ等の高誘電率のものに変更することや、配線
幅の拡大などがある。
【０００９】さらに、送端側すなわち端子４と配線３と
の間に整合用の抵抗を挿入してインピーダンスの整合化
をはかり、波形の歪を解消する方法もある。
の間に整合用の抵抗を挿入してインピーダンスの整合化
をはかり、波形の歪を解消する方法もある。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置は、半導体技術の進歩に伴なう、動作の高
速化に対応して出力インピーダンスが低下してきている
ので、プリント基板配線の特性インピーダンスとの不整
合に起因して出力波形の歪を生じるという問題点があ
り、その解決方法の一つの上記配線の特性インピーダン
スを低減する方法は、プリント基板材質の変更により価
格が上昇したり、配線幅の拡大により実装密度が低下す
るという欠点がある。
集積回路装置は、半導体技術の進歩に伴なう、動作の高
速化に対応して出力インピーダンスが低下してきている
ので、プリント基板配線の特性インピーダンスとの不整
合に起因して出力波形の歪を生じるという問題点があ
り、その解決方法の一つの上記配線の特性インピーダン
スを低減する方法は、プリント基板材質の変更により価
格が上昇したり、配線幅の拡大により実装密度が低下す
るという欠点がある。
【００１１】さらに、出力端子とプリント基板配線間に
インピーダンス整合用の抵抗を挿入する方法は、抵抗素
子の追加により実装密度が低下したり部品接続数の増加
により装置全体の信頼度が低下するという欠点がある。
インピーダンス整合用の抵抗を挿入する方法は、抵抗素
子の追加により実装密度が低下したり部品接続数の増加
により装置全体の信頼度が低下するという欠点がある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
装置は、予め定めた特性インピーダンスの外部線路に出
力信号を供給する出力バッファ回路を有する半導体集積
回路装置において、前記出力バッファ回路が前記出力信
号の出力インピーダンスを前記特性インピーダンス近傍
の第１および第２の出力インピーダンスにそれぞれ整合
する第１および第２の整合手段と、前記第１および第２
の整合手段の接続の組合せを選択して前記外部線路に接
続する選択接続手段とを備える。
装置は、予め定めた特性インピーダンスの外部線路に出
力信号を供給する出力バッファ回路を有する半導体集積
回路装置において、前記出力バッファ回路が前記出力信
号の出力インピーダンスを前記特性インピーダンス近傍
の第１および第２の出力インピーダンスにそれぞれ整合
する第１および第２の整合手段と、前記第１および第２
の整合手段の接続の組合せを選択して前記外部線路に接
続する選択接続手段とを備える。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１４】本発明の半導体集積回路装置（ＬＳＩ）の
第１の実施例を示す回路図である図１を参照すると、こ
の図に示す本実施例のＬＳＩ１Ａは、従来と同様の出力
バッファ６と、端子４とに加えて、出力バッファ６と端
子４との間に挿入されプリント基板の配線３の特性イン
ピーダンスＺ０との整合をとるための整合回路８を備え
る。
第１の実施例を示す回路図である図１を参照すると、こ
の図に示す本実施例のＬＳＩ１Ａは、従来と同様の出力
バッファ６と、端子４とに加えて、出力バッファ６と端
子４との間に挿入されプリント基板の配線３の特性イン
ピーダンスＺ０との整合をとるための整合回路８を備え
る。
【００１５】整合回路８は出力バッファ６の出力信号が
供給され外部制御信号Ｃ１，Ｃ２にそれぞれ応答してオ
ンオフ制御されそれぞれオン抵抗値が異なる２つのトラ
ンスファゲートＴｒ１，Ｔｒ２と、外部制御信号Ｃ１，
Ｃ２の各々の供給を受ける端子Ｔ１，Ｔ２とを備える。
供給され外部制御信号Ｃ１，Ｃ２にそれぞれ応答してオ
ンオフ制御されそれぞれオン抵抗値が異なる２つのトラ
ンスファゲートＴｒ１，Ｔｒ２と、外部制御信号Ｃ１，
Ｃ２の各々の供給を受ける端子Ｔ１，Ｔ２とを備える。
【００１６】動作について説明すると、端子Ｔ１，Ｔ２
の各々にそれぞれ外部制御信号Ｃ１，Ｃ２として論理
“０”を供給した場合トランスファーゲートＴｒ１，Ｔ
ｒ２がそれぞれオン状態になる。トランスファーゲート
Ｔｒ１，Ｔｒ２のオンオン抵抗値をインピーダンス整合
用の整合抵抗として用いる。トランスファーゲートＴｒ
１とＴｒ２のオン抵抗値が異なるので、外部制御信号Ｃ
１，Ｃ２の制御の組合せにより３種類の整合抵抗を得る
ことができる。これにより端子４に接続されたプリント
基板の配線の特性インピーダンスＺ０と端子４の出力イ
ンピーダンス値との整合が可能となり、波形の歪を解消
することができる。
の各々にそれぞれ外部制御信号Ｃ１，Ｃ２として論理
“０”を供給した場合トランスファーゲートＴｒ１，Ｔ
ｒ２がそれぞれオン状態になる。トランスファーゲート
Ｔｒ１，Ｔｒ２のオンオン抵抗値をインピーダンス整合
用の整合抵抗として用いる。トランスファーゲートＴｒ
１とＴｒ２のオン抵抗値が異なるので、外部制御信号Ｃ
１，Ｃ２の制御の組合せにより３種類の整合抵抗を得る
ことができる。これにより端子４に接続されたプリント
基板の配線の特性インピーダンスＺ０と端子４の出力イ
ンピーダンス値との整合が可能となり、波形の歪を解消
することができる。
【００１７】本実施例では２個のトランスファーゲート
を用いることとして説明しているが、３個以上のトラン
スファーゲートを用いて、各々のトランスファーゲート
を外部制御信号にて制御することによりより多種類の整
合用抵抗値を実現することも可能である。その場合、多
数の整合用抵抗値の中から最適値を選択することができ
る。また、上記外部制御信号を符号化し各々のトランス
ファーゲートと外部制御端子との間にデコーダ回路等を
挿入して上記符号をデコードする構成とすれば上記外部
制御端子数の低減がはかれる。
を用いることとして説明しているが、３個以上のトラン
スファーゲートを用いて、各々のトランスファーゲート
を外部制御信号にて制御することによりより多種類の整
合用抵抗値を実現することも可能である。その場合、多
数の整合用抵抗値の中から最適値を選択することができ
る。また、上記外部制御信号を符号化し各々のトランス
ファーゲートと外部制御端子との間にデコーダ回路等を
挿入して上記符号をデコードする構成とすれば上記外部
制御端子数の低減がはかれる。
【００１８】本発明の半導体集積回路装置（ＬＳＩ）の
第２の実施例を示す回路図である図２を参照すると、こ
の図に示す本実施例のＬＳＩ１Ｂの前述の第１の実施例
のＬＳＩ１Ａに対する相違点は整合回路８の代りに、こ
のＬＳＩ１Ｂおよび実装対象のプリント基板を含む機能
回路の設計開始時点で予め設定されたプリント基板の配
線の特性インピーダンスＺ０に対応した整合用の抵抗値
のオン抵抗を有するトランスファゲートを予め端子４に
接続した整合回路９を備えることである。
第２の実施例を示す回路図である図２を参照すると、こ
の図に示す本実施例のＬＳＩ１Ｂの前述の第１の実施例
のＬＳＩ１Ａに対する相違点は整合回路８の代りに、こ
のＬＳＩ１Ｂおよび実装対象のプリント基板を含む機能
回路の設計開始時点で予め設定されたプリント基板の配
線の特性インピーダンスＺ０に対応した整合用の抵抗値
のオン抵抗を有するトランスファゲートを予め端子４に
接続した整合回路９を備えることである。
【００１９】整合回路９は、第１の実施例と同様の各々
オン抵抗が異なるトランスファーゲートＴｒ１，Ｔｒ２
と、上記設計時に選択されたトランスファゲートを出力
バッファ６と端子４の間に挿入するよう接続するため準
備された配線素子９１とを備える。
オン抵抗が異なるトランスファーゲートＴｒ１，Ｔｒ２
と、上記設計時に選択されたトランスファゲートを出力
バッファ６と端子４の間に挿入するよう接続するため準
備された配線素子９１とを備える。
【００２０】本実施例は、ＬＳＩ１Ｂがゲートアレーで
ある場合であり、予め整合回路９の内容をＬＳＩ１Ｂの
ゲートアレーの標準の機能回路ブロックの１つとして登
録しておく。機能回路設計者は、実装対象のプリント基
板を含む機能回路の設計開始前に、特性インピーダンス
Ｚ０の値に対応した整合抵抗値を選択決定しておく。上
記設計者は上記整合抵抗値に最も近い値となるようトラ
ンスファーゲートＴｒ１，Ｔｒ２の組合せを選定し、配
線素子９１によるその組合せの配線の実施を製造仕様書
に指示する。
ある場合であり、予め整合回路９の内容をＬＳＩ１Ｂの
ゲートアレーの標準の機能回路ブロックの１つとして登
録しておく。機能回路設計者は、実装対象のプリント基
板を含む機能回路の設計開始前に、特性インピーダンス
Ｚ０の値に対応した整合抵抗値を選択決定しておく。上
記設計者は上記整合抵抗値に最も近い値となるようトラ
ンスファーゲートＴｒ１，Ｔｒ２の組合せを選定し、配
線素子９１によるその組合せの配線の実施を製造仕様書
に指示する。
【００２１】本実施例は、ゲートアレーなど予め標準の
機能回路ブロックを準備した特定用途向けＬＳＩ（ＡＳ
ＩＣ）に適用する場合のように、このＬＳＩの設計開始
時点で実装対象のプリント基板とその配線の特性インピ
ーダンスＺ０が決定されている場合に有効である。
機能回路ブロックを準備した特定用途向けＬＳＩ（ＡＳ
ＩＣ）に適用する場合のように、このＬＳＩの設計開始
時点で実装対象のプリント基板とその配線の特性インピ
ーダンスＺ０が決定されている場合に有効である。
【００２２】
【発明の効果】以上説明したように本発明の半導体集積
回路装置は、出力バッファ回路が出力インピーダンスを
外部線路の特性インピーダンス近傍に整合する第１およ
び第２の整合手段と、これら第１および第２の整合手段
の接続の組合せの選択接続手段とを備え、上記出力イン
ピーダンスとプリント基板配線の特性インピーダンスと
の最適な整合により、費用増大の要因となる上記配線の
特性インピーダンスの低減や、信頼性の劣化要因となる
インピーダンス整合用の抵抗器の挿入を不要として、出
力波形の歪が解消されるという効果がある。
回路装置は、出力バッファ回路が出力インピーダンスを
外部線路の特性インピーダンス近傍に整合する第１およ
び第２の整合手段と、これら第１および第２の整合手段
の接続の組合せの選択接続手段とを備え、上記出力イン
ピーダンスとプリント基板配線の特性インピーダンスと
の最適な整合により、費用増大の要因となる上記配線の
特性インピーダンスの低減や、信頼性の劣化要因となる
インピーダンス整合用の抵抗器の挿入を不要として、出
力波形の歪が解消されるという効果がある。
【図１】本発明の半導体集積回路装置の第１の実施例を
示すブロック図である。
示すブロック図である。
【図２】本発明の半導体集積回路装置の第２の実施例を
示すブロック図である。
示すブロック図である。
【図３】従来の半導体集積回路装置とプリント基板の配
線との接続を示すブロック図である。
線との接続を示すブロック図である。
【図４】半導体集積回路装置の出力信号の波形の歪をあ
らわす波形図である。
らわす波形図である。
【符号の説明】 １，１Ａ，１Ｂ，２ 半導体集積回路装置 ３ 配線 ４，５，Ｔ１，Ｔ２ 端子 ６ 出力バッファ ７ 入力バッファ ８，９ 整合回路 ９１ 配線素子 Ｔｒ１，Ｔｒ２ トラスファーゲート
Claims (4)
- 【請求項１】 予め定めた特性インピーダンスの外部線
路に出力信号を供給する出力バッファ回路を有する半導
体集積回路装置において、 前記出力バッファ回路が前記出力信号の出力インピーダ
ンスを前記特性インピーダンス近傍の第１および第２の
出力インピーダンスにそれぞれ整合する第１および第２
の整合手段と、 前記第１および第２の整合手段の接続の組合せを選択し
て前記外部線路に接続する選択接続手段とを備えること
を特徴とする半導体集積回路装置。 - 【請求項２】 前記第１および第２の整合手段がそれぞ
れ導通抵抗値の異なる第１および第２のトランスファゲ
ートを備えることを特徴とする請求項１記載の半導体集
積回路装置。 - 【請求項３】 前記選択接続手段が制御信号により前記
第１および第２のトランスファゲートのいずれか一方ま
たは両方を導通させることにより前記接続の組合せを選
択することを特徴とする請求項１および２記載の半導体
集積回路装置。 - 【請求項４】 前記出力バッファ回路が予め準備された
前記第１および第２のトランスファゲートを含む機能回
路ブロックを備え、 予め定めた設計時点で前記第１および第２のトランスフ
ァゲートのいずれか一方または両方を導通させる接続の
組合せを選択して前記機能ブロックの接続を完成させる
ことを特徴とする請求項１および２記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251271A JPH07106943A (ja) | 1993-10-07 | 1993-10-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251271A JPH07106943A (ja) | 1993-10-07 | 1993-10-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106943A true JPH07106943A (ja) | 1995-04-21 |
Family
ID=17220315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5251271A Pending JPH07106943A (ja) | 1993-10-07 | 1993-10-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106943A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011114488A (ja) * | 2009-11-25 | 2011-06-09 | Panasonic Electric Works Co Ltd | 半導体集積回路およびその調整方法 |
| JP2016015717A (ja) * | 2014-06-30 | 2016-01-28 | 富士通株式会社 | インピーダンス整合のための回路及び方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03272167A (ja) * | 1990-03-22 | 1991-12-03 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH05276004A (ja) * | 1992-03-30 | 1993-10-22 | Mitsubishi Electric Corp | 出力回路 |
-
1993
- 1993-10-07 JP JP5251271A patent/JPH07106943A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03272167A (ja) * | 1990-03-22 | 1991-12-03 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH05276004A (ja) * | 1992-03-30 | 1993-10-22 | Mitsubishi Electric Corp | 出力回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011114488A (ja) * | 2009-11-25 | 2011-06-09 | Panasonic Electric Works Co Ltd | 半導体集積回路およびその調整方法 |
| JP2016015717A (ja) * | 2014-06-30 | 2016-01-28 | 富士通株式会社 | インピーダンス整合のための回路及び方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961210 |