JPH07106947A

JPH07106947A - 多入力型基本論理回路

Info

Publication number: JPH07106947A
Application number: JP5249606A
Authority: JP
Inventors: Motomu Takatsu; 求高津
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-10-05
Filing date: 1993-10-05
Publication date: 1995-04-21
Also published as: US5438284A

Abstract

(57)【要約】【目的】多制御入出力トランジスタを用い、回路素子数
を少なくする。【構成】データセレクタ１０は、基本回路１１と、基本
回路１１の入力端に接続されたＨＥＴ（ホットエレクト
ロントランジスタ）１２と、基本回路１１の出力端に接
続されたインバータ１３とからなる。ＨＥＴ１４は、そ
のコレクタが負荷抵抗１５を介して電源配線ＶＣＣに接
続され、第１エミッタがＨＥＴ１６のコレクタに接続さ
れて電流出力専用となり、第２エミッタが制御入力端Ｓ
に直接接続されて電流入出用となり、第３エミッタがＨ
ＥＴ１７の第１エミッタに接続されて電流入力専用とな
る。ＨＥＴ１６の第１エミッタは、電源配線ＶＳＳに接
続されている。ＨＥＴ１７は、第２エミッタがデータ入
力端Ｂに接続され、コレクタが電源配線ＶＣＣに接続さ
れている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ホットエレクトロント
ランジスタやホットホールトランジスタ等の多制御入出
力トランジスタを用いた多入力型基本論理回路に関す
る。

【０００２】

【従来の技術】半導体集積回路の動作を高速化するため
に、GaAs等の化合物半導体が用いられている。この高速
化は、回路素子を微細化することにより達成される。し
かし、微細化には限界があり、また、高集積化に伴い、
回路素子本来の遅延に加えて、配線による遅延の影響が
大きくなる。

【０００３】このような問題を解決する回路素子とし
て、例えば、図９に示すような多エミッタ型のホットエ
レクトロントランジスタ（ＨＥＴ）が開発されている
（特開平４−９６２７４号公報）。ＨＥＴは、半絶縁性
基板１上にコレクタ層２、コレクタバリア層３、ベース
層４、エミッタバリア層５ａ〜５ｃ、エミッタ層６ａ〜
６ｃを例えば分子線エピタキシー法により成長させ、コ
レクタ層２上にコレクタ電極７を蒸着させ、エミッタ層
６ａ、６ｂ及び６ｃ上にそれぞれエミッタ電極８ａ、８
ｂ及び８ｃを蒸着させることにより得られる。例えば、
半絶縁性基板１はInP、コレクタ層２はn-InGaAs、コレ
クタバリア層３はi-In(AlGa)As、ベース層４はn-InGaA
s、エミッタバリア層５ａ〜５ｃはi-InAlAs、エミッタ
層６ａ〜６ｃはn-InGaAs、電極７、８ａ、８ｂ及び８ｃ
はCu/Au である。

【０００４】図１０（Ａ）に示す如く、マルチエミッタ
型のＨＥＴのコレクタ電極７を、負荷抵抗９を介して電
源配線ＶＣＣに接続し、エミッタ電極８ａ、８ｂ及び８
ｃに低レベル又は高レベルの電位を与えた場合の動作は
次の通りである。すなわち、エミッタ電極８ａ〜８ｃが
共に同一レベルのときには、ＨＥＴの電子に対するポテ
ンシャルは図１０（Ｂ）に示す如くなり、ＨＥＴがオフ
になってコレクタ電極７が高レベルとなる。エミッタ電
極８ａ〜８ｃが共に同一レベルでなく、かつ、高レベル
と低レベルの間の電位差が一定値以上であるとき、換言
すれば、高レベルと低レベルの間の電位差がエミッタ・
ベース間の順方向立ち上がり電圧と逆方向立ち上がり電
圧の和より大きいときには、ＨＥＴの電子に対するポテ
ンシャルは図１０（Ｃ）に示す如くなり、トンネル効果
によりエミッタバリアを透過した電子は、ベース領域で
ポテンシャルエネルギーが運動エネルギーに変換されて
いわゆるホットエレクトロンとなり、その大部分がコレ
クタへ流れる。これにより、ＨＥＴがオンになり、コレ
クタ電極７が低レベルとなる。

【０００５】したがって、図１０（Ａ）に示す簡単な回
路は、全入力が同一レベルの場合のみ高レベルを出力す
る一致検出回路として機能する。通常のＦＥＴやバイポ
ーラトランジスタでこの一致検出回路を構成すると、
７、８個のトランジスタを必要とするのに対し、１個の
ＨＥＴを用いて同一機能を実現できるので、回路素子数
を大幅に低減でき、半導体集積回路の高集積化及び動作
の高速化が可能となる。

【０００６】

【発明が解決しようとする課題】このため、マルチエミ
ッタ型ＨＥＴ等のような多制御入出力トランジスタを用
いた、回路素子数の少ない基本的な他の論理回路の案出
が期待されている。本発明の目的は、この期待に応える
ものであり、多制御入出力トランジスタを用いた回路素
子数が比較的少ない多入力型基本論理回路を提供するこ
とにある。

【０００７】

【課題を解決するための手段及びその作用】本発明に係
る多入力型基本論理回路を、実施例図中の対応する構成
要素の符号を引用して説明する。第１発明では、例えば
図１及び図９に示す如く、第１、第２及び第３のデータ
入力端Ａ１、Ｓ、Ｂの電位レベルに応じた信号をデータ
出力端Ｑ１から出力する多入力型基本論理回路におい
て、第１、第２及び第３の伝導領域６ａ、６ｂ、６ｃが
それぞれ第１、第２及び第３のバリア５ａ、５ｂ、５ｃ
を介して共通の第４伝導領域４に接続され、第４伝導領
域４が第４バリア３を介して第５伝導領域２に接続さ
れ、第２伝導領域６ｂが第２データ入力端Ｓに接続さ
れ、第５伝導領域２が第１負荷抵抗１５を介して第１電
源配線ＶＣＣに接続され、第５伝導領域２がデータ出力
端Ｑ１に接続され、第１、第２及び第３の伝導領域６
ａ、６ｂ、６ｃ間の電圧が一定値以上という条件を満た
すとき、第１、第２及び第３の伝導領域６ａ、６ｂ、６
ｃのうち電位が最も高い伝導領域から電位が最も低い伝
導領域へ制御電流が流れ、該制御電流が増幅されて第５
伝導領域２から第１、第２及び第３の伝導領域６ａ、６
ｂ、６ｃのうち電位が最も低い伝導領域へ主電流が流れ
る多制御入出力トランジスタ１４と、一端が第１伝導領
域６ａに接続され、他端が第１データ入力端Ａ１に接続
され、第１データ入力端Ａ１の電位が高レベルと低レベ
ルの一方のとき該一端の電位を低レベルにし、これによ
り該条件が満たされたときに第１伝導領域６ａから該一
端へ該制御電流及び該主電流を流出させ、第１データ入
力端Ａ１の電位が他方のレベルのとき、該一端から第１
伝導領域６ａへ該制御電流が流入するのを禁止する電流
出力専用化手段１６と、一端が第３伝導領域６ｃに接続
され、他端が第３データ入力端Ｂに接続され、第３デー
タ入力端Ｂの電位が高レベルと低レベルの一方のとき該
一端の電位を高レベルにし、これにより該条件が満たさ
れたときに該一端から第３伝導領域６ｃへ該制御電流を
流入させ、第３データ入力端Ｂの電位が他方のレベルの
とき、第３伝導領域６ｃから該一端へ該制御電流及び該
主電流が流出するのを禁止する電流入力専用化手段１７
と、を有する。

【０００８】上記構成において、第２データ入力端Ｓが
高レベルのとき、多制御入出力トランジスタ１４は、そ
の第２伝導領域が電流入力用となるので、多制御入出力
トランジスタ１４のオン・オフは、第３伝導領域の電流
入力、すなわちデータ入力端Ｂのレベルによらず、第１
データ入力端Ａ１のレベルのみによる。第１データ入力
端Ａ１が高レベルと低レベルの一方のとき（図１では高
レベルのとき）、第１伝導領域が低レベルとなって、多
制御入出力トランジスタ１４がオンになり、データ出力
端Ｑ１が低レベルとなる。第１データ入力端Ａ１が高レ
ベルと低レベルの他方のとき（図１では低レベルのと
き）、多制御入出力トランジスタ１４がオフになり、デ
ータ出力端Ｑ１が高レベルとなる。

【０００９】逆に、第２データ入力端Ｓが低レベルのと
き、多制御入出力トランジスタ１４は、その第２伝導領
域が電流出力用となるので、多制御入出力トランジスタ
１４のオン・オフは、第１伝導領域の電流出力、すなわ
ち第１データ入力端Ａ１のレベルによらず、データ入力
端Ｂのレベルのみによる。データ入力端Ｂが高レベルと
低レベルの一方のときの（図１では高レベルのとき）、
第３伝導領域が高レベルとなって、多制御入出力トラン
ジスタ１４がオンになり、データ出力端Ｑ１が低レベル
となる。データ入力端Ｂが高レベルと低レベルの他方の
とき、多制御入出力トランジスタ１４がオフになり、デ
ータ出力端Ｑ１が高レベルとなる。

【００１０】したがって、第１発明の多入力型基本論理
回路は、第２データ入力端Ｓが高レベルのとき、第１デ
ータ入力端Ａ１を選択し、第１データ入力端Ａ１のレベ
ル又はこれを反転したものをデータ出力端Ｑ１から出力
し、第２データ入力端Ｓが低レベルのとき、データ入力
端Ｂを選択し、データ入力端Ｂのレベル又はこれを反転
したものをデータ出力端Ｑ１から取り出す。Ｑ１の論理
式は、Ｑ１＝Ｓ・Ａ１＋（−Ｓ）・Ｂ・・・（１）又は、Ｑ１＝Ｓ・（−Ａ１）＋（−Ｓ）・（−Ｂ）・・・（２）で表される。ここに、・は論理積、＋は論理和、−は論
理値の反転を表す。

【００１１】この多入力型基本論理回路は、式（１）の
場合、例えば図１（Ｂ）に示す論理回路のようなデータ
セレクタ１０として機能する。２入力のアンドゲート及
びオアゲートはそれぞれ４個の通常のＦＥＴ又はバイポ
ーラトランジスタを用いて構成されるので、従来ではデ
ータセレクタ１０を構成するのに１２個のトランジスタ
を必要としたが、本第１発明のデータセレクタによれ
ば、図１（Ａ）に示す基本回路１１のように３個の多制
御入出力トランジスタを用いて構成することができる。
したがって、本第１発明を最も簡単な構成とした場合に
は、データセレクタ１０の回路規模を従来の１／４にす
ることができ、半導体集積回路の高集積化及び動作の高
速化に寄与する。

【００１２】本第１発明を用いれば、従来よりも大幅に
少ない回路素子数で各種論理回路を構成することができ
る。例えば、実施例で詳説するように、図２（Ａ）に示
すようなラッチ回路１０Ａ、図３（Ａ）に示すようなラ
ッチ回路１０Ｂ、図４（Ａ）に示すようなマスタスレー
ブ型のＤフリップフロップ３０、図５（Ａ）に示すよう
なマスタースレーブ型の−ＪＫフリップフロップ３０
Ａ、図６（Ｂ）に示すようなマスタスレーブ型のＴフリ
ップフロップ３０Ｂが得られる。

【００１３】第１発明の第１態様では、例えば図１及び
図９に示す如く、多制御入出力トランジスタ１４は第１
ホットエレクトロントランジスタ１４であり、第１、第
２及び第３の伝導領域６ａ、６ｂ、６ｃはエミッタ領域
であり、第４伝導領域４はベース領域であり、第５伝導
領域２はコレクタ領域である。電流出力専用化手段に
は、以下の第２〜５態様のような各種のものを利用でき
る。

【００１４】第１発明の第２態様では、例えば図１及び
図９に示す如く、電流出力専用化手段１６は、コレクタ
が第１伝導領域６ａに接続され、第１エミッタが第１電
源配線ＶＣＣより電位が低い第２電源配線ＶＳＳに接続
され、第２エミッタが第１データ入力端Ａに接続された
第２ホットエレクトロントランジスタ１６である。この
構成の場合、第２ホットエレクトロントランジスタを第
１ホットエレクトロントランジスタと同一工程で製造で
きる。

【００１５】第１発明の第３態様では、例えば図１及び
図９に示す如く、電流出力専用化手段１６は、コレクタ
が第１伝導領域６ａに接続され、第１エミッタが第１電
源配線ＶＣＣより電位が低い第２電源配線ＶＳＳに接続
され、第２エミッタが第１データ入力端Ａに接続された
第２ホットエレクトロントランジスタ１６と、コレクタ
が第１電源配線ＶＣＣに接続され、第１エミッタが第２
ホットエレクトロントランジスタ１６の該第２エミッタ
に接続され、第２エミッタが第１データ入力端Ａに接続
された第３ホットエレクトロントランジスタ１２と、を
有する。

【００１６】この構成の場合、第３ホットエレクトロン
トランジスタのしきい電位を上げることができる。第１
発明の第４態様では、電流出力専用化手段は、コレクタ
が第１伝導領域に接続され、エミッタが第１電源配線よ
り電位が低い第２電源配線に接続され、ベースが第１デ
ータ入力端に接続されたＮＰＮ型トランジスタである。

【００１７】第１発明の第５態様では、電流出力専用化
手段は、アノードが第１伝導領域に接続され、カソード
が第１データ入力端に接続されたダイオードである。電
流入力専用化手段には、以下の第６〜８態様のような各
種のものを利用できる。第１発明の第６態様では、例え
ば図１及び図９に示す如く、電流入力専用化手段１７
は、コレクタが第１電源配線ＶＣＣに接続され、第１エ
ミッタが第１ホットエレクトロントランジスタの第３エ
ミッタに接続され、第２エミッタが第３データ入力端Ｂ
に接続された第４ホットエレクトロントランジスタ１７
である。

【００１８】第１発明の第７態様では、電流入力専用化
手段は、コレクタが第１電源配線に接続され、エミッタ
が第１ホットエレクトロントランジスタの第３エミッタ
に接続され、ベースが第３データ入力端に接続されたＮ
ＰＮ型トランジスタである。第１発明の第８態様では、
電流入力専用化手段は、アノードが第３データ入力端に
接続され、カソードが第３伝導領域に接続されたダイオ
ードである。

【００１９】第１発明の第９態様では、例えば図１及び
図９に示す如く、一端が第１電源配線ＶＣＣに接続さ
れ、他端がデータ出力端とされる第２負荷抵抗１８と、
コレクタが第２負荷抵抗１８の他端に接続され、第１エ
ミッタが第２電源配線ＶＳＳに接続され、第２エミッタ
を有する第５ホットエレクトロントランジスタ１９と、
コレクタが第１電源配線ＶＣＣに接続され、第１エミッ
タが第５ホットエレクトロントランジスタ１９の第２エ
ミッタに接続され、第２エミッタが第１ホットエレクト
ロントランジスタ１４のコレクタに接続された第６ホッ
トエレクトロントランジスタ２０と、を有する。

【００２０】この構成の場合、データ出力端の低レベル
をデータ入力端の低レベルの好ましい電位にすることが
できる。第１発明の第１０態様では、第２データ入力端
Ｃ１（図７）、第２伝導領域及び第２バリアを複数組有
する。この構成の場合、全ての第２データ入力端が同一
レベルの場合は、第２データ入力端が１つの場合と同一
であるが、データ入力に異なるレベルの両方が含まれる
場合、新たな制御モードとなり、この場合、入力データ
が出力データに影響しなくなる。

【００２１】第１発明の第１１態様では、第１データ入
力端Ａ１（図７）、第１伝導領域、第１バリア及び電流
出力専用化手段１６１（図７）を複数組有する。この構
成の場合、複数組のデータ入力端のレベルの論理和が、
１組のみ有するデータ入力端のレベルに相当し、簡単な
構成を付加することにより、より複雑な論理演算を行う
ことができる。

【００２２】第１発明の第１２態様では、第１データ入
力端及び電流出力専用化手段を複数組有し、該複数組の
電流出力専用化手段の上記一端が共通に第１伝導領域に
接続されている。この構成の場合、複数組のデータ入力
端のレベルの論理和が、第１ホットエレクトロントラン
ジスタの第１伝導領域に加わり、該第１伝導領域を１組
しか必要としないので、より複雑な論理演算を行うため
の構成が簡単になる。

【００２３】第１発明の第１３態様では、例えば図７に
示す如く、第３データ入力端Ｂ１、第３伝導領域、第３
バリア及び電流入力専用化手段１７１を複数組有する。
この態様の場合、複数組のデータ入力端のレベルの論理
和が、１組のみ有するデータ入力端のレベルに相当し、
簡単な構成を付加することにより、より複雑な論理演算
を行うことができる。

【００２４】第１発明の第１４態様では、例えば図８に
示す如く、第３データ入力端Ｂ１及び電流入力専用化手
段１７１を複数組有し、該複数組の電流入力専用化手段
１７１、１７２の上記一端が共通に第３伝導領域に接続
されている、。この構成の場合、複数組のデータ入力端
のレベルの論理和が、第１ホットエレクトロントランジ
スタの第３伝導領域に加わり、該第３伝導領域を１組し
か必要としないので、より複雑な論理演算を行うための
構成が簡単になる。

【００２５】第２発明では、第１、第２及び第３のデー
タ入力端の電位レベルに応じた信号をデータ出力端から
出力する多入力型基本論理回路において、第１、第２及
び第３の伝導領域がそれぞれ第１、第２及び第３のバリ
アを介して共通の第４伝導領域に接続され、該第４伝導
領域が第４バリアを介して第５伝導領域に接続され、該
第２伝導領域が該第２データ入力端に接続され、該第５
伝導領域が負荷抵抗を介して第１電源配線に接続され、
該第５伝導領域が該データ出力端に接続され、該第１、
第２及び第３の伝導領域間の電圧が一定値以上という条
件を満たすとき、該第１、第２及び第３の伝導領域のう
ち電位が最も高い伝導領域から電位が最も低い伝導領域
へ制御電流が流れ、該制御電流が増幅されて該第１、第
２及び第３の伝導領域のうち電位が最も高い伝導領域か
ら該第５伝導領域へ主電流が流れる多制御入出力トラン
ジスタと、一端が該第１伝導領域に接続され、他端が該
第１データ入力端に接続され、該第１データ入力端の電
位が高レベルと低レベルの一方のとき該一端の電位を低
レベルにし、これにより該条件が満たされたときに該第
１伝導領域から該一端へ該制御電流を流出させ、該第１
データ入力端の電位が他方のレベルのとき、該一端から
該第１伝導領域へ該制御電流及び該主電流が流入するの
を禁止する電流出力専用化手段と、一端が該第３伝導領
域に接続され、他端が該第３データ入力端に接続され、
該第３データ入力端の電位が高レベルと低レベルの一方
のとき該一端の電位を高レベルにし、これにより該条件
が満たされたときに該一端から該第３伝導領域へ該制御
電流及び該主電流を流入させ、該第３データ入力端の電
位が他方のレベルのとき、該第１伝導領域から該一端へ
該制御電流が流出するのを禁止する電流入力専用化手段
と、を有する。

【００２６】本第２発明の動作は、上記第１発明のそれ
と同様である。第２発明の第１態様では、多制御入出力
トランジスタはホットホールトランジスタであり、第
１、第２及び第３の伝導領域はエミッタ領域であり、第
４伝導領域はベース領域であり、第５伝導領域はコレク
タ領域である。

【００２７】

【実施例】以下、図面に基づいて本発明の実施例を説明
する。［第１実施例］図１（Ａ）は、第１実施例の多入力型基
本論理回路としてのデータセレクタ１０を示す。以下に
おいて、ホットエレクトロントランジスタ（ＨＥＴ）の
多エミッタを、下から上及び右から左の順に第１エミッ
タ、第２エミッタ、・・・と称す。

【００２８】データセレクタ１０は、基本回路１１と、
基本回路１１の入力端に接続されたＨＥＴ１２と、基本
回路１１の出力端に接続されたインバータ１３とからな
る。基本回路１１は、ＨＥＴ１４と、負荷抵抗１５と、
ＨＥＴ１６と、ＨＥＴ１７とからなる。ＨＥＴ１４は、
そのコレクタが負荷抵抗１５を介して電源配線ＶＣＣに
接続され、第１エミッタがＨＥＴ１６のコレクタに接続
され、第２エミッタが制御入力端Ｓに接続され、第３エ
ミッタがＨＥＴ１７の第１エミッタに接続されている。
ＨＥＴ１６の第１エミッタは、電源配線ＶＳＳに接続さ
れている。ＨＥＴ１７は、第２エミッタがデータ入力端
Ｂに接続され、コレクタが電源配線ＶＣＣに接続されて
いる。ＨＥＴ１６の第２エミッタ電極をデータ入力端Ａ
１とし、ＨＥＴ１４のコレクタ電極をデータ出力端Ｑ１
とする。

【００２９】ＨＥＴ１４は、ＨＥＴ１６の接続により第
１エミッタが電流出力専用となり、ＨＥＴ１７の接続に
より第３エミッタが電流入力専用となり、第２エミッタ
が制御入力端Ｓに直接接続されていることにより電流入
出用となっている。基本回路１１は、以下に説明するよ
うに、データセレクタとして機能する。制御入力端Ｓが
高レベルのとき、ＨＥＴ１４は、その第２エミッタが電
流入力用となるので、ＨＥＴ１４のオン・オフは、第３
エミッタの電流入力、すなわちデータ入力端Ｂのレベル
によらず、データ入力端Ａ１のレベルのみによる。デー
タ入力端Ａ１が高レベルのとき、ＨＥＴ１６がオンにな
り、これによりＨＥＴ１４がオンになって、データ出力
端Ｑ１が低レベルとなる。データ入力端Ａ１が低レベル
のとき、ＨＥＴ１６がオフになり、これによりＨＥＴ１
４がオフになって、データ出力端Ｑ１が高レベルとな
る。

【００３０】逆に、制御入力端Ｓが低レベルのとき、Ｈ
ＥＴ１４は、その第２エミッタが電流出力用となるの
で、ＨＥＴ１４のオン・オフは、第１エミッタの電流出
力、すなわちデータ入力端Ａ１のレベルによらず、デー
タ入力端Ｂのレベルのみによる。データ入力端Ｂが高レ
ベルのとき、ＨＥＴ１７がオンになり、これによりＨＥ
Ｔ１４がオンになって、基本回路１１のデータ出力端Ｑ
１が低レベルとなる。データ入力端Ｂが低レベルのと
き、ＨＥＴ１７がオフになり、これによりＨＥＴ１４が
オフになって、データ出力端Ｑ１が高レベルとなる。

【００３１】したがって、基本回路１１は、制御入力端
Ｓが高レベルのとき、データ入力端Ａ１を選択し、デー
タ入力端Ａ１のレベルを反転したものをデータ出力端Ｑ
１から出力し、制御入力端Ｓが低レベルのとき、データ
入力端Ｂを選択し、データ入力端Ｂのレベルを反転した
ものをデータ出力端Ｑ１から取り出す。データ出力端Ｑ
１の論理は、上式（２）で表される。

【００３２】基本回路１１のみをデータセレクタとして
用いると、２つの問題が生ずる。その１つは、データ入
力端Ｂの高レベルの好ましい電位がデータ入力端Ａ１の
それよりも高くなることである。例えば、電源配線ＶＣ
Ｃが３Ｖで、電源配線ＶＳＳが０Ｖのとき、データ入力
端Ｂ及びデータ入力端Ａ１の低レベルの好ましい電位は
共に約０．５Ｖと等しくなるが、高レベルの好ましい電
位はそれぞれ約２Ｖ及び約１．５Ｖとなる。

【００３３】この問題を解決するために、ＨＥＴ１２の
第１エミッタ及びコレクタをそれぞれＨＥＴ１６の第２
エミッタ及び電源配線ＶＣＣに接続し、ＨＥＴ１２の第
２エミッタ電極をデータ入力端Ａとしている。この場
合、ＨＥＴ１２とＨＥＴ１６のオン・オフが連動する。
また、ＨＥＴ１２とＨＥＴ１７について、両コレクタが
同電位となり、かつ、両第１エミッタの電位が略同一の
関係になるので、データ入力端Ａのしきい電位がデータ
入力端Ｂのそれに略等しくなる。

【００３４】上記問題の他の１つは、データ出力端Ｑ１
の低レベルの電位がデータ入力端Ａ及びＢの低レベルの
好ましい電位よりも高くなることである。例えば、デー
タ出力端Ｑ１の高レベル及び低レベルの電圧がそれぞれ
３Ｖ及び１．５Ｖとなる。この問題を解決するために、
基本回路１１の出力端にインバータ１３を接続してい
る。インバータ１３は、負荷抵抗１８と、ＨＥＴ１９
と、ＨＥＴ２０とからなる。ＨＥＴ１９は、そのコレク
タが、一方ではデータ出力端Ｑに接続され、他方では負
荷抵抗１８を介して電源配線ＶＣＣに接続され、第１エ
ミッタが電源配線ＶＳＳに接続され、第２エミッタがＨ
ＥＴ２０の第１エミッタに接続されている。ＨＥＴ２０
は、コレクタが電源配線ＶＣＣに接続され、第２エミッ
タがＨＥＴ１４のコレクタに接続されている。

【００３５】データ出力端Ｑ１が高レベルのとき、ＨＥ
Ｔ２０及びＨＥＴ１９が連動してオンになり、データ出
力端Ｑが低レベルとなる。また、データ出力端Ｑ１が低
レベルのとき、ＨＥＴ２０及びＨＥＴ１９が連動してオ
フになり、データ出力端Ｑが高レベルとなる。したがっ
て、データ出力端Ｑの論理は、次式で表される。Ｑ＝Ｓ・Ａ＋（−Ｓ）・Ｂ・・・（３）また、データ出力端Ｑの高レベル及び低レベルをそれぞ
れ例えば２．５Ｖ及び０．５Ｖとすることができる。

【００３６】図１（Ａ）に示すデータセレクタ１０の機
能は、図１（Ｂ）に示す論理回路で表すことができる。
２入力のアンドゲート及びオアゲートはそれぞれ４個の
通常のＦＥＴ又はバイポーラトランジスタを用いて構成
されるので、従来ではデータセレクタ１０を構成するの
に１２個のトランジスタを必要としたが、本第１実施例
のデータセレクタ１０によれば、６個のＨＥＴを用いて
構成することができる。したがって、データセレクタ１
０の回路規模を従来の半分にすることができ、半導体集
積回路の高集積化及び動作の高速化に寄与する。

【００３７】第１実施例のデータセレクタ１０の応用例
を、以下の第２〜６実施例において説明する。［第２実施例］図１（Ｂ）において、データ入力端Ａと
データ出力端Ｑとを接続すると、図２（Ｂ）に示すよう
なラッチ回路１０Ａが得られる。図２（Ａ）に示すラッ
チ回路１０Ａは、図１（Ａ）に示すデータセレクタ１０
のデータ出力端Ｑをデータ入力端Ａと接続した回路とな
っており、その機能は、図２（Ｂ）に示す論理回路で表
される。

【００３８】ラッチ回路１０Ａは、クロック入力端−Ｃ
が‘０’のとき、Ｑ＝Ｄとなって、スルーモードとな
る。また、ラッチ回路１０Ａは、クロック入力端Ｃが
‘０’から‘１’に遷移すると、このときのデータ出力
端Ｑの論理値が保持され、ラッチモードとなる。［第３実施例］図１（Ｂ）において、データ入力端Ｂと
データ出力端Ｑとを接続すると、図３（Ｂ）に示すよう
なラッチ回路１０Ｂが得られる。図３（Ａ）に示すラッ
チ回路１０Ｂは、図１（Ａ）に示すデータセレクタ１０
のデータ出力端Ｑをデータ入力端Ｂと接続した回路とな
っており、その機能は、図３（Ｂ）に示す回路で表され
る。

【００３９】ラッチ回路１０Ｂは、Ｃ＝‘１’のとき、
Ｑ＝Ｄとなって、スルーモードとなる。また、ラッチ回
路１０Ｂは、クロック入力端Ｃが‘１’から‘０’に遷
移すると、このときのデータ出力端Ｑのレベルが保持さ
れ、ラッチモードとなる。［第４実施例］図３（Ｂ）に示すラッチ回路１０Ｂのク
ロック入力端Ｃ及びデータ出力端Ｑをぞれぞれ図２
（Ｂ）に示すラッチ回路１０Ａのクロック入力端−Ｃ及
びデータ入力端Ｄと接続することにより、図４（Ｂ）に
示すようなマスタスレーブ型のＤフリップフロップ３０
が得られる。

【００４０】Ｄフリップフロップ３０は、クロック入力
端−Ｃの立ち下がりのタイミングでデータ入力端Ｄのデ
ータを第１段のラッチ回路１０Ｂ１に保持し、保持した
データを第２段のスルー状態のラッチ回路１０Ａ１を通
してデータ出力端Ｑから出力し、次に、このラッチ回路
１０Ｂ１の出力をクロック入力端−Ｃの立ち上がりのタ
イミングでラッチ回路１０Ａ１に保持する。

【００４１】Ｄフリップフロップ３０は、図４（Ａ）に
示す如く、ラッチ回路１０Ｂ１にラッチ回路１０Ａ１を
後続したもので構成される。ラッチ回路１０Ｂ１は、図
３（Ａ）に示すラッチ回路１０Ｂにおいて、２エミッタ
型のＨＥＴ１７を３エミッタ型のＨＥＴ１７Ａで置換し
たものに等しく、ラッチ回路１０Ａ１は、図２（Ａ）に
示すラッチ回路１０Ａにおいて、ＨＥＴ１７を省略した
ものに等しくなっている。ラッチ回路１０Ａ１の構成要
素には、ラッチ回路１０Ａの対応する構成要素の符号に
２０を加算した値の符号を付している。

【００４２】ラッチ回路１０Ａ１とラッチ回路１０Ｂ１
との間については、ＨＥＴ１４の第２エミッタがＨＥＴ
３４の第２エミッタ及びクロック入力端Ｃに接続され、
ＨＥＴ１７Ａの第２エミッタがＨＥＴ３４の第３エミッ
タに接続されている。Ｄフリップフロップ３０は、ＨＥ
Ｔ１７Ａを３エミッタ型とすることにより、ＨＥＴ１７
Ａで図２（Ａ）に示すＨＥＴ１７の機能も果たしてお
り、構成が簡単となっている。

【００４３】なお、ラッチ回路１０Ａを１段目とし、ラ
ッチ回路１０Ｂを２段目とした回路は、クロックの立ち
上がりで出力が保持されるフリップフロップとして機能
する。［第５実施例］図４（Ｂ）に示すＤフリップフロップ３
０のデータ入力端Ｄ及びデータ出力端Ｑをそれぞれ図１
（Ｂ）に示すデータセレクタ１０のデータ出力端Ｑ及び
制御入力端Ｓと接続することにより、図５（Ａ）に示す
ようなマスタースレーブ型の−ＪＫフリップフロップ３
０Ａを構成することができる。

【００４４】図１（Ａ）に示すデータセレクタ１０に図
４（Ａ）に示すＤフリップフロップ３０を後続させる場
合、データセレクタ１０のインバータ１３のレベルシフ
ト機能は、Ｄフリップフロップ３０のＨＥＴ１２、負荷
抵抗１５、ＨＥＴ１４及びＨＥＴ１６で代用することが
できる。そこで、データセレクタ１０からインバータ１
３を除去したものにＤフリップフロップ３０を後続し
て、図５（Ａ）に示す−ＪＫフリップフロップ３０Ａを
構成している。この除去により−ＪＫフリップフロップ
３０Ａの構成が簡単となっている。

【００４５】［第６実施例］図３（Ｂ）及び図２（Ｂ）
において、ラッチ回路１０Ｂのクロック入力端Ｃ及びデ
ータ出力端Ｑをぞれぞれラッチ回路１０Ａのクロック入
力端−Ｃ及びデータ入力端Ｄに接続し、ラッチ回路１０
Ａのデータ出力端Ｑを、インバータを介しラッチ回路１
０Ｂのデータ入力端Ｄに接続することにより、図６
（Ｂ）に示すようなマスタスレーブ型のＴフリップフロ
ップ３０Ｂが得られる。

【００４６】Ｔフリップフロップ３０Ｂは、クロック入
力端−Ｃの立ち下がりのタイミングでデータ出力端Ｑの
レベルを反転したものを第１段のラッチ回路１０Ｂ２に
保持し、次に、クロック入力端−Ｃの立ち上がりのタイ
ミングでラッチ回路１０Ｂ２の出力をラッチ回路１０Ａ
２に保持して、データ出力端Ｑから取り出すので、クロ
ック入力端−Ｃの立ち下がり毎にデータ出力端Ｑのレベ
ルが反転する。

【００４７】Ｔフリップフロップ３０Ｂは、図６（Ａ）
に示す如く、ラッチ回路１０Ｂ２にラッチ回路１０Ａ２
を後続したもので構成される。ラッチ回路１０Ｂ２は、
図３（Ａ）に示すラッチ回路１０Ｂにおいて、ＨＥＴ１
２を削除し、かつ、２エミッタ型のＨＥＴ１７を３エミ
ッタ型のＨＥＴ１７Ａで置換したものに等しく、ラッチ
回路１０Ａ２は、図２（Ａ）に示すラッチ回路１０Ａに
おいて、ＨＥＴ１７を省略し、かつ、２エミッタ型のＨ
ＥＴ２０を３エミッタ型のＨＥＴ４０Ａで置換したもの
に等しくなっている。図６では、ラッチ回路１０Ａ２の
構成要素には、ラッチ回路１０Ａの対応する構成要素の
符号にＨＥＴ２０を加算した値の符号を付している。

【００４８】ラッチ回路１０Ａ２とラッチ回路１０Ｂ２
との間については、ＨＥＴ１４の第２エミッタがＨＥＴ
３４の第２エミッタ及びクロック入力端Ｃに接続され、
ＨＥＴ４０Ａの第１エミッタがＨＥＴ１６の第１エミッ
タに接続されている。Ｄフリップフロップ３０は、ＨＥ
Ｔ４０Ａを３エミッタ型とすることにより、ＨＥＴ４０
Ａで図２（Ａ）に示すＨＥＴ１７及び図６（Ｂ）に示す
インバータの機能も果たしており、構成が簡単となって
いる。

【００４９】［第７実施例］図７（Ａ）は、第７実施例
の多入力型基本論理回路１０Ｃを示す。多入力型基本論
理回路１０Ｃは、図１（Ａ）に示すデータセレクタ１０
と比較すると、３エミッタ型のＨＥＴ１４を６エミッタ
型のＨＥＴ１４Ａで置換し、ＨＥＴ１６の代わりに２つ
のＨＥＴ１６１及びＨＥＴ１６２を用い、ＨＥＴ１７の
代わりに２つのＨＥＴ１７１及びＨＥＴ１７２を用い、
制御入力端Ｓの代わりに２つの制御入力端Ｃ１及びＣ２
を用いた構成となっている。また、ＨＥＴ１６１及びＨ
ＥＴ１６２に対応して、ＨＥＴ１２の代わりにＨＥＴ１
２１及びＨＥＴ１２２を用いている。すなわち、多入力
型基本論理回路１０Ｃは、データセレクタ１０のデータ
入力端Ａと、制御入力端Ｓと、データ入力端Ｂとをそれ
ぞれ２つのデータ入力端Ａ１及びＡ２と、制御入力端Ｃ
１及びＣ２と、データ入力端Ｂ１及びＢ２とに増やし、
増やした分だけＨＥＴ１４Ａのエミッタの数を増やした
構成となっている。

【００５０】１これにより、データセレクタ１０のデー
タ出力端Ｑが上式（２）で表されるのに対し、多入力型
基本論理回路１０Ｃのデータ出力端Ｑは、式（２）にお
いて、ＡをＡ１＋Ａ２で置換し、ＢをＢ１＋Ｂ２で置換
し、ＳをＣ１・Ｃ２で置換し、かつ、−Ｓを（−Ｃ１）
・（−Ｃ２）で置換した次式で表される。Ｑ＝（Ａ１＋Ａ２）・Ｃ１・Ｃ２＋（Ｂ１＋Ｂ２）・（−Ｃ１）・（−Ｃ２）・・・（３）この式から明らかなように、Ｃ１＝Ｃ２＝‘１’のとき
には、出力Ｑは入力Ｂ１及びＢ２の値によらず入力Ａ１
とＡ２の論理和となり、Ｃ１＝Ｃ２＝‘０’のときに
は、出力Ｑは入力Ａ１及びＡ２の値によらず、入力Ｂ１
とＢ２の論理和となり、Ｃ１≠Ｃ２のときには、Ｑ＝
‘０’となって出力Ｑは入力１、Ａ２、Ｂ１及びＢ２の
いずれにもよらない。

【００５１】多入力型基本論理回路１０Ｃは、図１
（Ａ）に示すデータセレクタ１０と比較し、ＨＥＴ１４
Ａのエミッタ数をＨＥＴ１４より３つ増やし、かつ、２
エミッタ型のＨＥＴを３個増やすことにより、より複雑
な選択制御及び論理演算を行うことができる。多入力型
基本論理回路１０Ｃの機能は、図７（Ｂ）に示す論理回
路で表すことができる。２入力のアンドゲート及びオア
ゲートはそれぞれ４個の通常のＦＥＴ又はバイポーラト
ランジスタを用いて構成され、３入力のアンドゲート及
びオアゲートはそれぞれ６個の通常のＦＥＴ又はバイポ
ーラトランジスタを用いて構成されるので、従来では多
入力型基本論理回路１０Ｃを構成するのに２４個のトラ
ンジスタを必要としたが、本第７実施例の多入力型基本
論理回路１０Ｃによれば、９個のＨＥＴを用いて構成す
ることができる。したがって、多入力型基本論理回路１
０Ｃの回路規模を従来の１／２以下にすることができ、
半導体集積回路の高集積化及び動作の高速化に寄与す
る。

【００５２】［第８実施例］図７に示す多入力型基本論
理回路１０Ｃでは、ＨＥＴ１４Ａの２つのエミッタで入
力Ａ１とＡ２のオア動作を行わせ、ＨＥＴ１４Ａの他の
２つのエミッタで入力Ｂ１とＢ２のオア動作を行わせて
いる。一方、ＨＥＴ１７１とＨＥＴ１７２の両エミッタ
間を接続することにより、ＨＥＴ１７１及びＨＥＴ１７
２で入力Ｂ１とＢ２の論理和演算動作を行わせ、ＨＥＴ
１２１とＨＥＴ１２２の両エミッタ間を接続することに
より、ＨＥＴ１２１及びＨＥＴ１２２で入力Ａ１とＡ２
の論理和演算動作を行わせることができる。

【００５３】そこで、第８実施例では、図７に示す多入
力型基本論理回路１０Ｃと同一機能のものを、図８に示
す多入力型基本論理回路１０Ｄで構成して、簡単化して
いる。多入力型基本論理回路１０Ｄは、図７（Ａ）に示
す多入力型基本論理回路１０Ｃと比較すると、６エミッ
タ型のＨＥＴ１４Ａの代わりに４エミッタ型のＨＥＴ１
４Ａを用い、２つのＨＥＴ１６１及びＨＥＴ１６２の代
わりに１つのＨＥＴ１６を用い、ＨＥＴ１６の第２エミ
ッタがＨＥＴ１２１及びＨＥＴ１２２の両第１エミッタ
と接続され、ＨＥＴ１４Ａの第４エミッタがＨＥＴ１７
１及びＨＥＴ１７２の両第１エミッタと接続されてい
る。

【００５４】多入力型基本論理回路１０Ｄは、多入力型
基本論理回路１０Ｃと比較すると、トランジスタが２個
少なく、かつ、ＨＥＴ１４Ｂのエミッタ数が２つ少ない
ので、その分だけ多入力型基本論理回路１０Ｃよりも構
成が簡単となっている。なお、本発明には外にも種々の
変形例が含まれる。例えば、上記実施例ではホットエレ
クトロントランジスタを用いた場合を説明したが、本発
明は、ホットホールトランジスタやチャージインダクシ
ョントランジスタ（ＣＨＩＮＴ）等の多制御入出力トラ
ンジスタを用いて構成してもよい。また、ホットエレク
トロントランジスタとしては、エミッタバリアが２重に
なった共鳴トンネリングホットエレクトロントランジス
タを用いてもよい。

【００５５】また、例えば図１において、ＨＥＴ１２、
１６、１７、１９及び２０の代わりに、通常のＦＥＴや
バイポーラトランジスタを用いることもできる。しか
し、これらはＨＥＴを用いた方が、ＨＥＴ１４と同一工
程で製造できるので、製造が容易である。また、例えば
図１において、ＨＥＴ１７の代わりに、アノード及びカ
ソードをそれぞれデータ入力端Ｂ及びＨＥＴ１４の第３
エミッタに接続したダイオードを用い、ＨＥＴ１２及び
１６の代わりに、カソード及びアノードをそれぞれデー
タ入力端Ａ及びＨＥＴ１４の第１エミッタに接続したダ
イオードを用いた構成であってもよい。

【００５６】

【発明の効果】以上説明した如く、本第１及び第２発明
に係る多入力型基本論理回路によれば、従来よりも大幅
に少ない回路素子数で各種論理回路を構成することがで
きるという優れた効果を奏し、半導体集積回路の高集積
化及び動作の高速化に寄与するところが大きい。

【００５７】第１発明の第２、３、６、９態様によれ
ば、第２、３、４、５、６ホットエレクトロントランジ
スタを第１ホットエレクトロントランジスタと同一工程
で製造でき、製造が容易であるという効果を奏する。第
１発明の第３態様によれば、第３ホットエレクトロント
ランジスタの高レベルの好ましい電位を上げることがで
きる。

【００５８】第１発明の第９態様によれば、データ出力
端の低レベルをデータ入力端の低レベルの好ましい電位
にすることができるという効果を奏する。第１発明の第
１０態様によれば、簡単な構成を付加することにより、
２つの第２データ入力端のレベルが互いに異なる新たな
制御モードが得られるという効果を奏する。

【００５９】第１発明の第１１及び第１３態様のいずれ
によっても、複数組のデータ入力端のレベルの論理和
が、１組のみ有するデータ入力端のレベルに相当し、簡
単な構成を付加することにより、より複雑な論理演算を
行うことができるという効果を奏する。第１発明の第１
２及び第１４態様のいずれによっても、複数組のデータ
入力端のレベルの論理和が、１組のみ有するデータ入力
端のレベルに相当し、より複雑な論理演算を行うための
構成が簡単になるという効果を奏する。

【図面の簡単な説明】

【図１】（Ａ）は本発明の第１実施例の多入力型基本論
理回路としてのデータセレクタを示す回路図であり、
（Ｂ）は（Ａ）の回路の機能を表す論理回路図である。

【図２】（Ａ）は本発明の第２実施例の多入力型基本論
理回路としてのラッチ回路を示す図であり、（Ｂ）は
（Ａ）の回路の機能を表す論理回路図である。

【図３】（Ａ）は本発明の第３実施例の多入力型基本論
理回路としてのラッチ回路を示す図であり、（Ｂ）は
（Ａ）の回路の機能を表す論理回路図である。

【図４】（Ａ）は本発明の第４実施例の多入力型基本論
理回路としてのマスタスレーブ型Ｄフリップフロップを
示す回路図であり、（Ｂ）は（Ａ）の回路の機能を表す
論理回路図である。

【図５】（Ａ）は本発明の第５実施例の多入力型基本論
理回路としてのマスタスレーブ型−ＪＫフリップフロッ
プを示す回路図であり、（Ｂ）は（Ａ）の回路の機能を
表す論理回路図である。

【図６】（Ａ）は本発明の第６実施例の多入力型基本論
理回路としてのＴフリップフロップを示す回路図であ
り、（Ｂ）は（Ａ）の回路の機能を表す論理回路図であ
る。

【図７】（Ａ）は本発明の第７実施例の多入力型基本論
理回路を示す図であり、（Ｂ）は（Ａ）の回路の機能を
表す論理回路図である。

【図８】本発明の第８実施例の多入力型基本論理回路を
示す図である。

【図９】従来の多エミッタ型ホットエレクトロントラン
ジスタの断面図である。

【図１０】（Ａ）はホットエレクトロントランジスタを
用いたイクスクルーシブノア回路図であり、（Ｂ）は
（Ａ）において３つのエミッタの論理レベルが互いに同
一の場合の電子に対するポテンシャルを示す線図であ
り、（Ｃ）は（Ａ）において３つのエミッタの論理レベ
ルが互いに同一でない場合の電子に対するポテンシャル
を示す線図である。

【符号の説明】

１半絶縁性基板２コレクタ層３コレクタバリア層４ベース層５ａ、５ｂ、５ｃエミッタバリア層６ａ、６ｂ、６ｃエミッタ層７コレクタ電極８ａ、８ｂ、８ｃエミッタ電極９、１５、１８、３５、３８負荷抵抗１０データセレクタ１０Ａ、１０Ｂラッチ回路１０Ｃ、１０Ｄ多入力型基本論理回路１１、１１Ａ、１１Ｂ基本回路１２、１２１、１２２、１４、１４Ａ、１４Ｂ、１６、
１６１、１６２、１７、１７Ａ、１７１、１７２、１
９、２０、３２、３４、３６、３９、４０、４０ＡＨ
ＥＴ１３インバータ３０Ｄフリップフロップ３０Ａ −ＪＫフリップフロップ３０ＢＴフリップフロップ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 3/037 ＣＺ

Claims

【特許請求の範囲】

【請求項１】第１、第２及び第３のデータ入力端（Ａ
１、Ｓ、Ｂ）の電位レベルに応じた信号をデータ出力端
（Ｑ１）から出力する多入力型基本論理回路において、第１、第２及び第３の伝導領域（６ａ、６ｂ、６ｃ）が
それぞれ第１、第２及び第３のバリア（５ａ、５ｂ、５
ｃ）を介して共通の第４伝導領域（４）に接続され、該
第４伝導領域が第４バリア（３）を介して第５伝導領域
（２）に接続され、該第２伝導領域（６ｂ）が該第２デ
ータ入力端（Ｓ）に接続され、該第５伝導領域が第１負
荷抵抗（１５）を介して第１電源配線（ＶＣＣ）に接続
され、該第５伝導領域が該データ出力端に接続され、該
第１、第２及び第３の伝導領域間の電圧が一定値以上と
いう条件を満たすとき、該第１、第２及び第３の伝導領
域のうち電位が最も高い伝導領域から電位が最も低い伝
導領域へ制御電流が流れ、該制御電流が増幅されて該第
５伝導領域から該第１、第２及び第３の伝導領域のうち
電位が最も低い伝導領域へ主電流が流れる多制御入出力
トランジスタ（１４）と、一端が該第１伝導領域（６ａ）に接続され、他端が該第
１データ入力端（Ａ１）に接続され、該第１データ入力
端の電位が高レベルと低レベルの一方のとき該一端の電
位を低レベルにし、これにより該条件が満たされたとき
に該第１伝導領域から該一端へ該制御電流及び該主電流
を流出させ、該第１データ入力端の電位が他方のレベル
のとき、該一端から該第１伝導領域へ該制御電流が流入
するのを禁止する電流出力専用化手段（１６）と、一端が該第３伝導領域（６ｃ）に接続され、他端が該第
３データ入力端（Ｂ）に接続され、該第３データ入力端
の電位が高レベルと低レベルの一方のとき該一端の電位
を高レベルにし、これにより該条件が満たされたときに
該一端から該第３伝導領域へ該制御電流を流入させ、該
第３データ入力端の電位が他方のレベルのとき、該第３
伝導領域から該一端へ該制御電流及び該主電流が流出す
るのを禁止する電流入力専用化手段（１７）と、を有することを特徴とする多入力型基本論理回路。
【請求項２】前記多制御入出力トランジスタは第１ホ
ットエレクトロントランジスタ（１４）であり、前記第
１、第２及び第３の伝導領域（６ａ、６ｂ、６ｃ）はエ
ミッタ領域であり、前記第４伝導領域（４）はベース領
域であり、前記第５伝導領域（２）はコレクタ領域であ
ることを特徴とする請求項１記載の多入力型基本論理回
路。
【請求項３】前記電流出力専用化手段は、コレクタが
前記第１伝導領域（６ａ）に接続され、第１エミッタが
前記第１電源配線（ＶＣＣ）より電位が低い第２電源配
線（ＶＳＳ）に接続され、第２エミッタが前記第１デー
タ入力端（Ａ１）に接続された第２ホットエレクトロン
トランジスタ（１６）であることを特徴とする請求項２
記載の多入力型基本論理回路。
【請求項４】前記電流出力専用化手段は、コレクタが前記第１伝導領域（６ａ）に接続され、第１
エミッタが前記第１電源配線（ＶＣＣ）より電位が低い
第２電源配線（ＶＳＳ）に接続され、第２エミッタが前
記第１データ入力端（Ａ１）に接続された第２ホットエ
レクトロントランジスタ（１６）と、コレクタが前記第１電源配線に接続され、第１エミッタ
が該第２ホットエレクトロントランジスタの該第２エミ
ッタに接続され、第２エミッタが前記第１データ入力端
に接続された第３ホットエレクトロントランジスタ（１
２）と、を有することを特徴とする請求項２記載の多入力型基本
論理回路。
【請求項５】前記電流出力専用化手段は、コレクタが
前記第１伝導領域（６ａ）に接続され、エミッタが前記
第１電源配線（ＶＣＣ）より電位が低い第２電源配線
（ＶＳＳ）に接続され、ベースが前記第１データ入力端
に接続されたＮＰＮ型トランジスタであることを特徴と
する請求項２記載の多入力型基本論理回路。
【請求項６】前記電流出力専用化手段は、アノードが
前記第１伝導領域（６ａ）に接続され、カソードが前記
第１データ入力端に接続されたダイオードであることを
特徴とする請求項２記載の多入力型基本論理回路。
【請求項７】前記電流入力専用化手段は、コレクタが
前記第１電源配線（ＶＣＣ）に接続され、第１エミッタ
が前記第１ホットエレクトロントランジスタの前記第３
エミッタに接続され、第２エミッタが前記第３データ入
力端（Ｂ）に接続された第４ホットエレクトロントラン
ジスタ（１７）であることを特徴とする請求項２記載の
多入力型基本論理回路。
【請求項８】前記電流入力専用化手段は、コレクタが
前記第１電源配線（ＶＣＣ）に接続され、エミッタが前
記第１ホットエレクトロントランジスタの前記第３エミ
ッタに接続され、ベースが前記第３データ入力端（Ｂ）
に接続されたＮＰＮ型トランジスタであることを特徴と
する請求項２記載の多入力型基本論理回路。
【請求項９】前記電流入力専用化手段は、アノードが
前記第３データ入力端（Ｂ）に接続され、カソードが前
記第３伝導領域（６ｃ）に接続されたダイオードである
ことを特徴とする請求項２記載の多入力型基本論理回
路。
【請求項１０】一端が前記第１電源配線（ＶＣＣ）に
接続され、他端がデータ出力端（Ｑ）とされる第２負荷
抵抗（１８）と、コレクタが該第２負荷抵抗の他端に接続され、第１エミ
ッタが前記第２電源配線（ＶＳＳ）に接続され、第２エ
ミッタを有する第５ホットエレクトロントランジスタ
（１９）と、コレクタが前記第１電源配線に接続され、第１エミッタ
が該第５ホットエレクトロントランジスタの該第２エミ
ッタに接続され、第２エミッタが前記第１ホットエレク
トロントランジスタ（１４）の前記コレクタに接続され
た第６ホットエレクトロントランジスタ（２０）と、を有することを特徴とする請求項４記載の多入力型基本
論理回路。
【請求項１１】前記第２データ入力端（Ｃ１、Ｃ
２）、前記第２伝導領域（６ｂ）及び前記第２バリア
（５ｂ）を複数組有する、ことを特徴とする請求項１記載の多入力型基本論理回
路。
【請求項１２】前記第１データ入力端（Ａ１、Ａ
２）、前記第１伝導領域（６ａ）、前記第１バリア（５
ａ）及び前記電流出力専用化手段（１６１、１６２）を
複数組有する、ことを特徴とする請求項１１記載の多入力型基本論理回
路。
【請求項１３】前記第１データ入力端（Ａ１、Ａ２）
及び前記電流出力専用化手段（１２１、１２２）を複数
組有し、該複数組の電流出力専用化手段の前記一端が共
通に前記第１伝導領域（６ａ）に接続されている、ことを特徴とする請求項１１記載の多入力型基本論理回
路。
【請求項１４】前記第３データ入力端（Ｂ１、Ｂ
２）、前記第３伝導領域（６ｃ）、前記第３バリア（５
ｃ）及び前記電流入力専用化手段（１７１、１７２）を
複数組有する、ことを特徴とする請求項１１記載の多入力型基本論理回
路。
【請求項１５】前記第３データ入力端（Ｂ１、Ｂ２）
及び前記電流入力専用化手段（１７１、１７２）を複数
組有し、該複数組の電流入力専用化手段の前記一端が共
通に前記第３伝導領域（６ｃ）に接続されている、ことを特徴とする請求項１１記載の多入力型基本論理回
路。
【請求項１６】第１、第２及び第３のデータ入力端の
電位レベルに応じた信号をデータ出力端から出力する多
入力型基本論理回路において、第１、第２及び第３の伝導領域（６ａ、６ｂ、６ｃ）が
それぞれ第１、第２及び第３のバリア（５ａ、５ｂ、５
ｃ）を介して共通の第４伝導領域（４）に接続され、該
第４伝導領域が第４バリア（３）を介して第５伝導領域
（２）に接続され、該第２伝導領域（６ｂ）が該第２デ
ータ入力端に接続され、該第５伝導領域が負荷抵抗を介
して第１電源配線（ＶＣＣ）に接続され、該第５伝導領
域が該データ出力端に接続され、該第１、第２及び第３
の伝導領域間の電圧が一定値以上という条件を満たすと
き、該第１、第２及び第３の伝導領域のうち電位が最も
高い伝導領域から電位が最も低い伝導領域へ制御電流が
流れ、該制御電流が増幅されて該第１、第２及び第３の
伝導領域のうち電位が最も高い伝導領域から該第５伝導
領域へ主電流が流れる多制御入出力トランジスタと、一端が該第１伝導領域（６ａ）に接続され、他端が該第
１データ入力端に接続され、該第１データ入力端の電位
が高レベルと低レベルの一方のとき該一端の電位を低レ
ベルにし、これにより該条件が満たされたときに該第１
伝導領域から該一端へ該制御電流を流出させ、該第１デ
ータ入力端の電位が他方のレベルのとき、該一端から該
第１伝導領域へ該制御電流及び該主電流が流入するのを
禁止する電流出力専用化手段と、一端が該第３伝導領域（６ｃ）に接続され、他端が該第
３データ入力端に接続され、該第３データ入力端の電位
が高レベルと低レベルの一方のとき該一端の電位を高レ
ベルにし、これにより該条件が満たされたときに該一端
から該第３伝導領域へ該制御電流及び該主電流を流入さ
せ、該第３データ入力端の電位が他方のレベルのとき、
該第１伝導領域から該一端へ該制御電流が流出するのを
禁止する電流入力専用化手段と、を有することを特徴とする多入力型基本論理回路。
【請求項１７】前記多制御入出力トランジスタはホッ
トホールトランジスタであり、前記第１、第２及び第３
の伝導領域（６ａ、６ｂ、６ｃ）はエミッタ領域であ
り、前記第４伝導領域（４）はベース領域であり、前記
第５伝導領域（２）はコレクタ領域であることを特徴と
する請求項１６記載の多入力型基本論理回路。