JPH0249575B2 - - Google Patents
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- JPH0249575B2 JPH0249575B2 JP56072911A JP7291181A JPH0249575B2 JP H0249575 B2 JPH0249575 B2 JP H0249575B2 JP 56072911 A JP56072911 A JP 56072911A JP 7291181 A JP7291181 A JP 7291181A JP H0249575 B2 JPH0249575 B2 JP H0249575B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
本発明は論理ゲート回路、とくにTTL（トラン
ジスタ・トランジスタ・ロジツク）に関する。 デイジタル論理回路において、第１図ａ，ｂで
示される論理ゲートがしばしば用いられる。これ
らの論理ゲートは、２つの入力端子と１つの出力
端子を有し、その第１の入力の否定信号と第２の
入力信号のNAND、または第１の入力信号と、
第２の入力の否定信号とのOR機能を有してい
る。すなわち、第１の入力端子１の論理をＡ、第
２の入力端子２の論理をＢ、出力端子３の論理を
Ｙとすると、論理或は、第１図ａの場合Ｙ＝〓・
Ｂ第１図ｂの場合Ｙ＝Ａ＋となる。また、これ
らの論理ゲートの２つの入力に対する４通りの論
理状態は第１表に示す真理値表の通りとなる。
ジスタ・トランジスタ・ロジツク）に関する。 デイジタル論理回路において、第１図ａ，ｂで
示される論理ゲートがしばしば用いられる。これ
らの論理ゲートは、２つの入力端子と１つの出力
端子を有し、その第１の入力の否定信号と第２の
入力信号のNAND、または第１の入力信号と、
第２の入力の否定信号とのOR機能を有してい
る。すなわち、第１の入力端子１の論理をＡ、第
２の入力端子２の論理をＢ、出力端子３の論理を
Ｙとすると、論理或は、第１図ａの場合Ｙ＝〓・
Ｂ第１図ｂの場合Ｙ＝Ａ＋となる。また、これ
らの論理ゲートの２つの入力に対する４通りの論
理状態は第１表に示す真理値表の通りとなる。
【表】
従来から、上記の機能を有すると共に、回路の
閾値電圧がPN接合２段分の電圧（約1.4V）であ
り、しかも入力が低レベルの時、入力端子へ流れ
出る電流（以下、低レベル入力電流と略記）を少
なくするため入力段にPNPトランジスタを用い
たTTL回路として第２図に示す回路が良く知ら
れている。図において１は第１の入力端子、２は
第２の入力端子、３は出力端子、４は入力端子１
を入力とするインバータ回路１０の出力部、５は
電源端子、６は接地端子、２０は入力端子２およ
び前記インバータ回路１０の出力４を入力とする
NAND回路を示す。また、Q1，Q2およびQ3は、
それぞれインバータ回路１０の入力段トランジス
タ、中間段トランジスタおよび出力段トランジス
タであり、Q4，Q5，Q6，Q7，Q8およびQ9はそれ
ぞれ、NAND回路２０の入力段トランジスタ、
位相分割後トランジスタ、オフバツフア前段トラ
ンジスタ、オフバツフア後段トランジスタ、出力
段トランジスタおよびプルダウントランジスタで
ある。尚ここではトランジスタQ1，Q4は前述の
通り、低レベル入力電流を小さくするために
PNPトランジスタが使用されており、またトラ
ンジスタQ1，Q4およびQ7を除くすべてのトラン
ジスタには飽和防止のためベース−コレクタ間を
シヨツトキー・バリアー・ダイオード（SBD）
でクランプしたNPNトランジスタが使用されて
いる。D1，D2およびD3はそれぞれインバータ回
路１０のレベルシフトダイオード、スピードアツ
プSBDおよび出力レベルシフトダイオードを示
し、D4，D5およびD6はそれぞれNAND回路２０
のレベルシフトダイオード、スピードアツプ
SBDおよび入力ゲートSBDを示す。R1〜R9は抵
抗であり、典型的な抵抗値を第２表に示す。
閾値電圧がPN接合２段分の電圧（約1.4V）であ
り、しかも入力が低レベルの時、入力端子へ流れ
出る電流（以下、低レベル入力電流と略記）を少
なくするため入力段にPNPトランジスタを用い
たTTL回路として第２図に示す回路が良く知ら
れている。図において１は第１の入力端子、２は
第２の入力端子、３は出力端子、４は入力端子１
を入力とするインバータ回路１０の出力部、５は
電源端子、６は接地端子、２０は入力端子２およ
び前記インバータ回路１０の出力４を入力とする
NAND回路を示す。また、Q1，Q2およびQ3は、
それぞれインバータ回路１０の入力段トランジス
タ、中間段トランジスタおよび出力段トランジス
タであり、Q4，Q5，Q6，Q7，Q8およびQ9はそれ
ぞれ、NAND回路２０の入力段トランジスタ、
位相分割後トランジスタ、オフバツフア前段トラ
ンジスタ、オフバツフア後段トランジスタ、出力
段トランジスタおよびプルダウントランジスタで
ある。尚ここではトランジスタQ1，Q4は前述の
通り、低レベル入力電流を小さくするために
PNPトランジスタが使用されており、またトラ
ンジスタQ1，Q4およびQ7を除くすべてのトラン
ジスタには飽和防止のためベース−コレクタ間を
シヨツトキー・バリアー・ダイオード（SBD）
でクランプしたNPNトランジスタが使用されて
いる。D1，D2およびD3はそれぞれインバータ回
路１０のレベルシフトダイオード、スピードアツ
プSBDおよび出力レベルシフトダイオードを示
し、D4，D5およびD6はそれぞれNAND回路２０
のレベルシフトダイオード、スピードアツプ
SBDおよび入力ゲートSBDを示す。R1〜R9は抵
抗であり、典型的な抵抗値を第２表に示す。
【表】
この回路は、よく知られているように入力２が
低レベル状態（以下“Ｌ”と略記）のときは、入
力段PNPトランジスタQ4およびSBD D5が導通
し位相分割段トランジスタQ5のベース駆動電流
がなく、トランジスタQ5、出力段トランジスタ
Q8が非導通状態、逆にオフバツフアトランジス
タQ6，Q7は能動状態にあり出力端子３は高レベ
ル状態（以下“Ｈ”と略記）となる。一方、入力
端子２が“Ｈ”のときは、トランジスタQ4，
SBD D5は非導通状態にあり、位相分割段トラン
ジスタQ5の動作は入力端子１、ひいてはインバ
ータ回路１０の出力部４の状態で決まる。すなわ
ち、この場合入力端子１が“Ｈ”のときは、入力
段PNPトランジスタQ1およびSBD D2は非導通
でありレベルシフトダイオードD1、中間段トラ
ンジスタQ2および出力段トランジスタQ3は導通
する。このため抵抗R4を流れる電流はダイオー
ドD4およびSBD D6を通りトランジスタQ3のコ
レクタへ流れ込む。従つて、入力端子２が“Ｌ”
の場合と同様にNAND回路２０の位相分割段ト
ランジスタQ5，出力段トランジスタQ8が非導通
であり出力端子３は“Ｈ”となる。逆に入力端子
１が“Ｌ”のときは、PNPトランジスタQ1，
SBD D2が導通し中間段トランジスタQ2、出力段
トランジスタQ3が非導通となるため、NAND回
路２０の抵抗R4を流れる電流はダイオードD4を
通り位相分割段トランジスタQ5のベース駆動電
流となる。従つてトランジスタQ5、出力段トラ
ンジスタQ8は導通し出力端子３は“Ｌ”となる。 しかしながら、第２図に示す従来のTTL回路
は、入力端子２が“Ｈ”のとき、入力端子１のレ
ベルの変化に伴ないNAND回路２０の位相分割
段トランジスタQ5のベースのレベルが変化しよ
うとするに、入力端子１の信号は、インバータ回
路１０のPNPトランジスタQ1、ダイオードD1、
トランジスタQ2，Q3およびNAND回路２０の入
力ゲートSBD D6と数多くの素子を経て位相分割
段トランジスタQ5のベース迄伝播される必要が
あり、入力端子１からトランジスタQ5のベース
ひいては出力端子３迄の伝播遅延時間（以下、
tpdと略記）を増大させてしまう。例えば第２表
に示すような抵抗値を有する第２図の従来回路の
場合、入力端子２から出力端子３までのターンオ
ン時間（以下、tpHLと略記）が7ns、ターンオフ
時間（以下、tPLHと略記）が8nsと比較的小さ
な値となつているのに対し、入力端子１から出力
端子３までのtpHLが11ns、tpLHが14nsと大き
く、回路のスイツチングに対し従来回路は不向き
であつた。 また、第２図の従来回路は上記の通り入力端子
１からNAND回路２０の位相分割段トランジス
タQ5のベース迄のtpdが、入力端子２からトラン
ジスタQ5のベース迄のtPdに比較し大きいため、
入力端子１，２が共に“Ｌ”→“Ｈ”へ変化した
とき、本来出力端子３が“Ｈ”を維持すべきもの
が、インバータ回路１０の出力部４が、入力端子
１の“Ｌ”→“Ｈ”への変化に応じ“Ｈ”→
“Ｌ”へ変化するまでの間、位相分割段トランジ
スタQ5のベースは“Ｈ”となり、トランジスタ
Q5ひいては出力段トランジスタQ8がターンオン
してしまいその間“Ｌ”になつてしまう。 すなわち、従来の回路に於いては、入力端子１
および入力端子２が“Ｌ”→“Ｈ”へ変化すると
き入力端子２から位相分割段トランジスタQ5の
ベースまでのtpdLH〔tpdLH（入力２−Q5B）と
略記〕は2ns，Q5のベースから出力端子３までの
tpdHL〔tpdHL（Q5B−出力３）と略記〕は5nsで
あり、また入力端子１からトランジスタQ5のベ
ースまでのtpdHL〔tpdHL（入力１−Q5B）と略
記〕は7nsである。従つてtpdHL（入力１−Q5B）
とtpdLH（入力２−Q5B）の差が5nsにもなり位
相分割段トランジスタQ5から出力端子３までの
応答可能な最小パルス幅（約3ns）を越えてしま
い、出力端子３には“Ｈ”→“Ｌ”→“Ｈ”の異
常パルスが発生してしまう。 更に従来のTTL回路は、入力端子１の反転信
号をNAND回路２０の位相分割段トランジスタ
Q5のベースに伝えるために抵抗３ケ、ダイオー
ド４ケ、トランジスタ３ケ、計10ケと多数の回路
素子を必要とし、しかも自ずと回路の消費電力も
大きい。 以上説明した通り、第１図ａ，ｂと同様の機能
を有すると共に、回路の閾値電圧がPN接合２段
分の電圧であり、しかも入力段にPNPトランジ
スタを用いた第２図に示されるような従来の
TTL回路は、最長経路のtpdが大きく、２つの入
力からのtpdの差に起因する誤動作が生じ易い上
回路素子数が多く、しかも消費電力が大きいとい
う多くの欠点を有していた。 本発明はこのような事情に鑑みてなされたもの
であり、回路のtpd、２つの入力端子からの伝播
遅延時間の差、回路素子数および消費電力が改善
され、且つ低レベル入力電流の少ない論理ゲート
回路を提供することを目的とする。 本発明によれば、第１入力端子にベースが、接
地端子にコレクタが接続されると共に第１抵抗を
介し電源端子にエミツタが接続された第1PNPト
ランジスタを含む第１入力ゲート回路と、該第１
入力ゲート回路の出力にベースが接続された第
1NPNトランジスタを含む第１出力回路からなる
インバータ回路と、第２入力にベースが、接地端
子にコレクタが接続されると共に第２抵抗を介し
電源端子にエミツタが接続された第2PNPトラン
ジスタを含む第２入力ゲート回路と、出力端子に
コレクタが、接地端子にエミツタが接続された第
2NPNトランジスタを含む第２出力回路と、前記
第2NPNトランジスタのベースにエミツタが、コ
レクタが第３抵抗を介して電源端子に接続される
と共に、ベースが前記第２入力ゲート回路の出力
と前記インバータ回路の出力に接続された第
3NPNトランジスタを含む位相分割段回路からな
る論理ゲート回路において、前記第１入力端子が
高レベル、且つ前記第２入力端子が低レベルのと
き、該第２入力端子へ流れ出る電流を減少させる
ため、前記インバータ回路の第1PNPトランジス
タのエミツタにエミツタが、第２入力端子にベー
スが、接地端子にコレクタが接続されたPNPト
ランジスタを付加したことを特徴とする論理ゲー
ト回路が得られる。 以下本発明回路について図面を用い詳細に説明
する。 第３図は本発明回路の一実施例を示す回路接続
図であり、第２図に示す従来回路と異なるところ
は、従来回路のインバータ回路１０の出力レベル
シフトダイオードD3、出力段トランジスタQ3、
中間段トランジスタQ2のコレクタ部のプルアツ
プ抵抗R2、トランジスタQ3のベース電荷引出し
用抵抗R3およびNAND回路２０の入力ゲート
SBD D6を除去するかわりに、インバータ回路１
０の出力段トランジスタQ2のエミツタと接地端
子６の間にPN接合ダイオードD7を、また入力ゲ
ートPNPトランジスタQ1のエミツタと、第２の
入力端子２および接地端子６にそれぞれエミツ
タ、ベースおよびコレクタが接続されたPNPト
ランジスタQ10を新に挿入したことにある。ダイ
オードD7はインバータ回路１０の閾値電圧をPN
接合順方向電圧２段分の電圧に保つためのレベル
シフトダイオードであり、また、PNPトランジ
スタQ10は、入力端子１が“Ｈ”、入力端子２が
“Ｌ”のときインバータ回路１０の抵抗R1を流れ
る電流が、ダイオードD1、トランジスタQ2のベ
ース−コレクタ接合クランプSBD、および
NAND回路２０のSBD D5を通つて入力端子２
へ流れ出るのを阻止するためのトランジスタであ
ることは以下の説明から明らかになるであろう。
尚第３図において、従来回路と同等に機能する素
子については、第２図と同等の記号をつけてあ
る。但し、インバータ回路１０のトランジスタ
Q2については第２図の従来回路では中間段トラ
ンジスタとして働いているが、第３図の本発明回
路ではトランジスタQ2のコレクタが、インバー
タ回路１０の出力部となるため、第３図の場合ト
ランジスタQ2は出力段トランジスタとよぶ。ま
た各抵抗の典型的な値を第３表に示す。
低レベル状態（以下“Ｌ”と略記）のときは、入
力段PNPトランジスタQ4およびSBD D5が導通
し位相分割段トランジスタQ5のベース駆動電流
がなく、トランジスタQ5、出力段トランジスタ
Q8が非導通状態、逆にオフバツフアトランジス
タQ6，Q7は能動状態にあり出力端子３は高レベ
ル状態（以下“Ｈ”と略記）となる。一方、入力
端子２が“Ｈ”のときは、トランジスタQ4，
SBD D5は非導通状態にあり、位相分割段トラン
ジスタQ5の動作は入力端子１、ひいてはインバ
ータ回路１０の出力部４の状態で決まる。すなわ
ち、この場合入力端子１が“Ｈ”のときは、入力
段PNPトランジスタQ1およびSBD D2は非導通
でありレベルシフトダイオードD1、中間段トラ
ンジスタQ2および出力段トランジスタQ3は導通
する。このため抵抗R4を流れる電流はダイオー
ドD4およびSBD D6を通りトランジスタQ3のコ
レクタへ流れ込む。従つて、入力端子２が“Ｌ”
の場合と同様にNAND回路２０の位相分割段ト
ランジスタQ5，出力段トランジスタQ8が非導通
であり出力端子３は“Ｈ”となる。逆に入力端子
１が“Ｌ”のときは、PNPトランジスタQ1，
SBD D2が導通し中間段トランジスタQ2、出力段
トランジスタQ3が非導通となるため、NAND回
路２０の抵抗R4を流れる電流はダイオードD4を
通り位相分割段トランジスタQ5のベース駆動電
流となる。従つてトランジスタQ5、出力段トラ
ンジスタQ8は導通し出力端子３は“Ｌ”となる。 しかしながら、第２図に示す従来のTTL回路
は、入力端子２が“Ｈ”のとき、入力端子１のレ
ベルの変化に伴ないNAND回路２０の位相分割
段トランジスタQ5のベースのレベルが変化しよ
うとするに、入力端子１の信号は、インバータ回
路１０のPNPトランジスタQ1、ダイオードD1、
トランジスタQ2，Q3およびNAND回路２０の入
力ゲートSBD D6と数多くの素子を経て位相分割
段トランジスタQ5のベース迄伝播される必要が
あり、入力端子１からトランジスタQ5のベース
ひいては出力端子３迄の伝播遅延時間（以下、
tpdと略記）を増大させてしまう。例えば第２表
に示すような抵抗値を有する第２図の従来回路の
場合、入力端子２から出力端子３までのターンオ
ン時間（以下、tpHLと略記）が7ns、ターンオフ
時間（以下、tPLHと略記）が8nsと比較的小さ
な値となつているのに対し、入力端子１から出力
端子３までのtpHLが11ns、tpLHが14nsと大き
く、回路のスイツチングに対し従来回路は不向き
であつた。 また、第２図の従来回路は上記の通り入力端子
１からNAND回路２０の位相分割段トランジス
タQ5のベース迄のtpdが、入力端子２からトラン
ジスタQ5のベース迄のtPdに比較し大きいため、
入力端子１，２が共に“Ｌ”→“Ｈ”へ変化した
とき、本来出力端子３が“Ｈ”を維持すべきもの
が、インバータ回路１０の出力部４が、入力端子
１の“Ｌ”→“Ｈ”への変化に応じ“Ｈ”→
“Ｌ”へ変化するまでの間、位相分割段トランジ
スタQ5のベースは“Ｈ”となり、トランジスタ
Q5ひいては出力段トランジスタQ8がターンオン
してしまいその間“Ｌ”になつてしまう。 すなわち、従来の回路に於いては、入力端子１
および入力端子２が“Ｌ”→“Ｈ”へ変化すると
き入力端子２から位相分割段トランジスタQ5の
ベースまでのtpdLH〔tpdLH（入力２−Q5B）と
略記〕は2ns，Q5のベースから出力端子３までの
tpdHL〔tpdHL（Q5B−出力３）と略記〕は5nsで
あり、また入力端子１からトランジスタQ5のベ
ースまでのtpdHL〔tpdHL（入力１−Q5B）と略
記〕は7nsである。従つてtpdHL（入力１−Q5B）
とtpdLH（入力２−Q5B）の差が5nsにもなり位
相分割段トランジスタQ5から出力端子３までの
応答可能な最小パルス幅（約3ns）を越えてしま
い、出力端子３には“Ｈ”→“Ｌ”→“Ｈ”の異
常パルスが発生してしまう。 更に従来のTTL回路は、入力端子１の反転信
号をNAND回路２０の位相分割段トランジスタ
Q5のベースに伝えるために抵抗３ケ、ダイオー
ド４ケ、トランジスタ３ケ、計10ケと多数の回路
素子を必要とし、しかも自ずと回路の消費電力も
大きい。 以上説明した通り、第１図ａ，ｂと同様の機能
を有すると共に、回路の閾値電圧がPN接合２段
分の電圧であり、しかも入力段にPNPトランジ
スタを用いた第２図に示されるような従来の
TTL回路は、最長経路のtpdが大きく、２つの入
力からのtpdの差に起因する誤動作が生じ易い上
回路素子数が多く、しかも消費電力が大きいとい
う多くの欠点を有していた。 本発明はこのような事情に鑑みてなされたもの
であり、回路のtpd、２つの入力端子からの伝播
遅延時間の差、回路素子数および消費電力が改善
され、且つ低レベル入力電流の少ない論理ゲート
回路を提供することを目的とする。 本発明によれば、第１入力端子にベースが、接
地端子にコレクタが接続されると共に第１抵抗を
介し電源端子にエミツタが接続された第1PNPト
ランジスタを含む第１入力ゲート回路と、該第１
入力ゲート回路の出力にベースが接続された第
1NPNトランジスタを含む第１出力回路からなる
インバータ回路と、第２入力にベースが、接地端
子にコレクタが接続されると共に第２抵抗を介し
電源端子にエミツタが接続された第2PNPトラン
ジスタを含む第２入力ゲート回路と、出力端子に
コレクタが、接地端子にエミツタが接続された第
2NPNトランジスタを含む第２出力回路と、前記
第2NPNトランジスタのベースにエミツタが、コ
レクタが第３抵抗を介して電源端子に接続される
と共に、ベースが前記第２入力ゲート回路の出力
と前記インバータ回路の出力に接続された第
3NPNトランジスタを含む位相分割段回路からな
る論理ゲート回路において、前記第１入力端子が
高レベル、且つ前記第２入力端子が低レベルのと
き、該第２入力端子へ流れ出る電流を減少させる
ため、前記インバータ回路の第1PNPトランジス
タのエミツタにエミツタが、第２入力端子にベー
スが、接地端子にコレクタが接続されたPNPト
ランジスタを付加したことを特徴とする論理ゲー
ト回路が得られる。 以下本発明回路について図面を用い詳細に説明
する。 第３図は本発明回路の一実施例を示す回路接続
図であり、第２図に示す従来回路と異なるところ
は、従来回路のインバータ回路１０の出力レベル
シフトダイオードD3、出力段トランジスタQ3、
中間段トランジスタQ2のコレクタ部のプルアツ
プ抵抗R2、トランジスタQ3のベース電荷引出し
用抵抗R3およびNAND回路２０の入力ゲート
SBD D6を除去するかわりに、インバータ回路１
０の出力段トランジスタQ2のエミツタと接地端
子６の間にPN接合ダイオードD7を、また入力ゲ
ートPNPトランジスタQ1のエミツタと、第２の
入力端子２および接地端子６にそれぞれエミツ
タ、ベースおよびコレクタが接続されたPNPト
ランジスタQ10を新に挿入したことにある。ダイ
オードD7はインバータ回路１０の閾値電圧をPN
接合順方向電圧２段分の電圧に保つためのレベル
シフトダイオードであり、また、PNPトランジ
スタQ10は、入力端子１が“Ｈ”、入力端子２が
“Ｌ”のときインバータ回路１０の抵抗R1を流れ
る電流が、ダイオードD1、トランジスタQ2のベ
ース−コレクタ接合クランプSBD、および
NAND回路２０のSBD D5を通つて入力端子２
へ流れ出るのを阻止するためのトランジスタであ
ることは以下の説明から明らかになるであろう。
尚第３図において、従来回路と同等に機能する素
子については、第２図と同等の記号をつけてあ
る。但し、インバータ回路１０のトランジスタ
Q2については第２図の従来回路では中間段トラ
ンジスタとして働いているが、第３図の本発明回
路ではトランジスタQ2のコレクタが、インバー
タ回路１０の出力部となるため、第３図の場合ト
ランジスタQ2は出力段トランジスタとよぶ。ま
た各抵抗の典型的な値を第３表に示す。
【表】
【表】
以下、このような本発明回路の動作について述
べる。 まず、入力端子２が“Ｌ”のときは、入力
PNPトランジスタQ4およびSBD D5は導通し位
相分割段トランジスタQ5のベース電位VBQ5は、
入力端子１の状態に無関係で、 VBQ5＝VIL2＋VFD5 …(1) となる。但しVIL2，VFD5は、それぞれ入力端子２
の低レベル入力電圧、SBD D5の順方向電圧を示
す。通常VFD5は0.45V程度であり、0.8V以下の
VIL2に対してはVBQ5は約1.25V以下となり、位相
分割段トランジスタQ5、出力段トランジスタQ8
を導通させるに必要な電圧（約1.4V）以下の電
位であり、トランジスタQ5，Q8は非導通となり
出力端子３は“Ｈ”となる。 次に、入力端子２が“Ｈ”の場合について述べ
る。この場合入力PNPトランジスタQ4，SBD
D5非導通であり、位相分割段トランジスタQ5の
動作は、入力端子１ひいてはインバータ回路１０
の出力部の状態で決まる。すなわち、入力端子１
が“Ｈ”のときはPNPトランジスタQ1および
SBD D2非導通となり、ダイオードD1、中間段ト
ランジスタQ2は導通する。このときインバータ
回路１０のレベルシフトダイオードD7の順方向
電圧をVFD7，トランジスタQ2の導通状態におけ
るコレクタ−エミツタ間電圧をVCEQ2とすると、
トランジスタQ2のコレクタ電位VCQ2ひいては
NAND回路２０の位相分割段トランジスタQ5の
ベース電位VBQ5は VBQ5（VCQ2）＝VFD7＋VCEQ2 …(2) となる。通常VFD7，VCEQ2はそれぞれ約0.7V，
0.3Vであるので、この値を(2)式へ代入すると、BQ5
は約1.0Vとなり、トランジスタQ5，Q8は非導通
となり出力端子３は“Ｈ”となる。 更に入力端子１が“Ｌ”、入力端子２が“Ｈ”
のときは、インバータ回路１０の入力PNPトラ
ンジスタQ1，SBD D2が導通し、逆にトランジス
タQ2は非導通となるため、NAND回路２０の抵
抗R4、ダイオードD4を流れる電流は、位相分割
段トランジスタQ5のベースを駆動し、トランジ
スタQ5、出力段トランジスタQ8は導通状態とな
る。よつて、この場合出力端子３は“Ｌ”とな
る。 以上の説明から、本発明回路は入力端子１，２
全ての組合せに対し第１表に示す論理動作を行う
ことがわかる。 次に本発明回路の特徴であるPNPトランジス
タQ10の動作を説明する。 一般に低レベル入力電流を少なくし前段に接続
されるフアンアウトを多くとれるようにするため
入力段にPNPトランジスタが用いられる。しか
しながら第３図の回路において、PNPトランジ
スタQ10が接続されていない場合は、入力端子１
が“Ｈ”、入力端子２が“Ｌ”のとき、入力端子
２へ流出する低レベル入力電流IIL2は、 IIL2＝VCC−VFD1−VFSBDQ2−VFD5−VIL2／R1
＋VCC−VBEQ4−VIL2／（１＋βQ4）・R4…(3) となる。但し、ここで上式の各信号の意味および
典型的な値を以下に示す。
べる。 まず、入力端子２が“Ｌ”のときは、入力
PNPトランジスタQ4およびSBD D5は導通し位
相分割段トランジスタQ5のベース電位VBQ5は、
入力端子１の状態に無関係で、 VBQ5＝VIL2＋VFD5 …(1) となる。但しVIL2，VFD5は、それぞれ入力端子２
の低レベル入力電圧、SBD D5の順方向電圧を示
す。通常VFD5は0.45V程度であり、0.8V以下の
VIL2に対してはVBQ5は約1.25V以下となり、位相
分割段トランジスタQ5、出力段トランジスタQ8
を導通させるに必要な電圧（約1.4V）以下の電
位であり、トランジスタQ5，Q8は非導通となり
出力端子３は“Ｈ”となる。 次に、入力端子２が“Ｈ”の場合について述べ
る。この場合入力PNPトランジスタQ4，SBD
D5非導通であり、位相分割段トランジスタQ5の
動作は、入力端子１ひいてはインバータ回路１０
の出力部の状態で決まる。すなわち、入力端子１
が“Ｈ”のときはPNPトランジスタQ1および
SBD D2非導通となり、ダイオードD1、中間段ト
ランジスタQ2は導通する。このときインバータ
回路１０のレベルシフトダイオードD7の順方向
電圧をVFD7，トランジスタQ2の導通状態におけ
るコレクタ−エミツタ間電圧をVCEQ2とすると、
トランジスタQ2のコレクタ電位VCQ2ひいては
NAND回路２０の位相分割段トランジスタQ5の
ベース電位VBQ5は VBQ5（VCQ2）＝VFD7＋VCEQ2 …(2) となる。通常VFD7，VCEQ2はそれぞれ約0.7V，
0.3Vであるので、この値を(2)式へ代入すると、BQ5
は約1.0Vとなり、トランジスタQ5，Q8は非導通
となり出力端子３は“Ｈ”となる。 更に入力端子１が“Ｌ”、入力端子２が“Ｈ”
のときは、インバータ回路１０の入力PNPトラ
ンジスタQ1，SBD D2が導通し、逆にトランジス
タQ2は非導通となるため、NAND回路２０の抵
抗R4、ダイオードD4を流れる電流は、位相分割
段トランジスタQ5のベースを駆動し、トランジ
スタQ5、出力段トランジスタQ8は導通状態とな
る。よつて、この場合出力端子３は“Ｌ”とな
る。 以上の説明から、本発明回路は入力端子１，２
全ての組合せに対し第１表に示す論理動作を行う
ことがわかる。 次に本発明回路の特徴であるPNPトランジス
タQ10の動作を説明する。 一般に低レベル入力電流を少なくし前段に接続
されるフアンアウトを多くとれるようにするため
入力段にPNPトランジスタが用いられる。しか
しながら第３図の回路において、PNPトランジ
スタQ10が接続されていない場合は、入力端子１
が“Ｈ”、入力端子２が“Ｌ”のとき、入力端子
２へ流出する低レベル入力電流IIL2は、 IIL2＝VCC−VFD1−VFSBDQ2−VFD5−VIL2／R1
＋VCC−VBEQ4−VIL2／（１＋βQ4）・R4…(3) となる。但し、ここで上式の各信号の意味および
典型的な値を以下に示す。
【表】
流増幅率
上記の典型的な値を(3)式に代入すると、右辺第
１項は500μA、第２項は60μAとなり、IIL2はほと
んど右辺第１項で支配され、しかもIIL2は560μA
を一般的低電力シヨツトキーTTLの低レベル入
力電流の規格MA×400μAを大きく越えてしま
う。 しかしながら、PNPトランジスタQ10が接続さ
れた本発明回路によれば、入力端子１が“Ｈ”、
入力端子２が“Ｌ”のときトランジスタQ10のエ
ミツタ−ベース接合が順バイアスされトランジス
タQ10が導通するため、抵抗R1を流れる電流は
PNPトランジスタQ10のエミツタ−コレクタを通
り接地端子６へ流れ、ほとんど入力端子２へは流
出しない。すなわち、この場合入力端子２の低レ
ベル入力電流IIL2は、 IIL2＝VCC−VBEQ10−VIL2／（１＋βQ10）・R1＋VCC−V
BEQ4−VIL2／（１＋βQ4）・R4 …(4) となる。但しここでVBEQ10はPNPトランジスタ
Q10のベース−エミツタ間順方向電圧、βQ10は
PNPトランジスタQ10の直流電流増幅率であり、
VBEQ10，βQ10の典型的な値はそれぞれ0.7V，10程
度である。従つて、これらの値を(4)式に代入する
と、右辺第１項，第２項共約60μAとなり、IIL2は
120μA程度となる。この値は、トランジスタQ10
が接続されていない場合のIIL2（約560μA）に比較
し、約1/5に過ぎず、トランジスタQ10の効果に
よりIIL2が大幅に減少していることがわかる。尚
第３図に示す本発明回路を集積回路化した場合、
PNPトランジスタQ10とQ4は同一の分離領域内に
構成することができ、回路的にPNPトランジス
タQ10が新に挿入されたことによるチツプ面積の
増加はほとんどない。 次に本発明回路の伝播遅延時間（tpd）につい
て述べる。入力端子２が“Ｈ”のときのみ、入力
端子１の信号がNAND回路２０の位相分割段ト
ランジスタQ5のベースへ伝えられることは以前
にも説明したが、第２図に示す従来回路の場合、
入力端子１に加えられた入力信号は、NAND回
路２０の位相分割段トランジスタQ5のベースま
での間に、インバータ回路１０の入力PNPトラ
ンジスタQ1、レベルシフトダイオードD1、中間
段トランジスタQ2、出力段トランジスタQ3およ
びNAND回路２０の入力ゲートSBD D6と計５
つの素子を信号が伝播する必要があり、入力端子
１から出力端子３までの伝播遅延時間は、
tpdLHが14ns、tpdHLが11nsと大きな値となつ
ていた。但しtpdLHは出力端子３が“Ｌ”→
“Ｈ”へtpdHLは“Ｈ”→“Ｌ”へ変化するとき
のtpdを示す。これに対し本発明回路は、入力端
子１から位相分割段トランジスタQ5のベースま
での間に、インバータ回路１０の入力PNPトラ
ンジスタQ1、レベルシフトダイオードD1および
出力段トランジスタQ2のわずか３つの素子を経
由するのみで良く、回路の高速化に有利となつて
いる。すなわち、第３表に示すような抵抗値を持
つ第３図の本発明回路の場合、入力端子１から出
力端子３までの伝播遅延時間は、tpdLHが10ns，
tpdHLが8nsであり、従来回路の場合に比較し
tpdが大きく改善されている。また、発明回路の
場合、入力端子１からのtpdが小さくなつている
ため、入力端子１からのtpdと入力端子２からの
tpdの差がほとんどなくなり、入力端子１，２が
共に“Ｌ”→“Ｈ”へ変化するとき、従来回路で
生じていた出力端子３の“Ｈ”→“Ｌ”→“Ｈ”
と変化する異常現象は全く生じない。 すなわち、本発明回路に於いては、入力端子１
および入力端子２が“Ｌ”→“Ｈ”へ変化して
も、入力端子２から位相分割段トランジスタQ5
のベースまでのtpdLH〔tpdLH（入力２−Q5Bと
略記〕2nsに対し、入力端子１からトランジスタ
Q5のベースまでのtpdHL〔tpdHL（入力１−Q5B）
と略記〕は3nsである。従つてtpdHL（入力１−
Q5B）とtpdLH（入力２−Q5B）の差が1nsとな
り位相分割段トランジスタQ5から出力端子３ま
での応答可能な最小パルス幅（約3ns）より十分
小さな値となり出力端子３には異常現象は全く生
じない。 また本発明回路は、回路全体の平均消費電力が
従来回路に比較し約20％改善される。 第４図ａ，ｂは第３図の本発明回路のPNPト
ランジスタQ4，Q10を集積回路構成したときの平
面図およびそのＸ−X′面の断面図を示す。図に
於いて１０１はＰ型半導体基板、１０２はＮ型エ
ピタキシヤル層、１０３はP+型絶縁領域、１０
４，１０５はＰ型領域、１０６はN+型領域１０
７〜１１０はアルミニウム電極、又はアルミニウ
ム配線層、１１１は酸化膜であり、１０１，１０
３がPNPトランジスタQ4，Q10の共通コレクタ、
１０２，１０６が共通ベースとなり、１０４がト
ランジスタQ4のエミツタ、１０５がトランジス
タQ10のエミツタに対応する。 以上の説明においては、入力PNPトランジス
タQ1，Q4，Q10およびオフバツフア後段トランジ
スタQ7を除く全てのトランジスタのベース−コ
レクタ間SBDクランプされたトランジスタの場
合について述べたが、金拡散を行うことにより、
ベース−コレクタ間をSBDクランプしていない
トランジスタにより構成された回路にも本発明回
路が適用されることは言うまでもない。 以上述べたように、本発明によれば、回路の伝
播遅延時間、２つの入力端子からの伝播遅延時間
の差および回路の消費電力が小さく、しかも回路
素子数の少ない論理ゲート回路を得ることができ
る。
上記の典型的な値を(3)式に代入すると、右辺第
１項は500μA、第２項は60μAとなり、IIL2はほと
んど右辺第１項で支配され、しかもIIL2は560μA
を一般的低電力シヨツトキーTTLの低レベル入
力電流の規格MA×400μAを大きく越えてしま
う。 しかしながら、PNPトランジスタQ10が接続さ
れた本発明回路によれば、入力端子１が“Ｈ”、
入力端子２が“Ｌ”のときトランジスタQ10のエ
ミツタ−ベース接合が順バイアスされトランジス
タQ10が導通するため、抵抗R1を流れる電流は
PNPトランジスタQ10のエミツタ−コレクタを通
り接地端子６へ流れ、ほとんど入力端子２へは流
出しない。すなわち、この場合入力端子２の低レ
ベル入力電流IIL2は、 IIL2＝VCC−VBEQ10−VIL2／（１＋βQ10）・R1＋VCC−V
BEQ4−VIL2／（１＋βQ4）・R4 …(4) となる。但しここでVBEQ10はPNPトランジスタ
Q10のベース−エミツタ間順方向電圧、βQ10は
PNPトランジスタQ10の直流電流増幅率であり、
VBEQ10，βQ10の典型的な値はそれぞれ0.7V，10程
度である。従つて、これらの値を(4)式に代入する
と、右辺第１項，第２項共約60μAとなり、IIL2は
120μA程度となる。この値は、トランジスタQ10
が接続されていない場合のIIL2（約560μA）に比較
し、約1/5に過ぎず、トランジスタQ10の効果に
よりIIL2が大幅に減少していることがわかる。尚
第３図に示す本発明回路を集積回路化した場合、
PNPトランジスタQ10とQ4は同一の分離領域内に
構成することができ、回路的にPNPトランジス
タQ10が新に挿入されたことによるチツプ面積の
増加はほとんどない。 次に本発明回路の伝播遅延時間（tpd）につい
て述べる。入力端子２が“Ｈ”のときのみ、入力
端子１の信号がNAND回路２０の位相分割段ト
ランジスタQ5のベースへ伝えられることは以前
にも説明したが、第２図に示す従来回路の場合、
入力端子１に加えられた入力信号は、NAND回
路２０の位相分割段トランジスタQ5のベースま
での間に、インバータ回路１０の入力PNPトラ
ンジスタQ1、レベルシフトダイオードD1、中間
段トランジスタQ2、出力段トランジスタQ3およ
びNAND回路２０の入力ゲートSBD D6と計５
つの素子を信号が伝播する必要があり、入力端子
１から出力端子３までの伝播遅延時間は、
tpdLHが14ns、tpdHLが11nsと大きな値となつ
ていた。但しtpdLHは出力端子３が“Ｌ”→
“Ｈ”へtpdHLは“Ｈ”→“Ｌ”へ変化するとき
のtpdを示す。これに対し本発明回路は、入力端
子１から位相分割段トランジスタQ5のベースま
での間に、インバータ回路１０の入力PNPトラ
ンジスタQ1、レベルシフトダイオードD1および
出力段トランジスタQ2のわずか３つの素子を経
由するのみで良く、回路の高速化に有利となつて
いる。すなわち、第３表に示すような抵抗値を持
つ第３図の本発明回路の場合、入力端子１から出
力端子３までの伝播遅延時間は、tpdLHが10ns，
tpdHLが8nsであり、従来回路の場合に比較し
tpdが大きく改善されている。また、発明回路の
場合、入力端子１からのtpdが小さくなつている
ため、入力端子１からのtpdと入力端子２からの
tpdの差がほとんどなくなり、入力端子１，２が
共に“Ｌ”→“Ｈ”へ変化するとき、従来回路で
生じていた出力端子３の“Ｈ”→“Ｌ”→“Ｈ”
と変化する異常現象は全く生じない。 すなわち、本発明回路に於いては、入力端子１
および入力端子２が“Ｌ”→“Ｈ”へ変化して
も、入力端子２から位相分割段トランジスタQ5
のベースまでのtpdLH〔tpdLH（入力２−Q5Bと
略記〕2nsに対し、入力端子１からトランジスタ
Q5のベースまでのtpdHL〔tpdHL（入力１−Q5B）
と略記〕は3nsである。従つてtpdHL（入力１−
Q5B）とtpdLH（入力２−Q5B）の差が1nsとな
り位相分割段トランジスタQ5から出力端子３ま
での応答可能な最小パルス幅（約3ns）より十分
小さな値となり出力端子３には異常現象は全く生
じない。 また本発明回路は、回路全体の平均消費電力が
従来回路に比較し約20％改善される。 第４図ａ，ｂは第３図の本発明回路のPNPト
ランジスタQ4，Q10を集積回路構成したときの平
面図およびそのＸ−X′面の断面図を示す。図に
於いて１０１はＰ型半導体基板、１０２はＮ型エ
ピタキシヤル層、１０３はP+型絶縁領域、１０
４，１０５はＰ型領域、１０６はN+型領域１０
７〜１１０はアルミニウム電極、又はアルミニウ
ム配線層、１１１は酸化膜であり、１０１，１０
３がPNPトランジスタQ4，Q10の共通コレクタ、
１０２，１０６が共通ベースとなり、１０４がト
ランジスタQ4のエミツタ、１０５がトランジス
タQ10のエミツタに対応する。 以上の説明においては、入力PNPトランジス
タQ1，Q4，Q10およびオフバツフア後段トランジ
スタQ7を除く全てのトランジスタのベース−コ
レクタ間SBDクランプされたトランジスタの場
合について述べたが、金拡散を行うことにより、
ベース−コレクタ間をSBDクランプしていない
トランジスタにより構成された回路にも本発明回
路が適用されることは言うまでもない。 以上述べたように、本発明によれば、回路の伝
播遅延時間、２つの入力端子からの伝播遅延時間
の差および回路の消費電力が小さく、しかも回路
素子数の少ない論理ゲート回路を得ることができ
る。
第１図ａ，ｂは本発明の対象となるデイジタル
論理ゲートのブロツク図、第２図は第１図ａ，ｂ
の機能を有する従来のTTLの一代表例を示す回
路接続図、第３図は第１図ａ，ｂの機能を有する
本発明TTLの一代表例を示す回路接続図、第４
図ａは第３図の本発明回路を集積回路化した場合
のPNPトランジスタQ4，Q10に関する平面図、第
４図ｂは第４図ａのＸ−X′面に関する断面図を
示す。 符号の説明 R1〜R9……抵抗、Q1〜Q10……ト
ランジスタ、D1〜D7……ダイオード、１，２…
…入力端子、３……出力端子、４……インバータ
回路１０の出力部、５……電源端子、６……接地
端子、１０……インバータ回路、２０……
NAND回路、１０１……Ｐ型半導体基板、１０
２……Ｎ型エピタキシヤル層、１０３……P+型
絶縁分離領域、１０４，１０５……Ｐ型領域、１
０６……N+型領域、１０７〜１１０……アルミ
ニウム電極又はアルミニウム配線層、１１１……
酸化膜。
論理ゲートのブロツク図、第２図は第１図ａ，ｂ
の機能を有する従来のTTLの一代表例を示す回
路接続図、第３図は第１図ａ，ｂの機能を有する
本発明TTLの一代表例を示す回路接続図、第４
図ａは第３図の本発明回路を集積回路化した場合
のPNPトランジスタQ4，Q10に関する平面図、第
４図ｂは第４図ａのＸ−X′面に関する断面図を
示す。 符号の説明 R1〜R9……抵抗、Q1〜Q10……ト
ランジスタ、D1〜D7……ダイオード、１，２…
…入力端子、３……出力端子、４……インバータ
回路１０の出力部、５……電源端子、６……接地
端子、１０……インバータ回路、２０……
NAND回路、１０１……Ｐ型半導体基板、１０
２……Ｎ型エピタキシヤル層、１０３……P+型
絶縁分離領域、１０４，１０５……Ｐ型領域、１
０６……N+型領域、１０７〜１１０……アルミ
ニウム電極又はアルミニウム配線層、１１１……
酸化膜。
Claims (1)
- １ 第１入力端子にベースが、接地端子にコレク
タが接続されると共に第１抵抗を介し電源端子に
エミツタが接続された第1PNPトランジスタを含
み該第1PNPトランジスタのエミツタを出力とす
る第１入力ゲート回路と、該第１入力ゲート回路
の出力に陽極が接続された第１ダイオードと、該
第１ダイオードの陰極にベースが接続されエミツ
タが第２のダイオードの陽極に接続された第
1NPNトランジスタを含み該第1NPNトランジス
タのコレクタを出力とし、該第２ダイオードの陰
極が接地端子に接続された第１出力回路からなる
インバータ回路と、第２入力端子にベースが、接
地端子にコレクタが接続されると共に第２抵抗を
介し電源端子にエミツタが接続された第2PNPト
ランジスタを含み該第2PNPトランジスタのエミ
ツタを出力とする第２入力ゲート回路と、接地端
子にエミツタが接続された第2NPNトランジスタ
を含む第２出力回路と、前記第2NPNトランジス
タのベースにエミツタが、コレクタが第３抵抗を
介して電源端子に接続されると共に、ベースが前
記インバータ回路の出力および第３ダイオードの
陽極に接続された第3NPNトランジスタを含み、
該第３ダイオードの陰極が前記第２入力端子に接
続された位相分割段回路と、前記第２入力ゲート
回路の出力に陽極が、前記第3NPNトランジスタ
のベースに陰極が接続された第４ダイオードから
なるNAND回路より構成され、前記第2NPNト
ランジスタのコレクタを出力端子とする論理ゲー
ト回路において、前記インバータ回路の第1PNP
トランジスタのエミツタにエミツタが、第２入力
端子にベースが、接地端子にコレクタが接続され
た第3PNPトランジスタを有することを特徴とす
る論理ゲート回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56072911A JPS57188138A (en) | 1981-05-15 | 1981-05-15 | Logical gate circuit |
| US06/377,535 US4507575A (en) | 1981-05-15 | 1982-05-12 | NAND Logic gate circuit having improved response time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56072911A JPS57188138A (en) | 1981-05-15 | 1981-05-15 | Logical gate circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57188138A JPS57188138A (en) | 1982-11-19 |
| JPH0249575B2 true JPH0249575B2 (ja) | 1990-10-30 |
Family
ID=13502997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56072911A Granted JPS57188138A (en) | 1981-05-15 | 1981-05-15 | Logical gate circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4507575A (ja) |
| JP (1) | JPS57188138A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59224920A (ja) * | 1983-06-03 | 1984-12-17 | Mitsubishi Electric Corp | Ｆｅｔアナログスイツチ回路 |
| US4973862A (en) * | 1989-03-07 | 1990-11-27 | National Semiconductor Corporation | High speed sense amplifier |
| US5021687A (en) * | 1990-02-01 | 1991-06-04 | National Semiconductor Corporation | High speed inverting hysteresis TTL buffer circuit |
| WO1993001656A1 (en) * | 1991-07-09 | 1993-01-21 | Micro Linear Corporation | Power mosfet driver with cross-conduction current reduction |
| CN1306707C (zh) * | 2005-02-04 | 2007-03-21 | 黑龙江大学 | 低压高速ttl与非门电路 |
| US11342916B2 (en) | 2008-12-23 | 2022-05-24 | Schottky Lsi, Inc. | Schottky-CMOS asynchronous logic cells |
| US8476689B2 (en) | 2008-12-23 | 2013-07-02 | Augustine Wei-Chun Chang | Super CMOS devices on a microelectronics system |
| US11955476B2 (en) | 2008-12-23 | 2024-04-09 | Schottky Lsi, Inc. | Super CMOS devices on a microelectronics system |
| US9853643B2 (en) * | 2008-12-23 | 2017-12-26 | Schottky Lsi, Inc. | Schottky-CMOS asynchronous logic cells |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480664A (en) * | 1977-12-09 | 1979-06-27 | Fujitsu Ltd | Ttl circuit |
| JPS581330A (ja) * | 1981-06-26 | 1983-01-06 | Fujitsu Ltd | Ｔｔｌ論理回路 |
| US4413194A (en) * | 1981-07-10 | 1983-11-01 | Motorola, Inc. | TTL Output circuit having means for preventing output voltage excursions induced by negative current reflections |
-
1981
- 1981-05-15 JP JP56072911A patent/JPS57188138A/ja active Granted
-
1982
- 1982-05-12 US US06/377,535 patent/US4507575A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57188138A (en) | 1982-11-19 |
| US4507575A (en) | 1985-03-26 |
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