JPH07106958A - フェーズ・ロックド・ループ回路及びディジタル波形の同期方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 周期的な第１のクロック信号へ周期的な第２
のクロック信号を所定の位相関係を保持する遅延量によ
って位相同期させるディジタル・フェーズ・ロックド・
ループ及びこれらクロック信号間の位相同期方法を提供
する。 【構成】 第１のクロック信号（システムクロック）を
伝搬遅延の調整が可能な遅延路１５を介して伝搬させ、
第１のクロック信号の立上りエッジに対して遅延路１５
により遅延させた第２のクロック信号（チップクロッ
ク）の立上りエッジが１／２サイクル以下により追従し
ていても、最終的に第２のクロック信号のエッジが次に
対応する第１のクロック信号のエッジを過ぎるまで、遅
延路１５の遅延量を増加させるように制御して、第１の
クロック信号に第２のクロック信号を位相同期させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、概要的にフェーズ・ロ
ックド・ループ回路及びディジタル波形の同期方法に関
し、特に高周波クロック信号の同期装置に用いる高性能
ディジタル・フェーズ・ロックド・ループ回路及びこの
ようなフェーズ・ロックド・ループによるディジタル波
形の同期方法に関する。

【０００２】

【従来の技術】電子装置のクロック周波数の必要条件
は、益々厳しいものになりつつある。このために、装置
の設計者は益々複雑になるクロック同期の必要条件に対
応しなければならない。例えば、特定用途向集積回路
（ＡＳＩＣ）を用いる装置では、ＡＳＩＣ間で確実なデ
ータ転送を行なうためにオン・チップ・クロックの分布
遅延及び総合的なシステム・クロック・スキューを最小
化することが重要である。従って、効果的な高周波クロ
ック同期が必要なことは明らかである。

【０００３】クロック・スキューを最小化させる問題に
対するいくつかの通常的な解決方法は、電子装置に各集
積回路用のディジタル・フェーズ・ロックド・ループ
（ＰＬＬ）を用いることである。各ＰＬＬは、関連の集
積回路のオン・チップ・クロック信号の分布遅延効果を
除去するように機能する。各ＰＬＬは、典型的には、位
相検出器、及びディジタル遅延線を備えており、それぞ
れ入力としてシステム・クロック信号を有する。ディジ
タル遅延線は、オン・チップ・クロック分配路の部品と
して構成されている。オン・チップ・クロック分配路の
下流端で得られるオン・チップ・クロック信号は、位相
検出器の入力としてフィードバックされる。この位相検
出器、典型的には、Ｄ型フリップ・フロップは、システ
ム・クロック信号とオン・チップ・クロック信号との間
の位相関係に関する情報を検出し、この情報をディジタ
ル遅延線に送出する。ディジタル遅延線は位相検出器か
ら供給される位相情報に基づいてオン・チップ・クロッ
ク分配路の遅延を調整する。オン・チップ・クロック分
配路の遅延に関するこのフィードバック調整は、オン・
チップ・クロック信号及びシステム・クロック信号が許
容し得る同期状態になるまで、続けられる。

【０００４】

【発明が解決しようとする課題】通常のいくつかのＰＬ
Ｌは、オン・チップ・クロック信号が１／２サイクル以
下によりシステム・クロック信号に追従しているとき
は、オン・チップ・クロック分配路による遅延を減少さ
せ、またオン・チップ・クロック信号が１／２サイクル
以上によりシステム・クロック信号に追従しているとき
は、オン・チップ・クロック分配路に遅延を付加する。
しかし、初期の起動時に、遅延路は、典型的には、その
最小遅延状態にあって、その最小遅延はしばしば１／２
サイクル以下である。従って、ＰＬＬは遅延路による遅
延を取り除くように機能するが、遅延をその最小値以下
に減少させることができない。その結果、オン・チップ
・クロック信号を同期させることができない。

【０００５】通常のいくつかのＰＬＬは、オン・チップ
・クロック信号が１／２サイクル以下によりシステム・
クロック信号に追従しているときでも、遅延を付加して
いる。しかし、通常のＤ型フリップ・フロップ位相検出
器は、エッジ検知が立ち上り端のみではない。このため
に、検出器は、オン・チップ・クロック信号の立ち上り
エッジがシステム・クロック信号の次の立ち上りエッジ
に達するように遅延されない前に、介在しているシステ
ム・クロック信号の下降エッジに到達し、この下降エッ
ジにロックされる。従って、ＰＬＬは、システム・クロ
ック信号の下降エッジか、又は立ち上りエッジにロック
することになる。これは、オン・チップ・クロック信号
分配路に与えられた最小遅延時間がどのようなものであ
っても、システム・クロック信号の許容周波数及びデュ
ーティ・サイクルが制限されるという欠点を意味する。

【０００６】オン・チップ・クロック信号が１／２サイ
クル以下によりシステム・クロック信号に追従している
ときに発生し得る前述の問題を避けるために、いくつか
の装置は、位相検出器の上流のシステム・クロック路に
外部遅延素子を設けている。この外部遅延素子は位相関
係を変化させるので、オン・チップ・クロック信号は位
相検出器の入力において１／２サイクル以上によりシス
テム・クロック信号を追従している。即ち、この外部遅
延素子は、ＰＬＬの同期機能に対して２つのクロック信
号をより遅れた位相関係へ強制させるものである。しか
し、この解決方法は、コストを付加するものであり、設
計を複雑にする欠点をもたらす。

【０００７】従来のＰＬＬが有する他の問題は、好まし
くない大きな位相ジッタが存在することである。位相ジ
ッタは位相検出器の位相分解能及びディジタル遅延線の
ステップ・サイズの関数である。いくつかの従来のＤ型
フリップ・フロップ位相検出器は、約４００ｐｓの位相
分解能を有する。これのみが総合的なＰＬＬ位相ジッタ
を５００ｐｓ又はそれ以上にすることができる。

【０００８】前述の位相検出器の問題に加えて、従来の
ＰＬＬは、ディジタル遅延線の構造のために、しばしば
動作的には、単一周波数か、又は非常に狭い周波数範囲
に限定される。一方の遅延線には、直列接続された複数
の遅延素子と、ロックを確立するために更に長い遅延
か、又は短い遅延へこれらの遅延素子を切り換えるシフ
ト・レジスタとが含まれている。クロック信号は各遅延
素子を介して伝搬する。通常の他方の遅延線には、直列
接続された複数の遅延素子と、各遅延素子の出力を遅延
線の総合出力に接続させる複数のスイッチとが含まれて
いる。これらのスイッチの適当な動作により、クロック
路に所望数の遅延素子を選択的に切り換え接続したり、
切り離すことができる。前述した２つの遅延線の構造
は、ＰＬＬの周波数範囲を限定している。更に、これら
の方法はクロック波形に逆効果となる好ましくない負荷
条件を導入する恐れがある。

【０００９】以上の説明した観点から、従来のＰＬＬに
関連した前述の問題を克服する高性能ディジタルＰＬＬ
を提供することが望ましい。

【００１０】

【課題を解決するための手段】本発明によれば、周期的
な第１のディジタル波形に調整可能な伝搬遅延を有する
遅延路を介して前記第１のディジタル波形を伝搬するこ
とにより得た周期的な第２のディジタル波形を同期させ
る。同期を確立するために、第２のディジタル波形のエ
ッジが１／２サイクル以下により対応する前記第１のデ
ィジタル波形のエッジに追従していても、前記遅延路の
遅延を増加させる。この遅延は、最終的に時間シフトに
より第２のディジタル波形のエッジが次に対応する第１
のディジタル波形のエッジを過ぎるまで、増加され続け
る。

【００１１】以下、本発明の実施例を添付図面に関連さ
せて説明する。

【００１２】

【実施例】図１はシステム・クロック信号を個別的な集
積回路のチップ・クロック信号に同期させるＰＬＬ回路
１０を示す。電子装置は、典型的には、複数の集積回路
を備えている。各集積回路は、その全てのチップ・クロ
ック信号をシステム・クロック信号に同期できるように
同じようなＰＬＬ回路を備えている。システム・クロッ
ク信号は位相検出器１１及び遅延路１３に入力される。
遅延路１３には、ディジタル遅延線１５と、他の遅延素
子、例えば高いファン・アウトのクロック分配回路１７
とが含まれている。クロック分配回路１７は集積回路の
全体にチップ・クロック信号を分配しており、かつこの
チップ・クロック信号を位相検出器１１に対する入力と
してフィードバックしている。システム・クロック信号
が遅延路１３の入力に供給され、かつ遅延路１３の出力
からチップ・クロック信号が得られるので、このチップ
・クロック信号は、遅延路１３の遅延のために、システ
ム・クロック信号に対して時間シフトされている。

【００１３】位相検出器１１はシステム・クロック信号
とチップ・クロック信号との間の位相関係を検出し、検
出した位相関係に基づき制御信号を発生する制御回路を
備えている。次いで、制御回路からの制御信号はディジ
タル遅延線１５に入力され、ディジタル遅延線１５は制
御信号に応答して遅延路１３における遅延量を調整す
る。

【００１４】位相検出器１１の制御回路は図２に詳細に
示されている。特に、位相検出器１１は一対の交差接続
されたＮＡＮＤゲ−ト１９及び２１を有し、ＮＡＮＤゲ
−ト１９はシステム・クロック信号を入力しており、Ｎ
ＡＮＤゲ−ト２１はチップ・クロック信号を入力してい
る。ＮＡＮＤゲ−ト２１の出力はＡＮＤゲート２３に入
力され、ＡＮＤゲート２３は他方の入力にチップ・クロ
ック信号が印加されている。ＡＮＤゲート２３の出力は
Ｄ型フリップ・フロップ２５のデータ入力に印加されて
いる。システム・クロック信号は固定遅延素子２７を介
してＤ型フリップ・フロップ２５のクロック入力に印加
されている。特に、固定遅延素子２７の入力は、ＮＡＮ
Ｄゲ−ト１９のシステム・クロック入力に接続された入
力、及びＤ型フリップ・フロップ２５のクロック入力に
接続された出力を有する。固定遅延素子２７は、入力と
出力との間に固定伝搬遅延量を発生させ、従ってシステ
ム・クロック信号とＤ型フリップ・フロップ２５のクロ
ック入力との間に遅延を発生させる。勿論、固定遅延素
子２７の伝搬遅延量は、処理、電圧及び温度により変化
するので、絶対的に固定されたものではない。しかし、
この遅延は、その他の伝搬遅延、及び位相検出器１１の
セットアップ時間に対しては固定されている。負荷のバ
ランスをとるために、ＮＡＮＤゲ−ト１９の出力にはＡ
ＮＤゲート２８が接続されている。

【００１５】図３も参照すると、Ｄ型フリップ・フロッ
プ２５のＱＺ出力は、ディジタル遅延線１５における直
列の双方向シフト・レジスタ２９の右／左（ＲＦ）シフ
ト制御入力に接続されている。ディジタル遅延線１５も
個別的な複数の遅延ユニット３１を有する。これらの遅
延ユニット３１は、遅延路１３に選択的に挿入する複数
の遅延路セクションを定めて遅延路１３により得られる
総合的な遅延量を調整する協調動作が可能である。図３
Ａ及び図３Ｂに示すように、各遅延素子３１は、遅延素
子として機能する一対のインバータ３３及び３５と、ス
イッチ素子として機能する一対のパス・ゲ−ト３７及び
３９とを有する。各インバータ３３及び３５はその入出
力間で伝搬遅延を発生し、各パス・ゲ−ト３７及び３９
は開放位置及び閉成位置に切り換え可能なスイッチ素子
として機能する。パス・ゲ−ト３７はインバータ３３と
インバータ３５との間に配置されており、インバータ３
３の出力をインバータ３５の入力に対して選択的に接続
させる。また、パス・ゲ−ト３９は、インバータ３５の
入力に接続されており、この入力を隣接する次の遅延ユ
ニット３１に対して選択的に接続させる。

【００１６】図１及び図３Ａ、特に図３Ａにおける左端
の第１段の遅延ユニット３１を参照すると、第１段のイ
ンバータ３３の入力もディジタル遅延線１５の入力Ａを
定め、かつ第１段のインバータ３５の出力もディジタル
遅延線１５の出力Ｙを定める。残りの複数の遅延ユニッ
ト３１は図３Ａに示すように、連鎖状構造に配列されて
いる。連鎖状構造における個々の段は、図３Ａに示すよ
うに接続されている。第１段のインバータ３３の出力は
第２段のインバータ３３の入力に接続され、また第２段
のインバータ３５の出力は第１段のパス・ゲ−ト３９に
接続されて第１段のインバータ３５の入力に選択的に接
続可能にされている。残りの各段は、第２段を第１段に
接続する方法と同一の方法により直ぐ前の段に接続され
ている。

【００１７】双方向シフト・レジスタ２９は、位相検出
器１１に応答する遅延調整回路として機能するものであ
り、スイッチング素子としてパス・ゲ−ト３７及び３９
を動作させて種々の遅延が可能な複数の遅延路セクショ
ンを図１の遅延路１３へ選択的に挿入させる。例えば、
第１段のパス・ゲ−ト３７をエネーブルし、かつ全ての
パス・ゲ−ト３９をディセーブルすることにより、第１
段のインバータ３３により定められる遅延路セクショ
ン、第１段のパス・ゲ−ト３７及び第１段のインバータ
３５を遅延路１３に挿入する。他の例として、第１段の
パス・ゲ−ト３７をディセーブルし、第１段のパス・ゲ
−ト３９をエネーブルし、第２段のパス・ゲ−ト３７を
エネーブルし、かつ残りのパス・ゲ−ト３９をディセー
ブルすることにより、第１段のインバータ３３、第２段
のインバータ３３、第２段のパス・ゲ−ト３７、第２段
のインバータ３５、第１段のパス・ゲ−ト３９、及び第
１段のインバータ３５により定められた遅延路セクショ
ンが遅延路１３に挿入される。

【００１８】図３Ｂを参照すると、双方向シフト・レジ
スタ２９の１レジスタ・セル即ちビット４１によって、
各遅延ユニット３１のパス・ゲ−ト３７及び３９がエネ
ーブル又はディセーブルされる。レジスタ・セル４１に
おけるビットが０のときは、パス・ゲ−ト３７がエネー
ブルされ、かつパス・ゲ−ト３９がディセーブルされ
る。レジスタ・セル４１におけるビットが１のときは、
パス・ゲ−ト３７がディセーブルされ、かつパス・ゲ−
ト３９がエネーブルされる。従って、個別的な各遅延ユ
ニット３１に関連する一対のパス・ゲ−ト３７及び３９
について考えると、レジスタ・セル４１におけるビット
が１であるか、０であるかに従って、一方のパス・ゲ−
トがエネーブルされ、他方のパス・ゲ−トがディセーブ
ルされる。更に、パス・ゲ−ト３７及び３９が共に双方
向シフト・レジスタ２９の１ビットにより制御されるの
で、個別的な各遅延ユニット３１のパス・ゲ−ト３７及
び３９が互いにほぼ同時にエネーブル又はディセーブル
されることにも注意すべきである。

【００１９】図３Ａを再び参照すると、双方向シフト・
レジスタ２９内を右方向にシフトされるデータがＤＲ入
力に供給され、かつ左方向へシフトされるデータがＤＬ
に供給されている。図３Ａに示すように、ＤＲ入力は論
理１に接続され、ＤＬ入力は論理０に接続されている。
装置の電源投入時は、双方向シフト・レジスタ２９の全
てのレジスタ・セル４１がクリアされるので、全てのパ
ス・ゲ−ト３７がエネーブルされ、かつ全てのパス・ゲ
−ト３９がディセーブルされる。従って、電源投入時
は、第１段のインバータ３３、第１段のパス・ゲ−ト３
７、及び第１段のインバータ３５により定められた遅延
路セクションが遅延路１３内に存在する。しかし、その
後、論理１が双方向シフト・レジスタ２９内を右方向へ
シフトされると、パス・ゲ−ト３９が逐次エネーブルさ
れ、一方、パス・ゲ−ト３７が逐次ディセーブルされ
る。従って、電源投入後に３つの１が双方向シフト・レ
ジスタ２９へ右方向へシフトされて、次の遅延路セクシ
ョン：即ち第１段〜第４段のインバータ３３、第４段の
パス・ゲ−ト３７、第１段〜第４段のインバータ３５、
及び第１段〜第３段のパス・ゲ−ト３９が遅延路１３に
挿入される。選択された遅延路セクションは、通常の手
段により双方向シフト・レジスタ２９の内容を単に読み
込むことにより識別され得る。

【００２０】ディジタル遅延線１５が発生する遅延は、
双方向シフト・レジスタ２９内を右方向へ付加的な論理
１をシフトさせることにより増加され、また双方向シフ
ト・レジスタ２９内を左方向へ論理０をシフトさせるこ
とにより減少することが理解されるであろう。遅延路１
３に挿入可能な最小可能遅延路セクションは、第１段の
インバータ３３、第１段のパス・ゲ−ト３７、及び第１
段のインバータ３５により定められるセクションであ
る。この最小遅延は、シフト・レジスタの内容が全て０
となるとき、例えば電源投入時に発生する。右方向にシ
フトされる付加的な各１により、付加的な増加遅延量が
遅延路１３に加算される。増加遅延量は、２つのインバ
ータの遅延のみを加算する第Ｎ段を除き、２インバータ
の伝搬遅延と１パス・ゲ−トの伝搬遅延との和である。
全体を均一にするために、第Ｎ段のインバータ３３とイ
ンバータ３５との間に「ダミー」ゲートの遅延を挿入し
てもよい。最大可能遅延は双方向シフト・レジスタ２９
の内容が全て１のときに発生し、また最大可能遅延はデ
ィジタル遅延線１５における段数Ｎにより定められる。
段数Ｎは所要最大遅延を実現するために必要とする数に
すればよい。更に、従来技術の遅延線から来る好ましく
ない負荷条件は、どのような段数を用いようとも避けこ
とができる。

【００２１】従って、ディジタル遅延線１５は広範囲の
遅延調整を可能にし、これが処理、電圧及び温度におけ
る変化による装置部品の大幅なばらつきを補償するのに
役立つ。更に、広い範囲の遅延調整は、２つのチップ間
のゲートの複雑性／ファンアウトにおける大きな相違を
吸収できるために、２つのチップが互いに安全に通信で
きるようになる。ディジタル遅延線１５が発生する前述
の最小遅延は、その連鎖状構造においてどのような段数
を用いようとも同一であることにも注意すべきである。
従って、唯一の設計基準は、処理、電圧及び温度が最小
遅延条件のときであっても、十分な遅延ユニット３１を
備えて適当な遅延を確保しなければならないことであ
る。このため、処理、電圧及び温度の最小遅延条件にお
ける最大遅延が処理、電圧及び温度の最大遅延条件にお
ける最小遅延よりもかなり大きくなるように、ディジタ
ル遅延線１５を構築することが可能である。換言すれ
ば、従来技術の遅延線に比較して高い周波、かつ比較的
に広い周波数範囲で動作するようにディジタル遅延線１
５を設計することは容易である。

【００２２】以上で説明したディジタル遅延線１５は、
図３Ｃに示すように、出力Ｙと入力Ａとの間にインバー
タ５１を挿入することにより、リング・オシレータとし
て構築されてもよい。図３Ｄに示すように、インバータ
５１と入力Ａとの間にパス・ゲ−ト５３を挿入すると、
その結果の構造は、制御線Ｃを介してパス・ゲ−ト５３
をそれぞれエネーブル又はディセーブルすることにより
選択的にリング・オシレータ又は遅延線として、構築可
能なものとなる。従って、図３Ｄの単一回路構造はユー
ザに２つの設計オプションを提供する。

【００２３】図２を再び参照すると、Ｄ型フリップ・フ
ロップ２５のＱＺ出力が図３Ａにおける双方向シフト・
レジスタ２９の右／左（ＲＬ）シフト制御入力に接続さ
れている。Ｄ型フリップ・フロップ２５のＱＺ出力が１
のときは、各クロック・パルスによって１が双方向シフ
ト・レジスタ２９内を右方向へシフトされ、これによっ
てディジタル遅延線１５が発生する遅延を増加させる。
これに対して、ＱＺ出力が０のときは、０が双方向シフ
ト・レジスタ２９内を左方向へシフトされ、これによっ
てディジタル遅延線１５が発生する遅延を減少させる。

【００２４】ここで、位相検出器１１の動作を図２及び
図４を参照して説明しよう。電源の立ち上り時は、Ｄ型
フリップ・フロップ２５がクリアされてＱＺ出力が１と
なる。従って、位相検出器１１は、最初、遅延路１３に
おける遅延量を増加するようにディジタル遅延線１５を
起動させる。この遅延はＱＺ出力が０に切り変わるまで
増加し続ける。しかし、ＱＺ出力は、システム・クロッ
ク信号の正極性のパルス・エッジが発生した後に、指定
された時間窓内にチップ・クロック信号の正極性のパル
ス・エッジが発生したときにのみ、論理０に駆動され
る。この状況を図４におけるチップ・クロック信号２に
より示す。時間窓の幅は、固定遅延素子２７の固定遅延
量からＡＮＤゲート２３の伝搬遅延及びＤ型フリップ・
フロップ２５のセットアップ時間を引算することにより
決定される。時間窓の幅は、以下で更に詳細に説明する
ように、ディジタル遅延線１５の増加遅延量よりも大き
くなければならない。

【００２５】図４におけるチップ・クロック信号２の場
合を考えると、最初はシステム・クロック信号及びチッ
プ・クロック信号２が共にローなので、ＮＡＮＤゲ−ト
１９及び２１の出力は、最初はハイである。システム・
クロック信号がハイになると、ＮＡＮＤゲ−ト１９の出
力がローとなり、ＮＡＮＤゲ−ト２１の出力をハイにセ
ットする。チップ・クロック信号２がハイになると、こ
れがＡＮＤゲート２３を介してＤ型フリップ・フロップ
２５のＤ入力に伝搬する。チップ・クロック信号２が図
４の時間窓内に入っている限り、１がＤ型フリップ・フ
ロップ２５を介してクロック駆動されるので、０が双方
向シフト・レジスタ２９の右／左シフト制御入力に印加
され、従ってディジタル遅延線１５が遅延路１３の遅延
を減少させる。

【００２６】これに対して、チップ・クロック信号の正
極性のパルス・エッジが図４の時間窓内に入らないとき
は、位相検出器１１は双方向シフト・レジスタ２９に１
を出力して、遅延を増加させる。図４のチップ・クロッ
ク信号１の場合を考えると、システム・クロック信号及
びチップ・クロック信号１は最初は共にローなので、Ｎ
ＡＮＤゲ−ト１９及び２１の出力は、最初は、共にハイ
である。チップ・クロック信号１がハイになると、ＮＡ
ＮＤゲ−ト２１の出力はローとなり、これによってＡＮ
Ｄゲート２３の出力をローに駆動し、Ｄ型フリップ・フ
ロップ２５のＤ入力を０にする。システム・クロック信
号がハイになると、ＮＡＮＤゲ−ト２１の出力がローな
ので、ＮＡＮＤゲ−ト１９の出力はハイに保持される。
従って、システム・クロック信号が固定遅延素子２７を
介してＤ型フリップ・フロップ２５に伝搬すると、これ
がＤ型フリップ・フロップ２５を介して０をクロック駆
動し（ＱＺ出力が１になっているため）、ディジタル遅
延線１５は遅延路１３の遅延を継続的に増加させる。チ
ップ・クロック信号１のパルス・エッジ４６は最終的に
時間窓内に入り、その時点でディジタル遅延線１５は、
以上で説明したように、チップ・クロック信号２に対し
て遅延を減少させる。時間窓の幅をディジタル遅延線１
５の増加遅延量よりも大きくさせることにより、チップ
・クロック信号１のパルス・エッジ４６が時間窓内に入
り込むのを保証することができるが、完全なものにはな
らない。

【００２７】図２及び図４を参照して、チップ・クロッ
ク信号３の場合を説明しよう。最初は、チップ・クロッ
ク信号３のパルス・エッジ４３が１／２サイクル以下に
よりシステム・クロック信号のパルス・エッジ４５に追
従していることに注意すべきである。システム・クロッ
ク信号及びチップ・クロック信号３は最初はローなの
で、ＮＡＮＤゲ−ト１９及び２１の出力は、最初はハイ
である。システム・クロック信号がハイとなると、ＮＡ
ＮＤゲ−ト１９の出力はローとなり、ＮＡＮＤゲ−ト２
１の出力はハイにラッチされ、これによってチップ・ク
ロック信号３をＡＮＤゲート２３を介してＤ型フリップ
・フロップ２５に印加可能にする。チップ・クロック信
号３のパルス・エッジ４３は少なくとも遅延路１３の総
合最小遅延によりシステム・クロック信号のパルス・エ
ッジ４５に追従しなければならないことに注意すべきで
ある。そのために、固定遅延素子２７は、遅延路１３の
総合最小遅延より小さくされてもよいので、Ｄ型フリッ
プ・フロップ２５はチップ・クロック信号３のパルス・
エッジ４３が発生する前にシステム・クロック信号のパ
ルス・エッジ４５によりクロック駆動される。従って、
０はＤ型フリップ・フロップ２５によりクロック駆動さ
れて、ディジタル遅延線１５の遅延を増加させる。

【００２８】チップ・クロック信号３のパルス・エッジ
４３は最終的にシステム・クロック信号のパルス・エッ
ジ４７を過ぎて時間シフトされるので、パルス・エッジ
４３はパルス・エッジ４７の直後に発生する。システム
・クロック信号がパルス・エッジ４７でローになると、
ＮＡＮＤゲ−ト１９の出力がハイに駆動され、一方チッ
プ・クロック信号３は依然としてローなので、ＮＡＮＤ
ゲ−ト２１の出力はハイのままである。チップ・クロッ
ク信号３がパルス・エッジ４３でハイになると、ＮＡＮ
Ｄゲ−ト２１の２つの入力が共にハイなので、ＮＡＮＤ
ゲ−ト２１はローに駆動される。ＮＡＮＤゲ−ト２１の
ロー出力はＡＮＤゲート２３の出力をローに駆動し、従
ってＤ型フリップ・フロップ２５の入力にロー・レベル
を設定する。従って、システム・クロック信号の次の正
極性のパルス・エッジ４９が発生すると、Ｄ型フリップ
・フロップ２５の入力がローになり、従ってＱＺ出力を
ハイに保持し、ディジタル遅延線１５は遅延を増加し続
ける。その後、チップ・クロック信号３のパルス・エッ
ジ４３は、最終的にシステム・クロック信号のパルス・
エッジ４９を通り過ぎる時点まて時間シフトされる。デ
ィジタル遅延線１５の増加遅延量は図４の時間窓の幅よ
り小さいので、パルス・エッジ４３はシステム・クロッ
ク信号のパルス・エッジ４９に対する時間窓に入ること
になる。その後、ＰＬＬはチップ・クロック信号２に関
して前述のように遅延を減少させることになる。

【００２９】従って、チップ・クロック信号１及びチッ
プ・クロック信号３の両者は、最終的に十分遅延されて
正極性の各パルス・エッジ４６及び４３が図４の時間窓
に入ることになる。その後、ＰＬＬ回路１０はチップ・
クロック信号２に関して前述のように遅延を減少させ
る。チップ・クロック信号２のパルス・エッジ４４によ
り示すように、チップ・クロック信号の正極性のパルス
・エッジ４３、４４又は４６が時間窓内に存在すると、
位相検出器１１はパルス・エッジが左方向へ時間窓から
抜け出すまで、遅延を減少させるようにディジタル遅延
線１５を制御し、その時点で、位相検出器１１は遅延を
増加させるようにディジタル遅延線１５を制御する。従
って、正極性のパルス・エッジ４４を順方向に時間窓内
へ進め、かつ逆方向へ時間窓から抜け出すように繰り返
すことにより、ロックを確立する。換言すれば、ロック
において、位相検出器１１は双方向シフト・レジスタ２
９を制御するので、そのデータが左方向へ１位置シフト
され、次いで右方向へ１位置シフトされ、以下同じよう
な繰り返しとなる。

【００３０】従って、ＰＬＬ回路１０は、常に、チップ
・クロック信号の正極性のパルス・エッジが時間窓内に
入るまで遅延路１３の遅延を増加させ、次いで正極性の
パルス・エッジが時間窓から抜け出すまで遅延を減少さ
せ、その後、交互に遅延を増減させてシステム・クロッ
ク信号の正極性のパルス・エッジにチップ・クロック信
号の正極性のパルス・エッジをロックさせる。

【００３１】固定遅延素子２７の設計に関連し、例とし
て：ディジタル遅延線１５の増加遅延量は処理、電圧及
び温度に基づき２００ｐｓ、かつ最大遅延条件に基づき
６５０ｐｓであるとし；またＡＮＤゲート２３の伝搬遅
延とＤ型フリップ・フロップ２５のセットアップ時間と
の和は処理、電圧及び温度の最小遅延条件に基づき７０
０ｐｓ、かつ最大遅延条件に基づき２００ｐｓであると
仮定する。以上の例のパラメータを用いると、処理、電
圧及び温度の最小遅延条件に基づき１１００ｐｓの固定
遅延、及び最大遅延条件に基づき３６００ｐｓの固定遅
延を固定遅延素子２７に発生させてもよい。固定遅延素
子２７は、便宜的に、一連のゲート遅延を用いて実施さ
れてもよい。

【００３２】前述のように、固定遅延素子２７における
固定遅延も遅延路１３の最小総合遅延より小さくなけれ
ばならない。この最小総合遅延には、ディジタル遅延線
１５の最小遅延と、図１のクロック分配回路１７のよう
に、遅延路１３における他の遅延要素の最小遅延とが含
まれる。従って、遅延路１３の最小遅延は、設計の複雑
さの関数であって、ＰＬＬ回路１０を使用しようとする
特定の装置のファン・アウト／周波数必要条件に依存す
る。

【００３３】ディジタルのＰＬＬ回路１０は、非常に高
いクロック周波数で動作するように容易に設計すること
が可能である。勿論、双方向シフト・レジスタ２９には
超えてはならない最大クロッキング周波数がある。しか
し、システム・クロック信号は、双方向シフト・レジス
タ２９が許容し得るクロッキング周波数まで容易に分周
される。

【００３４】交差接続されたＮＡＮＤゲ−ト１９及び２
１を有する位相検出器１１は、８０ｐｓより小さな位相
差の検知が可能である。これは、Ｄ型フリップ・フロッ
プしか使用していない従来技術の位相検出器よりかなり
の改善を表わす。

【００３５】図５は、相互接続された複数のＩＣ５５を
有する電子装置におけるＰＬＬ回路１０の使用を概要的
に示すものであり、これらＩＣ５５は全てシステム・ク
ロック信号に接続されている。各ＩＣ５５はオン・チッ
プ・クロック信号をシステム・クロック信号に同期させ
るＰＬＬ回路１０を備えている。オン・チップ・クロッ
ク信号はＩＣ５５の動作回路５７に印加される。

【００３６】本発明の実施例を詳細に説明したが、本発
明は種々の実施例が可能とされるので、この説明は限定
として解釈されるべきではない。

【００３７】以上の説明に関して更に以下の項を開示す
る。

【００３８】（１）一連の交互的なパルス立ち上りエッ
ジ及びパルス下降エッジを有する第１のクロック信号と
第２のクロック信号との間の位相関係を検出する位相検
出器であって、前記第１及び第２のクロック信号が印加
される入力を有する前記位相検出器と、前記第１のクロ
ック信号用の入力を有し、かつ１出力を有する遅延路を
定める手段であって、前記遅延路が前記入力と前記出力
との間で伝搬遅延量の調整をし、前記第２のクロック信
号が前記遅延路の出力で発生され、前記第２のクロック
信号が前記遅延路により発生した遅延のために前記第１
のクロック信号に対して時間シフトされ、前記遅延路が
前記位相検出器に接続されて前記位相関係に基づき検出
された制御信号を受け取り、かつ前記遅延路が前記制御
信号に応答して前記伝搬遅延量を調整する前記手段とを
備え、前記位相検出器は、前記第２のクロック信号のエ
ッジが最終的に１／２サイクル以下により対応する前記
第１のクロック信号のエッジに追従する時点で、前記第
２のクロック信号の前記エッジが連続的に対応する次の
前記第１のクロック信号のエッジを過ぎて時間シフトさ
れるまで、前記遅延路に前記伝搬遅延量を増加させる第
１の制御信号を出力する制御回路を含むことを特徴とす
るフェーズ・ロックド・ループ回路。

【００３９】（２）前記制御回路は、前記第２のクロッ
ク信号のエッジが所定の時間量以下により前記第１のク
ロック信号の対応するエッジに追従するときは、応答し
て前記遅延路に前記伝搬遅延量を減少させる第２の制御
信号を出力することを特徴とする第１項記載のフェーズ
・ロックド・ループ回路。

【００４０】（３）前記制御回路は交差接続された一対
のＮＡＮＤゲ−トと、前記ＮＡＮＤゲ−トの両入力に接
続されているＤ型フリップ・フロップとを含み、前記交
差接続された一対のＮＡＮＤゲ−トのうちの一つは前記
第１のクロック信号用の入力を有し、前記交差接続され
た一対のＮＡＮＤゲ−トのうちの他方は、前記第２のク
ロック信号用の入力を有することを特徴とする第２項記
載のフェーズ・ロックド・ループ回路。

【００４１】（４）前記制御回路は、交差接続された前
記他方のＮＡＮＤゲ−トの一方の出力に接続された第１
の入力を有し、かつ交差接続された前記他方のＮＡＮＤ
ゲ−トの前記入力に接続された他方の入力を有すると共
に、前記Ｄ型フリップ・フロップのデータ入力に接続さ
れている出力を有するＡＮＤゲートと、１入力及び１出
力を有し、前記入力と前記出力との間に固定伝搬遅延量
を発生させる固定遅延素子とを含み、前記固定遅延素子
の前記入力は前記一方のＮＡＮＤゲートの前記入力に接
続され、前記固定遅延素子の前記出力は前記Ｄ型フリッ
プ・フロップのクロック入力に接続され、前記ＡＮＤゲ
−トは伝搬遅延を有し、前記Ｄ型フリップ・フロップの
前記データ入力はセットアップ時間を有し、かつ前記所
定の時間量は前記固定伝搬遅延量から前記ＡＮＤゲ−ト
の伝搬遅延及び前記Ｄ型フリップ・フロップのセットア
ップ時間を引算することにより定められたことを特徴と
する第３項記載のフェーズ・ロックド・ループ回路。

【００４２】（５）前記遅延路は、前記調整可能な伝搬
遅延量を選択的に調整するように配列されたディジタル
遅延線と、開放された位置及び閉成された位置に切り換
え可能な第１及び第２のスイッチング素子とを含み、前
記ディジタル遅延線は個別的な複数の遅延ユニットを有
し、前記遅延ユニットは、前記遅延路の前記伝搬遅延量
を調整するように前記遅延路に選択的に挿入可能な複数
の遅延路セクションを定めるように協調動作が可能であ
って、前記各遅延ユニットは第１及び第２の遅延素子を
含み、前記各遅延素子は１入力及び１出力を有し、前記
各遅延素子は前記入力と前記出力との間に伝搬遅延を発
生させ、前記第１のスイッチング素子は前記遅延素子間
に配列されて前記第１の遅延素子の出力を前記第２の遅
延素子の前記入力に選択的に接続させ、かつ前記第２の
スイッチング素子は前記第２の遅延素子の前記入力に接
続されて前記第２の遅延素子の入力を他の前記遅延ユニ
ットに選択的に接続させることを特徴とする第４項記載
のフェーズ・ロックド・ループ回路。

【００４３】（６）複数の前記遅延ユニットのうちの第
１の遅延ユニットにおける前記第１の遅延素子の前記入
力は前記ディジタル遅延線の入力を定め、かつ前記第１
の前記遅延ユニットの第２の前記遅延素子の前記出力は
前記ディジタル遅延線の出力を定め、複数の前記遅延ユ
ニットは連鎖状構造により配列されており、更なる前記
遅延ユニットは前記第１の遅延ユニットの第１の前記遅
延素子の出力に接続された前記第１の遅延素子の入力を
有し、前記更なる遅延ユニットは、前記第１の遅延ユニ
ットの前記第２のスイッチング素子を介して前記第１の
遅延ユニットの前記第２の遅延素子の入力に接続された
前記第２の遅延素子の出力を有することを特徴とする第
５項記載のフェーズ・ロックド・ループ回路。

【００４４】（７）付加的な前記遅延ユニットは前記連
鎖状構造内に設けられ、前記各付加的な遅延ユニット
は、前記更なる遅延ユニットを前記第１の遅延ユニット
に接続する形式により、前に隣接する遅延ユニットに接
続されていることを特徴とする第６項記載のフェーズ・
ロックド・ループ回路。

【００４５】（８）前記ディジタル遅延線は前記位相検
出器と前記スイッチング素子との間に接続されて、前記
遅延路セクションを前記遅延路に選択的に挿入するよう
に前記スイッチング素子を動作させる遅延調整回路を含
み、前記遅延調整回路はそれぞれ対向する動作位置に前
記各対のスイッチング素子を常時保持するように動作可
能であり、かつ前記遅延調整回路は前記制御信号に応答
して複数の前記遅延ユニットを逐次的に選択し、かつ関
連した遅延ユニットを逐次的に選択するとほぼ同時に、
前記スイッチング素子の対の動作位置を逆転させること
を特徴とする第７項記載のフェーズ・ロックド・ループ
回路。

【００４６】（９）前記遅延素子はインバータであり、
前記遅延調整回路は複数のビットを有する直列双方向シ
フト・レジスタを含み、前記各ビットは各スイッチング
素子の対における前記両スイッチング素子に接続され、
各スイッチング素子対の一方の前記スイッチング素子は
関連するビットがクリアされたときたときに閉成され、
かつ関連するビットがセットされたときに開放され、各
前記スイッチング素子の対における他方の前記スイッチ
ング素子は関連するビットがセットされたときに閉成さ
れ、かつ関連するビットがクリアされたときに開放さ
れ、前記直列双方向シフト・レジスタは、データを左方
向へシフトするのか、又は右方向へシフトするのかを制
御する制御入力を有し、前記位相検出器の前記Ｄ型フリ
ップ・フロップは前記制御信号を供給する出力を有し、
前記Ｄ型フリップ・フロップの出力は前記直列双方向シ
フト・レジスタの前記制御入力に接続されて前記直列双
方向シフト・レジスタに前記制御信号を供給し、前記直
列双方向シフト・レジスタは右方向へシフトされるべき
データ用の第１のデータ入力を有し、かつ左方向へシフ
トされるべきデータ用の第２のデータ入力を有し、前記
データ入力のうちの一方はクリア状態に保持され、前記
データ入力のうちの他方はセット状態に保持されること
を特徴とする第８項記載のフェーズ・ロックド・ループ
回路。

【００４７】（１０）周期的な第１及び第２のディジタ
ル波形間の位相関係を検出する位相検出器において、一
対の交差接続されたＮＡＮＤゲ−トであって、そのうち
の一方が前記第１のディジタル波形用の入力を有し、そ
のうちの他方が前記第２のディジタル波形用の入力を有
し、それぞれ出力を有する前記交差接続されたＮＡＮＤ
ゲ−トと、前記交差接続されたＮＡＮＤゲ−トの両入力
に接続され、前記交差接続されたＮＡＮＤゲ−トの出力
のうちの一方に接続されたフリップ・フロップとを備え
ていることを特徴とする位相検出器。

【００４８】（１１）前記フリップ・フロップはクロッ
ク入力及びデータ入力を有するＤ型フリップ・フロップ
であり、前記位相検出器は前記他方の交差接続されたＤ
ゲ−トの前記出力に接続された一方の入力を有し、前記
他方の交差接続されたＤゲ−トの前記入力に接続された
他方の入力を有するＡＮＤゲートを含み、前記位相検出
器は更に一つの入力及び一つの出力を有し、かつ前記入
力と前記出力との間に固定伝搬遅延量を発生させる固定
遅延素子を含み、前記一方のＮＡＮD ゲ−トの前記入力
は前記固定遅延素子の前記入力に接続され、前記固定遅
延素子の出力は前記Ｄ型フリップ・フロップのクロック
入力に接続され、前記ＡＮＤゲートは前記Ｄ型フリップ
・フロップの前記データ入力に接続された出力を有する
ことを特徴とする第１０項記載の位相検出器回路。

【００４９】（１２）調整可能な伝搬遅延量を信号路に
選択的に挿入するディジタル遅延線において、複数の個
別的な遅延ユニットであって、前記信号路に選択的に挿
入可能な複数の遅延路セクションを定めるように協調し
た動作が可能な前記複数の個別的な遅延ユニットを含
み、前記各遅延ユニットは第１及び第２の遅延素子を含
み、前記各遅延素子は１入力及び１出力を有し、前記各
遅延素子は前記入力と前記出力との間に伝搬遅延を発生
させ、かつ、前記遅延ユニットは、更に開放位置及び閉
成位置に切り換え可能な一対の前記第１及び第２のスイ
ッチング素子を含み、前記第１のスイッチング素子は前
記遅延素子間に配列されて前記第１の遅延素子の前記出
力を前記第２の遅延素子の前記入力に選択的に接続さ
せ、かつ前記第２のスイッチング素子は前記第２の遅延
素子の前記入力に接続されて前記第２の遅延素子の入力
を他の前記遅延ユニットに選択的に接続させることを特
徴とするディジタル遅延線。

【００５０】（１３）複数の遅延ユニットにおける第１
の遅延ユニットの前記第１の遅延素子の前記入力は前記
ディジタル遅延線の入力を定め、前記第１の遅延ユニッ
トの前記第２の遅延素子の前記出力は前記ディジタル遅
延線の出力を定め、前記複数の遅延ユニットは連鎖状構
造に配列され、更なる前記遅延ユニットは前記第１の遅
延ユニットの前記第１の遅延素子の出力に接続した前記
第１の遅延素子の入力を有し、前記更なる遅延ユニット
は、前記第１の遅延ユニットの前記第２のスイッチング
素子を介して前記第１の遅延ユニットの前記第２の遅延
素子の入力に接続された前記第２の遅延素子の出力を有
することを特徴とする第１２項記載のディジタル遅延
線。

【００５１】（１４）付加的な複数の前記遅延ユニット
は前記連鎖状構造内に設けられ、前記付加的な各遅延ユ
ニットは、前記第１の遅延ユニットに前記更なる遅延ユ
ニットを接続する形式により、前に隣接する遅延ユニッ
トに接続されていることを特徴とする第１３項記載のデ
ィジタル遅延線。

【００５２】（１５）前記ディジタル遅延線は前記スイ
ッチング素子に接続されて複数の前記遅延路セクション
を前記信号路に選択的に挿入するように複数の前記スイ
ッチング素子を動作させる遅延調整回路を含み、前記遅
延調整回路は前記各対のスイッチング素子をそれぞれ逆
動作位置に常時保持するように動作し、前記遅延調整回
路は複数の前記遅延ユニットを逐次的に選択し、かつ関
連する遅延ユニットの逐次的な選択とほぼ同時に、前記
スイッチング素子の対の動作位置を逆転させるように動
作することを特徴とする第１３項記載のディジタル遅延
線。

【００５３】（１６）前記遅延素子はインバータであ
り、前記遅延調整回路は複数のビットを有する直列双方
向シフト・レジスタを含み、前記各ビットは各スイッチ
ング素子の対の前記両スイッチング素子に接続され、各
対のうちの一方の前記スイッチング素子は関連するビッ
トがクリアされたときに閉成され、かつ関連するビット
がセットされたときに開放され、前記各対のうちの他方
の前記スイッチング素子は関連するビットがセットされ
たときに閉成され、かつ関連するビットがクリアされた
ときに開放され、前記直列双方向シフト・レジスタは、
データを左方向へシフトするのか、又は右方向へシフト
するのかを制御する制御入力を有し、前記直列双方向シ
フト・レジスタは右方向へシフトさせるデータ用の第１
のデータ入力を有し、かつ左方向へシフトさせるデータ
用の第２のデータ入力を有し、前記データ入力の一方は
クリア状態に保持され、前記データ入力の他方はセット
状態に保持されることを特徴とする第１５項記載のディ
ジタル遅延線。

【００５４】（１７）前記遅延素子はインバータであ
り、複数の前記遅延ユニットは連鎖状構造内に配列され
ており、前記第１の遅延ユニットは他の前記遅延ユニッ
トの前記第１のインバータの出力に接続された前記第１
のインバータの入力を有し、前記第１の遅延ユニット
は、前記他の遅延ユニットの前記第２のスイッチング素
子を介して前記他の遅延ユニットの前記第２のインバー
タの入力に接続された前記第２のインバータの出力を有
し、前記他の遅延ユニットの前記第１のインバータの入
力及び前記第２のインバータの出力は直列に配列されて
前記遅延路セクションが選択的に挿入可能なリング・オ
シレータとして前記ディジタル遅延線を構築する更なる
インバータを有することを特徴とする第１２項記載のデ
ィジタル遅延線。

【００５５】（１８）前記第１のインバータの入力と前
記他の遅延ユニットの前記第２のインバータの出力との
間に前記更なるインバータと直列に配列されて前記第１
のインバータの入力と前記他の遅延ユニットの前記第２
のインバータの出力との間に前記更なるインバータを選
択的に挿入して、かつ電気的に直列接続させる、及び切
り離すようにさせるスイッチング素子を含むことを特徴
とする第１７項記載のディジタル遅延線。

【００５６】（１９）付加的な複数の前記遅延ユニット
は前記連鎖状構造に設けられ、前記付加的な各遅延ユニ
ットは、前記第第１の遅延ユニットを前記他の遅延ユニ
ットに接続する形式により、前に隣接する遅延ユニット
に接続されていることを特徴とする第１７項記載のディ
ジタル遅延線。

【００５７】（２０）それぞれが一連の交互的なパルス
立ち上りエッジ及びパルス下降エッジを含む一対の周期
的なディジタル波形を同期させる方法において、調整可
能な伝搬遅延を有する遅延路を介して周期的な第１のデ
ィジタル波形を伝搬させるステップと、前記遅延路の出
力から周期的な第２のディジタル波形を得るステップ
と、前記第２のディジタル波形のエッジが最終的に連続
的に対応する次の前記第１のディジタル波形のエッジを
過ぎて時間シフトされるまで、前記遅延路の前記伝搬遅
延を連続して増加させるステップを含み、前記第２の波
形の前記エッジが１／２サイクル以下により前記第１の
波形の対応するエッジに追従するときでも、前記遅延路
の前記伝搬遅延を増加させるステップとを含むことを特
徴とする方法。

【００５８】（２１）前記第２のディジタル波形のエッ
ジが所定の時間量以下により前記第１のディジタル波形
の対応するエッジに追従するときは、前記遅延路の前記
伝搬遅延を減少させるステップを含むことを特徴とする
第２０項記載の方法。

【００５９】（２２）電子装置において、複数の相互接
続された集積回路チップを備え、全ての前記集積回路チ
ップは、一連の交互的なパルス立ち上りエッジ及びパル
ス下降エッジを有する一つのシステム・クロック信号が
供給されるように接続され、前記各集積回路チップはフ
ェーズ・ロックド・ループ回路を有し、前記フェーズ・
ロックド・ループ回路は前記システム・クロック信号用
の入力を有し、かつ１出力を有する遅延路を定める手段
を含み、前記遅延路は前記入力と前記出力との間に調整
可能な伝搬遅延量を発生させ、前記遅延路は前記出力か
ら、一連の互的なパルス立ち上りエッジ及びパルス下降
エッジを有し、かつ前記集積回路チップ上の動作回路を
駆動するチップ・クロック信号を供給し、前記チップ・
クロック信号は前記遅延路により発生する遅延のために
前記システム・クロック信号に対して時間シフトされ、
前記フェーズ・ロックド・ループ回路は前記システム・
クロック信号と前記チップ・クロック信号との間の位相
関係を検出する位相検出器を更に含み、前記位相検出器
は前記システム・クロック信号及び前記チップ・クロッ
ク信号を印加するための複数の入力を有し、前記遅延路
は前記位相検出器に接続されて前記検出された位相関係
に基づいて前記位相検出器から制御信号を受け取り、か
つ前記遅延路は前記制御信号に応答して前記伝搬遅延量
を調整させ、前記位相検出器は、前記チップ・クロック
信号のエッジが１／２サイクル以下により対応する前記
システム・クロック信号のエッジに追従する時点で、最
終的に連続的に対応する次の前記チップ・クロック信号
のエッジを過ぎて時間シフトされるまで、前記遅延路に
その伝搬遅延量を増加させる第１の制御信号を出力する
制御回路を含むことを特徴とするフェーズ・ロックド・
ループ回路。

【００６０】（２３）周期的な第１のディジタル波形に
調整可能な伝搬遅延を有する遅延路（１３）を介して前
記第１の波形を伝搬させることにより得た周期的な第２
のディジタル波形を同期させる高性能ディジタル・フェ
ーズ・ロックド・ループ。開示した解決方法では、前記
第２のディジタル波形のエッジ（４３）が１／２サイク
ル以下により対応する前記第１のディジタル波形のエッ
ジ（４５）に追従していても、前記遅延路の遅延を増加
させる。この遅延は、最終的に、時間シフトにより前記
第２のディジタル波形のエッジが次に対応する前記第１
のディジタル波形のエッジ（４９）を過ぎるまで、増加
され続ける。

【図面の簡単な説明】

【図１】本発明によるディジタルＰＬＬ回路を示すブロ
ック図。

【図２】図１の位相検出器の一実施例の回路図。

【図３】Ａは図１のディジタル遅延線の一実施例の回路
図。Ｂは図３Ａの遅延線の個別的な遅延ユニットの回路
図。Ｃは図３Ａの遅延線をリング・オシレータとして構
築可能にする方法を示す図。Ｄは図３Ａの遅延線をリン
グ・オシレータとして構築可能にする方法を示す図。

【図４】図２の位相検出器の動作を示すタイミング図。

【図５】多重ＩＣ装置により実施された図１のＰＬＬ回
路を示すブロック図である。

【符号の説明】

１０ ＰＬＬ回路 １１ 位相検出器 １３ 遅延路 １５ ディジタル遅延線 １７ クロック信号分配回路 ２５ Ｄ型フリップ・フロップ ２７ 固定遅延素子 ２９ 双方向シフト・レジスタ ３１ 遅延ユニット ３３、３５ インバータ ３７、３９ パス・ゲ−ト

フロントページの続き (72)発明者 スタンリィ シー．キーニィ アメリカ合衆国テキサス州ダラス，シンフ ォニィ レーン 6429 (72)発明者 ロバート シー．マーチン アメリカ合衆国テキサス州ダラス，ノウル ビュー 14912 (72)発明者 ヨシノリ サトウ アメリカ合衆国テキサス州プラノ，プレス トン 6820，アパートメント ナンバー 324 (72)発明者 サムエル エス．ケイ．ラ アメリカ合衆国テキサス州ダラス，ウオル ナット ストリート 9831，アパートメン ト ナンバー ピー304

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一連の交互的なパルス立ち上りエッジ及
   びパルス下降エッジを有する第１のクロック信号と第２
   のクロック信号との間の位相関係を検出する位相検出器
   であって、前記第１及び第２のクロック信号が印加され
   る入力を有する前記位相検出器と、 前記第１のクロック信号用の入力を有し、かつ１出力を
   有する遅延路を定める手段であって、前記遅延路が前記
   入力と前記出力との間で伝搬遅延量の調整をし、前記第
   ２のクロック信号が前記遅延路の出力で発生され、前記
   第２のクロック信号が前記遅延路により発生した遅延の
   ために前記第１のクロック信号に対して時間シフトさ
   れ、前記遅延路が前記位相検出器に接続されて前記位相
   関係に基づき検出された制御信号を受け取り、かつ前記
   遅延路が前記制御信号に応答して前記伝搬遅延量を調整
   する前記手段とを備え、 前記位相検出器は、前記第２のクロック信号のエッジが
   最終的に１／２サイクル以下により対応する前記第１の
   クロック信号のエッジに追従する時点で、前記第２のク
   ロック信号の前記エッジが連続的に対応する次の前記第
   １のクロック信号のエッジを過ぎて時間シフトされるま
   で、前記遅延路に前記伝搬遅延量を増加させる第１の制
   御信号を出力する制御回路を含むことを特徴とするフェ
   ーズ・ロックド・ループ回路。
2. 【請求項２】 それぞれが一連の交互的なパルス立ち上
   りエッジ及びパルス下降エッジを含む一対の周期的なデ
   ィジタル波形を同期させるディジタル波形の同期方法に
   おいて、 調整可能な伝搬遅延を有する遅延路を介して周期的な第
   １のディジタル波形を伝搬させるステップと、 前記遅延路の出力から周期的な第２のディジタル波形を
   得るステップと、 前記第２のディジタル波形のエッジが最終的に連続的に
   対応する次の前記第１のディジタル波形のエッジを過ぎ
   て時間シフトされるまで、前記遅延路の前記伝搬遅延を
   連続して増加させるステップを含み、前記第２の波形の
   前記エッジが１／２サイクル以下により前記第１の波形
   の対応するエッジに追従するときでも、前記遅延路の前
   記伝搬遅延を増加させるステップとを含むことを特徴と
   する方法。