JP2000306399A - 半導体装置 - Google Patents

半導体装置

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JP2000306399A
JP2000306399A JP11114875A JP11487599A JP2000306399A JP 2000306399 A JP2000306399 A JP 2000306399A JP 11114875 A JP11114875 A JP 11114875A JP 11487599 A JP11487599 A JP 11487599A JP 2000306399 A JP2000306399 A JP 2000306399A
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Takashi Kubo
貴志 久保
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 内部クロック生成動作を容易かつ正確にテス
トできる半導体装置を提供する。 【解決手段】 ＳＤＲＡＭにおいて、メモリ回路８とデ
ータ出力回路１０の間に切換回路９を設ける。切換回路
９は、通常動作時はメモリ回路８の読出データＤ１〜Ｄ
ｉをデータ出力回路１０に与え、テスト時はＤＬＬ回路
２に含まれるアップ／ダウンカウンタ４のカウント信号
Ｃ１〜Ｃｊをデータ出力回路１０に与える。テスト時の
出力信号Ｃ１〜Ｃｊをモニタすることにより、ＤＬＬ回
路２が正常か否かを容易かつ正確にテストできる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、外部クロック信号に同期して動作する半導体
装置に関する。
【０００２】
【従来の技術】近年、メモリシステムの高速化に伴い、
ＳＤＲＡＭのような半導体記憶装置では、信号の入出力
タイミングに対する規定が極度に厳密になってきてい
る。
【０００３】ＳＤＲＡＭでは、ＤＬＬ回路によって外部
クロック信号に同期した内部クロック信号が生成され、
その内部クロック信号がデータおよびそのストローブ信
号の出力のトリガ信号とされている。このＤＬＬ回路
は、外部クロック信号を遅延させて内部クロック信号を
生成する可変遅延回路と、外部クロック信号の入力パス
とデータの出力パスとを考慮して求められた遅延時間分
だけ内部クロック信号を遅延させてダミークロック信号
を生成するＩ／Ｏレプリカ回路と、外部クロック信号と
ダミークロック信号の位相を比較し、比較結果に基づい
て可変遅延回路の遅延時間を制御する位相比較器とを含
む。これにより、データおよびそのストローブ信号の出
力タイミングを外部クロック信号に完全に同期させるこ
とが可能となっている。
【０００４】
【発明が解決しようとする課題】このようにＤＬＬ回路
はＳＤＲＡＭにおいて極めて重要な役割を果たしている
にもかかわらず、従来はＤＬＬ回路の動作状態について
は出力データやストローブ信号から間接的にモニタする
しか方法がなかった。
【０００５】しかし、これではＤＬＬ回路以外の回路ブ
ロックの影響を排除することができず、ＤＬＬ回路を正
確にテストすることができなかった。
【０００６】それゆえに、この発明の主たる目的は、内
部クロック生成動作を容易かつ正確にテストできる半導
体装置を提供することである。
【０００７】
【課題を解決するための手段】請求項１に係る発明は、
外部クロック信号に同期して動作する半導体装置であっ
て、可変遅延回路、位相比較器、アップ／ダウンカウン
タ、内部回路および出力回路を備える。可変遅延回路
は、外部クロック信号を遅延させて内部クロック信号を
生成する。可変遅延回路の遅延時間は制御可能となって
いる。位相比較器は、外部クロック信号と内部クロック
信号の位相を比較し、内部クロック信号の位相が外部ク
ロック信号の位相よりも遅れていることに応じて可変遅
延回路の遅延時間を減少させるための第１の制御信号を
出力し、内部クロック信号の位相が外部クロック信号の
位相よりも進んでいることに応じて可変遅延回路の遅延
時間を増大させるための第２の制御信号を出力する。ア
ップ／ダウンカウンタは、第１および第２の制御信号の
うちの一方の制御信号が出力されたことに応じてそのカ
ウント値が増大し、他方の制御信号が出力されたことに
応じてそのカウント値が減少する。内部回路は、内部ク
ロック信号に同期して所定の動作を行なう。出力回路
は、通常動作時は内部回路で生成された信号を外部に出
力し、テスト時はアップ／ダウンカウンタのカウント値
を外部に出力する。
【０００８】請求項２に係る発明では、請求項１に係る
発明のアップ／ダウンカウンタは、そのカウント値によ
って可変遅延回路の遅延時間を制御する。
【０００９】請求項３に係る発明では、請求項１に係る
発明に、シフトレジスタがさらに設けられる。シフトレ
ジスタは、それぞれが、第１または第２の論理をとる信
号を保持・出力し、第１および第２の制御信号のうちの
一方の制御信号が出力されたことに応じて出力している
論理を次段にシフトし、他方の制御信号が出力されたこ
とに応じて出力している論理を前段にシフトする直列接
続された複数のレジスタを含み、複数のレジスタの出力
信号によって可変遅延回路の遅延時間を制御する。
【００１０】請求項４に係る発明では、請求項３に係る
発明のシフトレジスタの複数のレジスタのうちの初段側
の複数のレジスタの各々は第１の論理の信号を保持し、
他のレジスタの各々は第２の論理の信号を保持してい
る。
【００１１】請求項５に係る発明では、請求項３に係る
発明のシフトレジスタの複数のレジスタのうちのいずれ
か１つのレジスタが第１の論理の信号を保持し、他のレ
ジスタの各々は第２の論理の信号を保持している。
【００１２】請求項６に係る発明では、請求項１から５
のいずれかに係る発明の内部回路は、内部クロック信号
に同期して記憶データを読出すメモリ回路であり、出力
回路は、切換回路およびデータ出力回路を含む。切換回
路は、メモリ回路の読出データとアップ／ダウンカウン
タのカウント値とを受け、通常動作時はメモリ回路の読
出データを通過させ、テスト時はアップ／ダウンカウン
タのカウント値を通過させる。データ出力回路は、切換
回路を通過したメモリ回路の読出データおよびアップ／
ダウンカウンタのカウント値を外部に出力する。
【００１３】請求項７に係る発明は、外部クロック信号
に同期して動作する半導体装置であって、可変遅延回
路、位相比較器、シフトレジスタ、内部回路、および出
力回路を備える。可変遅延回路は、外部クロック信号を
遅延させて内部クロック信号を生成する。可変遅延回路
の遅延時間は制御可能となっている。位相比較器は、外
部クロック信号と内部クロック信号の位相を比較し、内
部クロック信号の位相が外部クロック信号の位相よりも
遅れていることに応じて可変遅延回路の遅延時間を減少
させるための第１の制御信号を出力し、内部クロック信
号の位相が外部クロック信号の位相よりも進んでいるこ
とに応じて可変遅延回路の遅延時間を増大させるための
第２の制御信号を出力する。シフトレジスタは、予め複
数のグループに分割され、それぞれが、第１または第２
の論理をとる信号を保持・出力し、第１および第２の制
御信号のうちの一方の制御信号が出力されたことに応じ
て出力している論理を次段にシフトし、他方の制御信号
が出力されたことに応じて出力している論理を前段にシ
フトする直列接続された複数のレジスタを含み、複数の
レジスタの出力信号によって可変遅延回路の遅延時間を
制御する。内部回路は、内部クロック信号に同期して所
定の動作を行なう。出力回路は、通常動作時は内部回路
で生成された信号を外部に出力し、テスト時は各グルー
プのうちの少なくとも１つのレジスタの出力信号を外部
に出力する。
【００１４】請求項８に係る発明では、請求項７に係る
発明の出力回路は、テスト時は複数のレジスタの出力信
号を複数回に分けて時分割で出力する。
【００１５】請求項９に係る発明では、請求項７に係る
発明の各グループのうちのいずれかのレジスタが予め選
択され、出力回路は、テスト時は各グループの予め選択
されたレジスタの出力信号を外部に出力する。
【００１６】請求項１０に係る発明では、請求項９に係
る発明の出力回路は、複数のグループから予め選択され
た複数のレジスタの出力信号を複数回に分けて時分割で
出力する。
【００１７】請求項１１に係る発明では、請求項７に係
る発明に、各グループに対応して設けられ、対応のグル
ープに属する複数のレジスタの出力信号の論理和、論理
積または排他的論理和信号を生成するための第１の論理
回路がさらに設けられる。出力回路は、テスト時は各第
１の論理回路の出力信号を外部に出力する。
【００１８】請求項１２に係る発明では、請求項１１に
係る発明の出力回路は、複数の第１の論理回路の出力信
号を複数回に分けて時分割で出力する。
【００１９】請求項１３に係る発明では、請求項７から
１２のいずれかに係る発明の各グループの複数のレジス
タは、さらに複数の小グループに分割され、判定回路が
さらに設けられる。判定回路は、各グループの複数のレ
ジスタの出力信号の論理が一致しているか否かを判定
し、一致していないグループを選択する。出力回路は、
さらに、テスト時は判定回路によって選択されたグルー
プに属する各小グループのうちの少なくとも１つのレジ
スタの出力信号を外部に出力する。
【００２０】請求項１４に係る発明では、請求項１３に
係る発明のテストは、第１および第２のテストに分割さ
れる。出力回路は、第１のテスト時は各グループのうち
の少なくとも１つのレジスタの出力信号を外部に出力
し、第２のテスト時は判定回路によって選択されたグル
ープに属する各小グループのうちの少なくとも１つのレ
ジスタの出力信号を外部に出力する。
【００２１】請求項１５に係る発明では、請求項１３ま
たは１４に係る発明の出力回路は、テスト時は判定回路
によって選択されたグループに属する各小グループの複
数のレジスタの出力信号を複数回に分けて時分割で出力
する。
【００２２】請求項１６に係る発明では、請求項１３ま
たは１４に係る発明の各小グループのうちのいずれかの
レジスタが予め選択される。出力回路は、テスト時は判
定回路によって選択されたグループに属する各小グルー
プの予め選択されたレジスタの出力信号を外部に出力す
る。
【００２３】請求項１７に係る発明では、請求項１６に
係る発明の出力回路は、複数の小グループから予め選択
された複数のレジスタの出力信号を複数回に分けて時分
割で出力する。
【００２４】請求項１８に係る発明では、請求項１３ま
たは１４に係る発明に、第２の論理回路がさらに設けら
れる。第２の論理回路は、各小グループに対して設けら
れ、対応の小グループに属する複数のレジスタの出力信
号の論理和、論理積または排他的論理和信号を生成す
る。出力回路は、テスト時は判定回路によって選択され
たグループに属する各小グループに対応する第２の論理
回路の出力信号を外部に出力する。
【００２５】請求項１９に係る発明では、請求項１８に
係る発明の出力回路は、複数の第２の論理回路の出力信
号を複数回に分けて時分割で出力する。
【００２６】請求項２０に係る発明では、請求項７から
１９のいずれかに係る発明のシフトレジスタの複数のレ
ジスタのうちの初段側の複数のレジスタの各々が第１の
論理の信号を保持し、他のレジスタの各々は第２の論理
の信号を保持している。
【００２７】請求項２１に係る発明では、請求項７から
１９のいずれかに係る発明のシフトレジスタの複数のレ
ジスタのうちのいずれか１つのレジスタが第１の論理の
信号を保持し、他のレジスタの各々が第２の論理の信号
を保持している。
【００２８】請求項２２に係る発明では、請求項７から
２１のいずれかに係る発明の内部回路は、内部クロック
信号に同期して記憶データを読出すメモリ回路であり、
出力回路は、切換回路およびデータ出力回路を含む。切
換回路は、メモリ回路の読出データと各グループのうち
の少なくとも１つのレジスタの出力信号とを受け、通常
動作時はメモリ回路の読出データを通過させ、テスト時
は各グループのうちの少なくとも１つのレジスタの出力
信号を通過させる。データ出力回路は、切換回路を通過
したメモリ回路の読出データおよび各グループのうちの
少なくとも１つのレジスタの出力信号を外部に出力す
る。
【００２９】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＳＤＲＡＭの要部を示すブロッ
ク図である。図１を参照して、このＳＤＲＡＭは、入力
バッファ１、ＤＬＬ回路２、メモリ回路８、切換回路
９、データ出力回路１０、出力バッファ１１および外部
出力ピン群Ｐを備え、ＤＬＬ回路２は、位相比較器３、
アップ／ダウンカウンタ４、デコーダ５、可変遅延回路
６およびＩ／Ｏレプリカ回路７を含む。
【００３０】入力バッファ１は、外部から与えられるク
ロック信号ｅｘｔＣＬＫを位相比較器３および可変遅延
回路６に伝達する。位相比較器３は、外部クロック信号
ｅｘｔＣＬＫに同期して動作し、入力バッファ１からの
外部クロック信号ｅｘｔＣＬＫとＩ／Ｏレプリカ回路７
からのダミークロック信号ｉｎｔＣＬＫ′との位相を比
較し、外部クロック信号ｅｘｔＣＬＫよりもダミークロ
ック信号ｉｎｔＣＬＫ′が遅れている場合はダミークロ
ック信号ｉｎｔＣＬＫ′の位相を進めるためのパルス信
号ＵＰを出力し、外部クロック信号ｅｘｔＣＬＫよりも
ダミークロック信号ｉｎｔＣＬＫ′が進んでいる場合は
ダミークロック信号ｉｎｔＣＬＫ′の位相を遅らせるた
めのパルス信号ＤＯＷＮを出力する。
【００３１】アップ／ダウンカウンタ４は、位相比較器
３から出力されるパルス信号ＵＰ，ＤＯＷＮのパルスを
カウントし、ｊビット（ただし、ｊは自然数である）の
カウント信号Ｃ１〜Ｃｊをデコーダ５および切換回路９
に与える。アップ／ダウンカウンタ４のカウント信号Ｃ
１〜Ｃｊは、パルス信号ＵＰが入力されるごとに増加
し、パルス信号ＤＯＷＮが入力されるごとに減少する。
【００３２】デコーダ５は、アップ／ダウンカウンタ４
の出力信号Ｃ１〜Ｃｊをデコードして可変遅延回路６の
遅延時間を制御する。すなわち、デコーダ５は、図２に
示すように、複数（図では８つ）のデコーダ単位回路１
２．１〜１２．８を含む。デコーダ単位回路１２．１〜
１２．８の各々には、予め固有のカウント信号Ｃ１〜Ｃ
ｊが割当てられている。アップ／ダウンカウンタ４から
カウント信号Ｃ１〜Ｃｊが入力されると、そのカウント
信号Ｃ１〜Ｃｊに対応するデコーダ単位回路（たとえば
１２．５）の出力信号φ５が活性化レベルの「Ｈ」レベ
ルとなり、他のデコーダ単位回路（この場合は１２．１
〜１２．４，１２．６〜１２．８）の出力信号φ１〜φ
４，φ６〜φ８は非活性化レベルの「Ｌ］レベルとな
る。
【００３３】可変遅延回路６は、入力バッファ１からの
外部クロック信号ｅｘｔＣＬＫを遅延させて内部クロッ
ク信号ｉｎｔＣＬＫを生成し、その内部クロック信号ｉ
ｎｔＣＬＫをＩ／Ｏレプリカ回路７、メモリ回路８およ
びデータ出力回路１０に与える。可変遅延回路６の遅延
時間は、デコーダ５によって制御される。
【００３４】すなわち、可変遅延回路６は、図２に示す
ように、直列接続された複数（この場合は８つ）の遅延
単位回路１３．１〜１３．８を含む。外部クロック信号
ｅｘｔＣＬＫは遅延単位回路１３．１〜１３．８の各々
に入力され、内部クロック信号ｉｎｔＣＬＫは最終段の
遅延単位回路１３．８から出力される。
【００３５】たとえば遅延単位回路１３．５は、図３に
示すように、入力ノードＮ１、出力ノードＮ２、外部ク
ロック入力ノードＮ３、制御信号入力ノードＮ４、クロ
ックドインバータ１４，１５、およびインバータ１６，
１７を含む。入力ノードＮ１は前段の遅延単位回路１
３．４の出力ノードに接続され、出力ノードＮ２は次段
の遅延単位回路１３．６の入力ノードに接続される。外
部クロック入力ノードＮ３には外部クロック信号ｅｘｔ
ＣＬＫが入力され、制御信号入力端子Ｎ４には、対応の
デコーダ単位回路１２．５からの制御信号φ５が入力さ
れる。
【００３６】クロックドインバータ１４およびインバー
タ１６は、入力ノードＮ１と出力ノードＮ２の間に直列
接続される。クロックドインバータ１５は、外部クロッ
ク入力ノードＮ３とインバータ１６の入力ノードとの間
に接続される。制御信号入力ノードＮ４は、クロックド
インバータ１４の反転制御ノードおよびクロックドイン
バータ１５の制御ノードに接続される。インバータ１７
は、制御信号入力ノードＮ４とクロックドインバータ１
４の制御ノードおよびクロックドインバータ１５の反転
制御ノードとの間に接続される。
【００３７】制御信号φ５が活性化レベルの「Ｈ」レベ
ルの場合は、クロックドインバータ１５が活性化され、
クロックドインバータ１４が非活性化されて、外部クロ
ック入力ノードＮ３を介して与えられた外部クロック信
号ｅｘｔＣＬＫがインバータ１５，１６で遅延されて次
段の遅延単位回路１３．６に出力される。制御信号φ５
が非活性化レベルの「Ｌ」レベルの場合は、クロックド
インバータ１４が活性化され、クロックドインバータ１
５が非活性化されて、前段の遅延単位回路１３．４から
与えられたクロック信号がインバータ１４，１６で遅延
されて次段の遅延単位回路１３．６に出力される。他の
遅延単位回路１３．１〜１３．４，１３．６〜１３．８
も遅延単位回路１３．５と同じ構成である。ただし、初
段の遅延単位回路１３．１の入力ノードには外部クロッ
ク信号ｅｘｔＣＬＫが入力される。
【００３８】図２では、デコーダ単位回路１２．５の出
力信号φ５が活性化レベルの「Ｈ」レベルとなり、外部
クロック信号ｅｘｔＣＬＫが遅延単位回路１３．５〜１
３．８で遅延されて内部クロック信号ｉｎｔＣＬＫにな
っている状態が示される。デコーダ単位回路１２．６の
出力信号φ６が活性化レベルの「Ｈ」レベルになると、
外部クロック信号ｅｘｔＣＬＫが遅延単位回路１３．６
〜１３．８で遅延されて内部クロック信号ｉｎｔＣＬＫ
になり、内部クロック信号ｉｎｔＣＬＫの位相が図２の
状態よりも進む。デコーダ単位回路１２．４の出力信号
φ４が活性化レベルの「Ｈ」レベルになると、外部クロ
ック信号ｅｘｔＣＬＫが遅延単位回路１３．４〜１３．
８で遅延されて内部クロック信号ｉｎｔＣＬＫになり、
内部クロック信号ｉｎｔＣＬＫの位相が図２の状態より
も遅れる。
【００３９】図１に戻って、Ｉ／Ｏレプリカ回路７は、
入力バッファ１、データ出力回路１０および出力バッフ
ァ１１の各々の遅延時間を考慮して定められた遅延時間
を有し、可変遅延回路６からの内部クロック信号ｉｎｔ
ＣＬＫを遅延させてダミークロック信号ｉｎｔＣＬＫ′
を生成し、位相比較器３に与える。
【００４０】メモリ回路８は、行列状に配列された複数
のメモリセルを含み、内部クロック信号ｉｎｔＣＬＫに
同期して動作する。各メモリセルには、固有のアドレス
が割当てられている。書込アドレスおよび書込データを
与えるとそのアドレスに対応するメモリセルにそのデー
タが書込まれ、読出アドレスを与えるとそのアドレスに
対応するメモリセルのデータが読出される。このメモリ
回路８では、同時にｉビット（ただし、ｉはｊ以上の自
然数である）のデータＤ１〜Ｄｉの書込／読出が可能と
なっている。
【００４１】切換回路９は、テスト信号ＴＥが活性化レ
ベルの「Ｈ」レベルの場合はアップ／ダウンカウンタ４
の出力信号Ｃ１〜Ｃｊをデータ出力回路１０に与え、テ
スト信号ＴＥが非活性化レベルの「Ｌ」レベルの場合は
メモリ回路８の読出データＤ１〜Ｄｉをデータ出力回路
１０に与える。
【００４２】切換回路９は、それぞれデータＤ１〜Ｄｉ
に対応して設けられたｉ個のスイッチ１８．１〜１８．
ｉを含む。スイッチ１８．１は、図４に示すように、デ
ータ入力ノードＮ１１、カウント信号入力ノードＮ１
２、出力ノードＮ１３、トランスファゲート１９，２０
およびインバータ２１を含む。トランスファゲート１９
はデータ入力ノードＮ１１と出力ノードＮ１３との間に
接続され、トランスファゲート２０はカウント信号入力
ノードＮ１２と出力ノードＮ１３との間に接続される。
テスト信号ＴＥは、トランスファゲート２０の制御ノー
ドに直接入力されるとともに、インバータ２１を介して
トランスファゲート１９の制御ノードに入力される。デ
ータ入力ノードＮ１１には対応のデータＤ１が入力さ
れ、カウント信号入力ノードＮ１２には対応のカウント
信号Ｃ１が入力され、出力ノードＮ１３はデータ出力回
路１０に接続される。
【００４３】テスト信号ＴＥが活性化レベルの「Ｈ」レ
ベルになると、トランスファゲート２０が導通し、トラ
ンスファゲート１９が非導通になって、カウンタ４のカ
ウント信号Ｃ１がトランスファゲート２０を介してデー
タ出力回路１０に与えられる。テスト信号ＴＥが非活性
化レベルの「Ｌ」レベルになると、トランスファゲート
１９が導通しトランスファゲート２０が非導通になっ
て、メモリ回路８の読出データＤ１がトランスファゲー
ト１９を介してデータ出力回路１０に与えられる。他の
スイッチ１８．２〜１８．ｉ（図示せず）も同様の構成
である。ただし、スイッチ１８．ｊ＋１〜１８．ｉのカ
ウント信号入力ノードＮ１２には一定電位（たとえば
「Ｌ」レベル）が与えられる。
【００４４】データ出力回路１０は、切換回路９を介し
て与えられたメモリ回路８の読出データＤ１〜Ｄｉまた
はアップ／ダウンカウンタ４のカウント信号Ｃ１〜Ｃｊ
を一旦保持した後、可変遅延回路６から与えられた内部
クロック信号ｉｎｔＣＬＫに同期して出力バッファ１１
に与える。出力バッファ１１は、データ出力回路１０か
ら与えられた読出データＤ１〜Ｄｉまたはカウント信号
Ｃ１〜Ｃｊを外部出力ピン群Ｐを介してチップの外部に
出力する。
【００４５】次に、図１〜図４で示したＳＤＲＡＭの動
作について簡単に説明する。外部クロック信号ｅｘｔＣ
ＬＫは、入力バッファ１を介して位相比較器３および可
変遅延回路６に与えられ、可変遅延回路６で遅延されて
内部クロック信号ｉｎｔＣＬＫとなる。内部クロック信
号ｉｎｔＣＬＫは、Ｉ／Ｏレプリカ回路７で遅延されて
ダミークロック信号ｉｎｔＣＬＫ′となり、位相比較器
３に与えられる。
【００４６】外部クロック信号ｅｘｔＣＬＫとダミーク
ロック信号ｉｎｔＣＬＫ′の位相が位相比較器３で比較
され、ダミークロック信号ｉｎｔＣＬＫ′の位相が遅れ
ている場合はパルス信号ＵＰがアップ／ダウンカウンタ
４に与えられ、ダミークロック信号ｉｎｔＣＬＫ′の位
相が進んでいる場合はパルス信号ＤＯＷＮがアップ／ダ
ウンカウンタ４に与えられる。アップ／ダウンカウンタ
４のカウント信号Ｃ１〜Ｃｊは、デコーダ５によってデ
コードされる。可変遅延回路６の遅延時間は、デコーダ
５によって制御される。ダミークロック信号ｉｎｔＣＬ
Ｋ′の位相が進んでいる場合は可変遅延回路６の遅延時
間が長くなり、ダミークロック信号ｉｎｔＣＬＫ′の位
相が遅れている場合は可変遅延回路６の遅延時間が短く
なる。したがって、外部クロック信号ｅｘｔＣＬＫとダ
ミークロック信号ｉｎｔＣＬＫ′の位相は一致すること
となる。
【００４７】通常動作時は、メモリ回路８の読出データ
Ｄ１〜Ｄｉが切換回路９を介してデータ出力回路１０に
与えられる。読出データＤ１〜Ｄｉは、データ出力回路
１０に一旦保持された後、内部クロック信号ｉｎｔＣＬ
Ｋに同期して外部に出力される。入力バッファ１、デー
タ出力回路１０および出力バッファ１１などの遅延時間
はＩ／Ｏレプリカ回路７で補償されているので、読出デ
ータＤ１〜Ｄｉは外部クロック信号ｅｘｔＣＬＫに正確
に同期して出力される。
【００４８】テスト動作時は、アップ／ダウンカウンタ
４のカウント信号Ｃ１〜Ｃｊが切換回路９を介してデー
タ出力回路１０に与えられる。カウント信号Ｃ１〜Ｃｊ
は、データ出力回路１０に一旦保持された後、内部クロ
ック信号ｉｎｔＣＬＫに同期して外部に出力される。こ
のカウント信号Ｃ１〜Ｃｊをモニタすることにより、Ｄ
ＬＬ回路２が初期状態からロック状態に至るまで正常に
動作しているかどうかの評価や、ロック状態に至った後
の揺らぎの状態の評価をメモリ回路８の影響を受けるこ
となく容易かつ正確に行なうことができる。
【００４９】［実施の形態２］図５は、この発明の実施
の形態２によるＳＤＲＡＭの要部を示すブロック図であ
る。図５を参照して、このＳＤＲＡＭが図１のＳＤＲＡ
Ｍと異なる点は、ＤＬＬ回路２がＤＬＬ回路２２で置換
され、アップ／ダウンカウンタ２５が新たに設けられて
いる点である。
【００５０】ＤＬＬ回路２２は、位相比較器３′、Ｉ／
Ｏレプリカ回路７、シフトレジスタ２３および可変遅延
回路２４を含む。Ｉ／Ｏレプリカ回路７は、図１で示し
たものと同じである。位相比較器３′は、基本的には図
１の位相比較器３と同じ機能を有するが、信号ＵＰおよ
び信号ＤＯＷＮの代わりに信号ＵＰ１，ＵＰ２および信
号ＤＯＷＮ１，ＤＯＷＮ２を出力する。信号ＵＰ，ＤＯ
ＷＮは、図６に示すように、内部クロック信号ｉｎｔＣ
ＬＫの立上がりエッジに同期して外部クロック信号ｅｘ
ｔＣＬＫの半周期分だけ出力される。信号ＵＰ１，ＤＯ
ＷＮ１は、外部クロック信号ｅｘｔＣＬＫの立上がりエ
ッジに同期して外部クロック信号ｅｘｔＣＬＫの半周期
分だけ出力される。信号ＵＰ２，ＤＯＷＮ２は、それぞ
れ信号ＵＰ１，ＤＯＷＮ１に続いて外部クロック信号ｅ
ｘｔＣＬＫの半周期分だけ出力される。
【００５１】シフトレジスタ２３は、図７に示すよう
に、直列接続された複数（図では１６）のレジスタＲ１
〜Ｒ１６を含む。レジスタＲ１０は、図８に示すよう
に、第１入力ノードＮ２１、第１出力ノードＮ２２、第
２入力ノードＮ２３、第２出力ノードＮ２４、トランス
ファゲート２７〜３０、およびインバータ３１〜３８を
含む。トランスファゲート２７、インバータ３１，３
２、トランスファゲート２８およびインバータ３３，３
４は、第１入力ノードＮ２１と第１出力ノードＮ２２の
間に直列接続される。トランスファゲート２９、インバ
ータ３５，３６、トランスファゲート３０およびインバ
ータ３７，３８は、第２入力ノードＮ２３と第２出力ノ
ードＮ２４の間に直列接続される。インバータ３１と３
７、３３と３５はそれぞれ逆並列に接続される。
【００５２】トランスファゲート２７〜３０の制御ノー
ドには、それぞれ信号ＤＯＷＮ２，ＤＯＷＮ１，ＵＰ
２，ＵＰ１が入力される。インバータ３２の出力信号
は、このレジスタＲ１０の出力信号φ１０となる。第１
入力ノードＮ２１および第２出力ノードＮ２４は、それ
ぞれ前段のレジスタＲ９の第１出力ノードおよび第２入
力ノードに接続される。第２入力ノードＮ２３および第
１出力ノードＮ２２は、それぞれ次段のレジスタＲ１１
の第１入力ノードおよび第２出力ノードに接続される。
【００５３】今、第１入力ノードＮ２１および第２入力
ノードＮ２３が「Ｈ」レベルになり、第１出力ノードＮ
２２および第２出力ノードＮ２４が「Ｌ」レベルにな
り、インバータ３２，３６の出力が「Ｈ」レベルになっ
ているものとする。信号ＵＰ１，ＵＰ２が活性化レベル
の「Ｈ」レベルになると、トランスファゲート３０，２
９が導通してインバータ３１，３２，３７，３８の各々
の出力レベルが反転され、信号φ１０が「Ｌ」レベルに
なる。信号ＤＯＷＮ１，ＤＯＷＮ２が活性化レベルの
「Ｈ」レベルになると、トランスファゲート２８，２７
が導通してインバータ３３〜３６の各々の出力レベルが
反転して第１出力ノードＮ２２が「Ｈ」レベルになる。
他のレジスタＲ１〜Ｒ９，Ｒ１１〜Ｒ１６も同様の構成
である。
【００５４】可変遅延回路２４は、直列接続された遅延
単位回路２６．１〜２６．４を含む。遅延単位回路２
６．１〜２６．４は、それぞれレジスタＲ１〜Ｒ４，Ｒ
５〜Ｒ８，Ｒ９〜Ｒ１２，Ｒ１３〜Ｒ１６の出力信号φ
１〜φ４，φ５〜φ８，φ９〜φ１２，φ１３〜φ１６
を受ける。
【００５５】遅延単位回路２６．３は、図９に示すよう
に、インバータ４０，４１、ＮチャネルＭＯＳトランジ
スタ４２〜４５およびキャパシタ４６〜４９を含む。イ
ンバータ４０，４１は、入力ノードＮ３１と出力ノード
Ｎ３３の間に直列接続される。ＮチャネルＭＯＳトラン
ジスタ４２とキャパシタ４６、ＮチャネルＭＯＳトラン
ジスタ４３とキャパシタ４７、ＮチャネルＭＯＳトラン
ジスタ４４とキャパシタ４８、ＮチャネルＭＯＳトラン
ジスタ４５とキャパシタ４９は、それぞれインバータ４
０の出力ノードＮ３２と接地電位ＧＮＤのラインとの間
に並列接続される。ＮチャネルＭＯＳトランジスタ４２
〜４５のゲートは、それぞれ対応のレジスタＲ９〜Ｒ１
２の出力信号φ９〜φ１２を受ける。
【００５６】今、信号φ９，φ１０が活性化レベルの
「Ｈ」レベルになり、信号φ１１，φ１２が非活性化レ
ベルの「Ｌ」レベルになっているものとする。この場合
は、ＮチャネルＭＯＳトランジスタ４２〜４５のうちの
ＮチャネルＭＯＳトランジスタ４２，４３のみが導通
し、キャパシタ４６〜４９のうちの２つのキャパシタ４
６，４７のみがインバータ４０の出力ノードＮ３２に接
続されている。信号φ１１が「Ｈ」レベルになると、Ｎ
チャネルＭＯＳトランジスタ４４が導通してキャパシタ
４８がノードＮ３２に接続され、インバータ４０の負荷
容量が大きくなって遅延回路２６．３の遅延時間が長く
なる。逆に、信号φ１０が「Ｌ」レベルになると、Ｎチ
ャネルＭＯＳトランジスタ４３が非導通になってキャパ
シタ４２がノードＮ３２から切離され、インバータ４０
の負荷容量が小さくなって遅延単位回路２６．３の遅延
時間が短くなる。他の遅延単位回路２６．１，２６．
２，２６．４も同様の構成である。
【００５７】図７では、レジスタＲ１〜Ｒ１０の出力信
号φ１〜φ１０が活性化レベルの「Ｈ」レベルとなり、
レジスタＲ１１〜Ｒ１６の出力信号φ１１〜φ１６が非
活性化レベルの「Ｌ」レベルとなっている状態が示され
る。遅延単位回路２６．３では、上述のとおり２つのキ
ャパシタ４６，４７がノードＮ３２に接続されて遅延時
間が中間の時間になり、遅延単位回路２６．１，２６．
２では４つのキャパシタ４６〜４９がノードＮ３２に接
続されて遅延時間が最大になり、遅延単位回路２６．４
では４つのキャパシタ４６〜４９がノードＮ３２に接続
されず遅延時間が最小になっている。レジスタＲ１１の
出力信号が活性化レベルの「Ｈ」レベルになると、可変
遅延回路２４の遅延時間が長くなり、内部クロック信号
ｉｎｔＣＬＫの位相が図７の状態よりも遅れる。レジス
タＲ１０の出力信号が非活性化レベルの「Ｌ」レベルに
なると、可変遅延回路２４の遅延時間が短くなって内部
クロック信号ｉｎｔＣＬＫの位相が図７の状態よりも進
む。したがって、このＤＬＬ回路２２は、図１のＤＬＬ
回路２と同様に動作する。
【００５８】図５に戻って、アップ／ダウンカウンタ２
５は、位相比較器３′の出力パルス信号ＵＰ１，ＤＯＷ
Ｎ１のパルス数をカウントし、ｊビットのカウント信号
Ｃ１〜Ｃｊを切換回路９に与える。アップ／ダウンカウ
ンタ２５のカウント信号Ｃ１〜Ｃｊは、パルス信号ＵＰ
１が入力されるごとに増加し、パルス信号ＤＯＷＮ１が
入力されるごとに減少する。他の構成および動作は実施
の形態１のＳＤＲＡＭと同じであるので、その説明は繰
返さない。
【００５９】この実施の形態でも、実施の形態１と同
様、アップ／ダウンカウンタ２５のカウント信号Ｃ１〜
Ｃｊをモニタすることにより、ＤＬＬ回路２２が初期状
態からロック状態に至るまで正常に動作しているかどう
かの評価や、ロック状態に至った後の揺らぎの状態の評
価をメモリ回路８の影響を受けることなく容易かつ正確
に行なうことができる。
【００６０】［実施の形態３］図１０は、この発明の実
施の形態３によるＳＤＲＡＭの要部を示すブロック図で
ある。図１０を参照して、このＳＤＲＡＭが図５のＳＤ
ＲＡＭと異なる点は、アップ／ダウンカウンタ２５が除
去され、切換回路９が切換回路５０で置換され、シフト
レジスタ２３の出力信号Ｓ１〜Ｓｍ（ただし、ｍはｉ以
下の自然数である）が切換回路５０に入力される点であ
る。
【００６１】このＳＤＲＡＭでは、図１１に示すよう
に、シフトレジスタ２３のレジスタＲ群がｍ個のグルー
プに分割され、ｍ個のグループの各々のうちの所定段
（図では各グループの最終段）のレジスタＲの出力信号
Ｓ１〜Ｓｍが切換回路５０に与えられる。
【００６２】切換回路５０は、図１１に示すように、そ
れぞれデータバスＤＢ１〜ＤＢｍに介挿されたスイッチ
５１．１〜５１．ｍを含む。データバスＤＢ１〜ＤＢｍ
は、それぞれメモリ回路８の読出データＤ１〜Ｄｍをデ
ータ出力回路１０に伝達させるために設けられている。
スイッチ５１．１は、図１２に示すように、データ入力
ノードＮ４１、制御信号入力ノードＮ４２、出力ノード
Ｎ４３、トランスファゲート５２，５３およびインバー
タ５４を含む。トランスファゲート５２はデータ入力ノ
ードＮ４１と出力ノードＮ４３の間に接続され、トラン
スファゲート５３は制御信号入力ノードＮ４２と出力ノ
ードＮ４３の間に接続される。テスト信号ＴＥは、トラ
ンスファゲート５３の制御ノードに直接入力されるとと
もに、インバータ５４を介してトランスファゲート５２
の制御ノードに入力される。データ入力ノードＮ４１に
はデータＤ１が入力され、制御信号入力ノードＮ４２に
は制御信号Ｓ１が入力される。
【００６３】テスト信号ＴＥが活性化レベルの「Ｈ」レ
ベルの場合は、トランスファゲート５３が導通し、トラ
ンスファゲート５２が非導通になって制御信号Ｓ１が出
力ノードＮ４３に伝達される。テスト信号ＴＥが非活性
化レベルの「Ｌ」レベルの場合は、トランスファゲート
５２が導通しトランスファゲート５３が非導通になって
データＤ１が出力ノードＮ４３に伝達される。他のスイ
ッチ５１．２〜５１．ｍも同様の構成である。
【００６４】したがって、切換回路５０は、テスト信号
ＴＥが活性化レベルの「Ｈ」レベルの場合はシフトレジ
スタ２３の出力信号Ｓ１〜Ｓｍをデータ出力回路１０に
与え、テスト信号ＴＥが非活性化レベルの「Ｌ」レベル
の場合はメモリ回路８の読出データＤ１〜Ｄｉをデータ
出力回路１０に与える。他の構成および動作は実施の形
態２と同様であるので、その説明は繰返さない。
【００６５】この実施の形態では、各グループの所定位
置のレジスタＲがデータ「１」と「０」のいずれを出力
しているかを容易に知ることができ、実施の形態２と同
じ効果が得られる。
【００６６】なお、この実施の形態では、各グループの
うちの１つのレジスタＲの出力信号のみを外部に出力し
たが、すべてのレジスタＲの出力信号を複数回に分けて
時分割で外部に出力してもよい。
【００６７】以下、実施の形態３の変更例について説明
する。図１３の変更例では、ｍ個のグループとスイッチ
５１．１〜５１．ｍの間にそれぞれＯＲ回路５５．１〜
５５．ｍが設けられる。ＯＲ回路５５．１は、第１番目
のグループのレジスタＲの出力信号の論理和信号Ｓ１を
生成し、その信号Ｓ１をスイッチ５１．１に与える。他
のＯＲ回路５５．２〜５５．ｍはＯＲ回路５５．１と同
様である。この変更例では、各グループにデータ「１」
を出力するレジスタＲ（斜線を施した部分）があるか否
かを容易に知ることができる。また、図１４に示すよう
に、ＯＲ回路５５．１〜５５．ｍの代わりにＡＮＤ回路
５６．１〜５６．ｍを設けても同じ効果が得られる。ま
た、図１５に示すように、ＯＲ回路５５．１〜５５．ｍ
の代わりにＥＸ−ＯＲ回路５７．１〜５７．ｍを設けて
も同じ効果が得られる。
【００６８】図１６は、他の変更例を示すブロック図で
あって、図１３と対比される図である。図１６を参照し
て、この変更例が図１３の変更例と異なる点は、シフト
レジスタ２３がシフトレジスタ２３′で置換されている
点である。シフトレジスタ２３′では、すべてのレジス
タＲのうちの１つのレジスタＲのみがデータ「１」を出
力し、データ「１」を出力するレジスタＲが信号ＵＰ
１，ＵＰ２，ＤＯＷＮ１，ＤＯＷＮ２に応答して移動し
ていく。この変更例では、各グループにデータ「１」を
出力するレジスタＲ（斜線を施した部分）があるか否か
を容易に知ることができる。ただし、この場合は、実施
の形態１のタイプの可変遅延回路６が用いられる。
【００６９】［実施の形態４］図１７は、この発明の実
施の形態４によるＳＤＲＡＭの要部を示すブロック図で
あって、図１３と対比される図である。図１７では、図
面および説明の簡単化のため、ｍ＝４とされている。ス
イッチ５１．３，５１．４は、それぞれデータバスＤＢ
１，ＤＢ２に介挿される。スイッチ５１．１，５１．２
は信号ＴＭ１で制御され、スイッチ５１．３，５１．４
は信号ＴＭ２で制御される。
【００７０】図１８は、信号ＴＭ１，ＴＭ２を生成する
ための信号発生回路６１の構成を示す回路ブロック図で
ある。信号発生回路６１は、ＮＡＮＤゲート６２、イン
バータ６３，６６、２ビットカウンタ６４およびＮＯＲ
ゲート６５，６７を含む。ＮＡＮＤゲート６２は、テス
ト信号ＴＥおよび外部クロック信号ｅｘｔＣＬＫを受け
る。ＮＡＮＤゲート６２の出力は、インバータ６３を介
してカウンタ６４に与えられる。
【００７１】カウンタ６４は、テスト信号ＴＥが活性化
レベルの「Ｈ」レベルの場合に活性化され、インバータ
６３の出力クロック信号のパルス数をカウントして２ビ
ットのカウント信号Ｃ１，Ｃ２を出力する。カウンタ６
４は、テスト信号ＴＥが非活性化レベルの「Ｌ」レベル
の場合にリセットされ、その出力信号Ｃ１，Ｃ２は１，
１に固定される。信号Ｃ１は、ＮＯＲゲート６５の一方
入力ノードに直接入力されるとともに、インバータ６６
を介してＮＯＲゲート６７の一方入力ノードに入力され
る。信号Ｃ２は、ＮＯＲゲート６５，６７の他方入力ノ
ードに入力される。ＮＯＲゲート６５，６７の出力は、
それぞれ信号ＴＭ１，ＴＭ２となる。信号ＴＭ１は、信
号Ｃ１，Ｃ２が０，０のときに「Ｈ」レベルになり、信
号Ｃ１，Ｃ２が１，０、０，１、１，１のとき「Ｌ」レ
ベルになる。信号ＴＭ２は、信号Ｃ１，Ｃ２が１，０の
ときに「Ｈ」レベルになり、Ｃ１，Ｃ２が０，０、０，
１、１，１のときに「Ｌ」レベルになる。
【００７２】次に、図１７および図１８で示したＳＤＲ
ＡＭの動作について説明する。テスト信号ＴＥが非活性
化レベルの「Ｌ」レベルの場合は、制御信号Ｓ１〜Ｓ４
がスイッチ５１．１〜５１．４で遮断され、データＤ
１，Ｄ２がデータバスＤＢ１，ＤＢ２を介してデータ出
力回路１０に与えられる。
【００７３】テスト信号ＴＥが活性化レベルの「Ｈ」レ
ベルの場合は、カウンタ６４のカウント信号Ｃ１，Ｃ２
が０，０、１，０、０，１、１，１となる４つのクロッ
クサイクル期間のうちカウンタ６４のカウント信号Ｃ
１，Ｃ２が０，０となる期間で信号ＴＭ１が「Ｈ」レベ
ルとなり、カウンタ６４のカウント信号Ｃ１，Ｃ２が
１，０となる期間で信号ＴＭ２が「Ｈ」レベルとなる。
信号ＴＭ１が「Ｈ」レベルの期間は制御信号Ｓ１，Ｓ２
がスイッチ５１．１〜５１．４を通過してデータ出力回
路１０に与えられ、信号ＴＭ２が「Ｈ」レベルの期間は
制御信号Ｓ３，Ｓ４がスイッチ５１．３，５１．４を通
過してデータ出力回路１０に与えられる。データ出力回
路１０は、内部クロック信号ｉｎｔＣＬＫに同期して制
御信号Ｓ１，Ｓ２；Ｓ３，Ｓ４を出力バッファ１１およ
び外部出力ピン群Ｐを介して外部に出力する。
【００７４】この実施の形態では、実施の形態３と同じ
効果が得られるほか、テスト時に使用するデータバスの
数およびモニタ装置の入力端子数が少なくて済む。
【００７５】なお、この実施の形態では、ＯＲ回路５
５．１〜５５．４の出力信号を２回に分けて時分割で出
力したが、４回に分けて時分割で出力してもよい。
【００７６】［実施の形態５］図１９は、この発明の実
施の形態５によるＳＤＲＡＭの要部を示す図であって、
図１１と対比される図である。図１９を参照して、この
ＳＤＲＡＭでは、シフトレジスタのレジスタＲ群が複数
（図では４つ）のグループに分割され、さらに各グルー
プが複数（図では２つ）の小グループに分割される。グ
ループ１と２，２と３，３と４の境目のレジスタＲはグ
ループ番号が小さい方のグループ１，２，３に属し、小
グループ１と２の境目のレジスタＲは小グループ１に属
するものとする。以下、同じ。
【００７７】６つのデータバスＤＢ１〜ＤＢ６の各々の
上流側にトランスファゲート７０．１〜７０．６が介挿
される。テスト信号ＴＥはインバータ７１を介してトラ
ンスファゲート７０．１〜７０．６の制御ゲートに入力
される。テスト信号ＴＥが活性化レベルの「Ｈ」レベル
になると、トランスファゲート７０．１〜７０．６は非
導通になって、読出データＤ１〜Ｄ６の通過が禁止され
る。テスト信号ＴＥが非活性化レベルの「Ｌ」レベルに
なると、トランスファゲート７０．１〜７０．６が導通
して読出データＤ１〜Ｄ６の通過が許容される。
【００７８】４つのグループに対応して４つのスイッチ
７２．１〜７２．４が設けられ、４つのグループの第１
小グループに対応して４つのスイッチ７３．１〜７３．
４が設けられ、４つのグループの第２小グループに対応
して４つのスイッチ７４．１〜７４．４が設けられる。
スイッチ７２．１〜７２．４はそれぞれデータバスＤＢ
１〜ＤＢ４の下流側に配置され、スイッチ７３．１から
７３．４はトランスファゲート７０．５とデータ出力回
路１０の間のデータバスＤＢ５に順次配置され、スイッ
チ７４．１〜７４．４はトランスファゲート７０．６と
データ出力回路１０の間のデータバスＤＢ６に順次配置
される。
【００７９】スイッチ７２．１は、図２０に示すよう
に、制御信号入力ノードＮ５１と対応のデータバスＤＢ
１との間に接続されたトランスファゲート７８を含む。
トランスファゲート７８の制御ノードにはテスト信号Ｔ
Ｅが入力される。制御信号入力ノードＮ５１には、対応
の第１グループの所定段（図では最終段）のレジスタＲ
の出力信号Ｓ１が入力される。テスト信号ＴＥが活性化
レベルの「Ｈ」レベルになると、トランスファゲート７
８が導通して対応の制御信号Ｓ１が対応のデータバスＤ
Ｂ１に出力される。テスト信号ＴＥが非活性化レベルの
「Ｌ」レベルになると、トランスファゲート７８が非導
通になって制御信号Ｓ１が遮断される。他のスイッチ７
２．２〜７２．４，７３．１〜７３．４，７４．１〜７
４．４も同様の構成である。
【００８０】また、４つのグループに対応して４つのＥ
Ｘ−ＯＲゲート７５．１〜７５．４が設けられ、４つの
グループの第１小グループに対応して４つのトランスフ
ァゲート７６．１〜７６．４が設けられ、第２小グルー
プに対応して４つのトランスファゲート７７．１から７
７．４が設けられる。トランスファゲート７６．１〜７
６．４の一方導通電極はそれぞれ対応の第１小グループ
の所定段（図では、グループ１の第１小グループでは２
段目、他のグループ２〜４の第１小グループでは１段
目）のレジスタＲの出力信号Ｓ１ａ〜Ｓ４ａを受け、各
々の他方導通電極はそれぞれ対応のスイッチ７３．１〜
７３．４の制御信号入力ノードＮ５１に接続される。ト
ランスファゲート７７．１〜７７．４の一方導通電極は
それぞれ対応の第２小グループの所定段（図では１段
目）のレジスタＲの出力信号Ｓ１ｂ〜Ｓ４ｂを受け、各
々の他方導通電極はそれぞれ対応のスイッチ７４．１〜
７４．４の制御信号入力ノードＮ５１に接続される。
【００８１】ＥＸ−ＯＲゲート７５．１は、初段のレジ
スタＲの出力信号と信号Ｓ１とを受け、その出力はトラ
ンスファゲート７６．１，７７．１の制御ノードに入力
される。ＥＸ−ＯＲゲート７５．２は、信号Ｓ１とＳ２
を受け、その出力はトランスファゲート７６．２，７
７．２の制御ノードに入力される。ＥＸ−ＯＲゲート７
５．３は、信号Ｓ２とＳ３を受け、その出力はトランス
ファゲート７６．３，７７．３の制御ノードに入力され
る。ＥＸ−ＯＲゲート７５．４は、信号Ｓ３とＳ４を受
け、その出力はトランスファゲート７６．４，７７．４
の制御ノードに入力される。
【００８２】ＥＸ−ＯＲゲート７５．１〜７５．４のう
ち、２つの入力信号の論理が一致しないＥＸ−ＯＲゲー
ト（図では７５．３）の出力が「Ｈ」レベルとなり、そ
のＥＸ−ＯＲゲート７５．３に対応するトランスファゲ
ート７６．３，７７．３が導通して信号Ｓ３ａ，Ｓ３ｂ
がスイッチ７３．３，７４．３の制御信号入力ノードＮ
５１に入力される。テスト時は、信号Ｓ３ａ，Ｓ３ｂが
スイッチ７３．３，７４．３およびデータバスＤＢ５，
ＤＢ６を介してデータ出力回路１０に与えられる。
【００８３】次に、このＳＤＲＡＭの動作について簡単
に説明する。通常動作時はテスト信号ＴＥが非活性化レ
ベルの「Ｌ」レベルになってトランスファゲート７０．
１〜７０．６が導通し、スイッチ７２．１〜７２．４，
７３．１〜７３．４，７４．１〜７４．４の各々のトラ
ンスファゲート７８が非導通になってシフトレジスタ２
３とデータバスＤＢ１〜ＤＢ６とが切離される。読出デ
ータＤ１〜Ｄ６は、データバスＤＢ１〜ＤＢ６を介して
データ出力回路１０に与えられる。
【００８４】テスト動作時はテスト信号ＴＥが活性化レ
ベルの「Ｈ」レベルになってトランスファゲート７０．
１〜７０．６が非導通になって読出データＤ１〜Ｄ６の
通過が禁止され、スイッチ７２．１〜７２．４，７３．
１〜７３．４，７４．１〜７４．４の各々のトランスフ
ァゲート７８が導通してシフトレジスタ２３とデータバ
スＤＢ１〜ＤＢ６とが結合される。４つのグループの所
定段のレジスタＲの出力信号Ｓ１〜Ｓ４がデータバスＤ
Ｂ１〜ＤＢ４を介してデータ出力回路１０に与えられる
とともに、データ「１」を出力するレジスタＲとデータ
「０」を出力するレジスタＲとの両方が存在するグルー
プに属する第１小グループの所定段のレジスタＲの出力
信号Ｓ３ａおよび第２小グループの所定段のレジスタＲ
の出力信号Ｓ３ｂがデータバスＤＢ５，ＤＢ６を介して
データ出力回路１０に与えられる。
【００８５】したがって、この実施の形態では、各グル
ープの所定段のレジスタＲがデータ「１」と「０」のい
ずれを出力しているかを容易に知ることができることに
加え、各小グループの所定段のレジスタＲがデータ
「１」と「０」のいずれを出力しているかを容易に知る
ことができるので、実施の形態３〜５よりも、シフトレ
ジスタ２３の状態についてより詳細な情報を得ることが
できる。
【００８６】なお、この実施の形態では、各小グループ
のうちの１つのレジスタＲの出力信号のみを外部に出力
したが、各小グループに属するすべてのレジスタＲの出
力信号を複数回に分けて時分割で出力してもよいし、各
小グループごとにＯＲ回路、ＡＮＤ回路、ＥＸ−ＯＲ回
路などの論理回路を設けて論理回路の出力信号を外部に
出力してもよい。
【００８７】以下、この実施の形態５の変更例について
説明する。図２１の変更例では、信号Ｓ１ａ〜Ｓ４ａ，
Ｓ１ｂ〜Ｓ４ｂの出力にデータバス以外の信号線ＳＬ
１，ＳＬ２が用いられる。トランスファゲート７０．５
およびスイッチ７３．１〜７３．４は信号線ＳＬ１に設
けられ、トランスファゲート７０．６およびスイッチ７
４．１〜７４．４は信号線ＳＬ２に設けられる。信号線
ＳＬ１，ＳＬ２は、通常動作時は内部信号ＳＡ，ＳＢの
出力に用いられ、テスト時は信号Ｓ１ａ〜Ｓ４ａ，Ｓ１
ｂ〜Ｓ４ｂの出力に用いられる。この場合、テスト時に
使用するデータバスの数を減らすことができる。
【００８８】図２２の変更例では、６ビットの信号（た
とえばＳ１〜Ｓ４，Ｓ３ａ，Ｓ３ｂ）が３ビットずつ時
分割で出力される。すなわち、スイッチ７３．１〜７
３．４，７４．１〜７４．４がデータバスＤＢ３に配置
され、スイッチ７２．３，７２．４がそれぞれデータバ
スＤＢ１，ＤＢ２に配置される。スイッチ７２．１，７
２．２，７３．１〜７３．４は信号ＴＭ１で制御され、
スイッチ７２．３，７２．４，７４．１〜７４．４は信
号ＴＭ２で制御される。信号ＴＭ１，ＴＭ２は、図１８
で説明したものである。したがって、信号ＴＭ１が
「Ｈ」レベルになる期間に信号Ｓ１，Ｓ２，Ｓ３ａが出
力され、信号ＴＭ２が「Ｈ」レベルになる期間に信号Ｓ
３，Ｓ４，Ｓ３ｂが出力される。この場合は、テスト時
に使用するデータバスの数およびモニタ装置の入力端子
数を半減することができる。
【００８９】図２３の変更例では、大グループの４ビッ
トの信号Ｓ１〜Ｓ４と小グループの２ビットの信号（た
とえばＳ３ａ，Ｓ３ｂ）とがそれぞれ第１および第２の
テストモード時に別々に出力される。すなわち、スイッ
チ７３．１〜７３．４がデータバスＤＢ１に配置され、
スイッチ７４．１〜７４．４がデータバスＤＢ２に配置
され、ＮＯＲゲート７９が新たに設けられる。テスト信
号ＴＥ１は、インバータ７１を介してトランスファゲー
ト７０．３，７０．４の制御ノードに入力され、ＮＯＲ
ゲート７９の一方入力ノードに入力され、スイッチ７
２．１〜７２．４のトランスファゲート７８の制御ノー
ドに入力される。テスト信号ＴＥ２は、ＮＯＲゲート７
９の他方入力ノードに入力されるとともに、スイッチ７
３．１〜７３．４，７４．１〜７４．４のトランスファ
ゲート７８の制御ノードに入力される。テスト信号ＴＥ
１は第１のテストモード時に活性化レベルの「Ｈ」レベ
ルとなり、テスト信号ＴＥ２は第２のテストモード時に
活性化レベルの「Ｈ」レベルとなる。
【００９０】テスト信号ＴＥ１が「Ｈ」レベルになる
と、トランスファゲート７０．１〜７０．４が非導通に
なって読出データＤ１〜Ｄ４の通過が禁止されるととも
に、スイッチ７２．１〜７２．４のトランスファゲート
７８が導通して信号Ｓ１〜Ｓ４がデータバスＤＢ１〜Ｄ
Ｂ４を介してデータ出力回路１０に与えられる。テスト
信号ＴＥ２が「Ｈ」レベルになると、トランスファゲー
ト７０．１，７０．２が非導通になって読出データＤ
１，Ｄ２の通過が禁止されるとともに、スイッチ７３．
１〜７３．４，７４．１〜７４．４のトランスファゲー
ト７８が導通して信号Ｓ３ａ，Ｓ３ｂがデータバスＤＢ
１，ＤＢ２を介してデータ出力回路１０に与えられる。
この変更例でも、図１９の回路に比べ、テスト時に使用
するデータバスの数およびモニタ装置の入力端子数を減
らすことができる。
【００９１】図２４の変更例では、大グループの４ビッ
トの信号Ｓ１〜Ｓ４と小グループの２ビットの信号（た
とえばＳ３ａ，Ｓ３ｂ）とが別別に時分割で出力され
る。すなわち、図２３の変更例においてテスト信号ＴＥ
１，ＴＥ２の代わりに信号ＴＭ１′，ＴＭ２′が与えら
れる。図２５は、信号ＴＭ１′，ＴＭ２′を生成するた
めの信号発生回路８０の構成を示す回路図である。図２
５において、この信号発生回路８０は、ＮＡＮＤゲート
８１，８２およびインバータ８３，８４を含む。ＮＡＮ
Ｄゲート８１はテスト信号ＴＥおよび外部クロック信号
ｅｘｔＣＬＫを受け、ＮＡＮＤゲート８２はテスト信号
ＴＥと外部クロック信号ｅｘｔＣＬＫの反転信号／ｅｘ
ｔＣＬＫとを受ける。ＮＡＮＤゲート８１，８２の出力
は、それぞれインバータ８３，８４で反転されて信号Ｔ
Ｍ１′，ＴＭ２′となる。テスト信号ＴＥは、テストモ
ード時に活性化レベルの「Ｈ」レベルとなる。
【００９２】テスト信号ＴＥが活性化レベルの「Ｈ」レ
ベルの期間は、クロック信号ｅｘｔＣＬＫ，／ｅｘｔＣ
ＬＫはそのまま信号ＴＭ１′，ＴＭ２′となる。したが
って信号ＴＭ１′，ＴＭ２′は、クロック信号ｅｘｔＣ
ＬＫの半周期ずつ交互に「Ｈ」レベルとなる。テスト信
号ＴＥが非活性レベルの「Ｌ」レベルの期間は、信号Ｔ
Ｍ１′，ＴＭ２′は「Ｌ」に固定される。したがって、
図２３の変更例のように２種類のテストモードを設ける
必要はなく、１つのテストモードを設定すれば、２種類
のデータが交互に出力される。
【００９３】図２６の変更例では、第１のテストモード
時に４ビットの信号Ｓ１〜Ｓ４が２ビットずつ時分割で
出力され、第２のテストモード時に２ビットの信号（た
とえばＳ３ａ，Ｓ３ｂ）が１ビットずつ時分割で出力さ
れる。すなわち、トランスファゲート７０．１およびス
イッチ７２．１，７２．３がデータバスＤＢ１に配置さ
れ、トランスファゲート７０．２およびスイッチ７３．
１〜７３．４，７４．１〜７４．４，７２．２，７２．
４がデータバスＤＢ２に配置される。第１のテスト信号
ＴＥ１がインバータ７１を介してトランスファゲート７
０．１の制御ノードに入力される。ＮＯＲゲート７９
は、第１のテスト信号ＴＥ１および第２のテスト信号Ｔ
Ｅ２を受け、その出力がトランスファゲート７０．２の
制御ノードに入力される。第１および第２のテスト信号
ＴＥ１，ＴＥ２は、それぞれ第１および第２のテストモ
ード時に活性化レベルの「Ｈ」レベルになる。スイッチ
７２．１，７２．２は信号ＴＭ１１で制御され、スイッ
チ７２．３，７２．４は信号ＴＭ１２で制御され、スイ
ッチ７３．１〜７３．４は信号ＴＭ２１で制御され、ス
イッチ７４．１〜７４．４は信号ＴＭ２２で制御され
る。
【００９４】図２７，２８は、信号ＴＭ１１〜ＴＭ２１
を生成するための信号発生回路８５，９０の構成を示す
回路図である。図２７において、この信号発生回路８５
は、図１８の信号発生回路６１にＯＲゲート８６を追加
したものである。ＯＲゲート８６は、信号ＴＥ１，ＴＥ
２を受け、その出力信号ＴＥはＮＡＮＤゲート６２に入
力される。したがって、信号ＴＥ１またはＴＥ２が活性
化レベルの「Ｈ」レベルになれば、カウンタ６４が外部
クロック信号ｅｘｔＣＬＫのパルス数のカウントを開始
し、信号ＴＭ１，ＴＭ２が出力される。信号ＴＭ１，Ｔ
Ｍ２は、カウンタ６４のカウント信号Ｃ１，Ｃ２が０，
０、１，０になった場合に活性化レベルの「Ｈ」レベル
になる。
【００９５】また図２８において、この信号発生回路９
０は、ＮＡＮＤ回路９１〜９４およびインバータ９５〜
９８を含む。ＮＡＮＤゲート９１〜９４は、それぞれ信
号ＴＥ１とＴＭ１，ＴＥ１とＴＭ２，ＴＥ２とＴＭ１，
ＴＥ２とＴＭ２を受け、各々の出力はそれぞれインバー
タ９５〜９８で反転されて信号ＴＭ１１，ＴＭ１２，Ｔ
Ｍ２１，ＴＭ２２となる。したがって、テスト信号ＴＥ
１が「Ｈ」レベルの期間は信号ＴＭ１，ＴＭ２が信号Ｔ
Ｍ１１，ＴＭ１２となり、テスト信号ＴＥ２が「Ｈ」レ
ベルの期間は信号ＴＭ１，ＴＭ２が信号ＴＭ２１，ＴＭ
２２となる。
【００９６】したがって、テスト信号ＴＥ１が「Ｈ」レ
ベルとなる第１のテストモードでは、信号ＴＭ１，ＴＭ
２が「Ｈ」レベルとなる期間にそれぞれ信号Ｓ１とＳ
２，Ｓ３とＳ４がデータバスＤＢ１，ＤＢ２を介してデ
ータ出力回路１０に与えられる。また、テスト信号ＴＥ
２が「Ｈ」レベルとなる第２のテストモードでは、信号
ＴＭ１，ＴＭ２が「Ｈ」レベルとなる期間にそれぞれ信
号Ｓ３ａ，Ｓ３ｂがデータバスＤＢ２を介してデータ出
力回路１０に与えられる。この変更例では、テスト時に
使用するデータバスの数およびモニタ装置の入力端子数
が少なくて済む。
【００９７】図２９の変更例では、１つのテストモード
時に４ビットの信号Ｓ１〜Ｓ４が２ビットずつ時分割で
出力されるとともに、２ビットの信号（たとえばＳ３
ａ，Ｓ３ｂ）が１ビットずつ時分割で出力される。すな
わち、トランスファゲート７０．１およびスイッチ７
２．１，７２．３がデータバスＤＢ１に配置され、トラ
ンスファゲート７０．２およびスイッチ７３．１〜７
３．４，７４．１〜７４．４，７２．２，７２．４がデ
ータバスＤＢ２に配置される。テスト信号ＴＥがインバ
ータ７１を介してトランスファゲート７０．１，７０．
２の制御ノードに入力される。テスト信号ＴＥは、テス
トモード時に活性化レベルの「Ｈ」レベルとなる。スイ
ッチ７２．１，７２．２は信号ＴＭ１１′で制御され、
スイッチ７２．３，７２．４は信号ＴＭ１２′で制御さ
れ、スイッチ７３．１〜７３．４は信号ＴＭ２１′で制
御され、スイッチ７４．１〜７４．４は信号ＴＭ２２′
で制御される。
【００９８】図３０は、信号ＴＭ１１′〜ＴＭ２２′を
生成するための信号発生回路１００の構成を示す回路ブ
ロック図である。図３０において、この信号発生回路１
００は、ＮＡＮＤ回路１０１〜１０５、インバータ１０
６〜１１２、ＮＯＲゲート１１３，１１４およびカウン
タ１１５を含む。ＮＡＮＤゲート１０１は、テスト信号
ＴＥと外部クロック信号ｅｘｔＣＬＫを受け、その出力
がインバータ１０６を介して３ビットカウンタ１１５に
入力される。
【００９９】カウンタ１１５は、テスト信号ＴＥが活性
化レベルの「Ｈ」レベルの場合に活性化され、インバー
タ１０６の出力クロック信号のパルス数をカウントして
３ビットのカウント信号Ｃ１〜Ｃ３を出力する。カウン
タ１１５は、テスト信号ＴＥが非活性化レベルの「Ｌ」
レベルの場合に非活性化され、その出力信号Ｃ１，Ｃ
２，Ｃ３は１，１，１に固定される。
【０１００】信号Ｃ１は、ＮＡＮＤゲート１０３，１０
５の一方入力ノードに直接入力されるとともに、インバ
ータ１０７を介してＮＡＮＤゲート１０２，１０４の一
方入力ノードに入力される。信号Ｃ２は、ＮＯＲゲート
１１３，１１４の一方入力ノードに入力される。信号Ｃ
３は、ＮＯＲゲート１１３の他方入力ノードに直接入力
されるとともに、インバータ１０８を介してＮＯＲゲー
ト１１４の他方入力ノードに入力される。ＮＯＲゲート
１１３の出力はＮＡＮＤゲート１０２，１０３の他方入
力ノードに入力され、ＮＯＲゲート１１４の出力はＮＡ
ＮＤゲート１０４，１０５の他方入力ノードに入力され
る。ＮＡＮＤゲート１０２〜１０５の出力は、それぞれ
インバータ１０９〜１１２で反転されて信号ＴＭ１
１′，ＴＭ１２′，ＴＭ２１′，ＴＭ２２′となる。
【０１０１】図３１は、図３０で示した信号発生回路１
００の動作を示すタイムチャートである。テスト信号Ｔ
Ｅが活性化レベルの「Ｈ」レベルになると外部クロック
信号ｅｘｔＣＬＫがＮＡＮＤゲート１０１およびインバ
ータ１０６を介してカウンタ１１５に入力される。カウ
ンタ１１５のカウント値ＣＮＴが０００，００１，１０
０，１０１になったときにそれぞれ信号ＴＭ１１′，Ｔ
Ｍ１２′，ＴＭ２１′，ＴＭ２２′が活性化される。信
号ＴＭ１１′が活性化レベルの「Ｈ」レベルになると、
スイッチ７２．１，７２．２およびデータバスＤＢ１，
ＤＢ２を介して信号Ｓ１，Ｓ２がデータ出力回路１０に
与えられる。
【０１０２】信号ＴＭ１２′が活性化レベルの「Ｈ」レ
ベルになると、スイッチ７２．３，７２．４およびデー
タバスＤＢ１，ＤＢ２を介して信号Ｓ３，Ｓ４がデータ
出力回路１０に与えられる。信号ＴＭ２１′が活性化レ
ベルの「Ｈ」レベルになると、スイッチ７３．３および
データバスＤＢ２を介して信号Ｓ３ａがデータ出力回路
１０に与えられる。信号ＴＭ２２′が活性化レベルの
「Ｈ」レベルになると、スイッチ７４．３およびデータ
バスＤＢ２を介して信号Ｓ３ｂがデータ出力回路１０に
与えられる。
【０１０３】したがって、図２６〜図２８の変更例のよ
うに２種類のテストモードを設ける必要がなく、１つの
テストモードを設定すれば、６ビットの信号が時分割で
順次出力される。
【０１０４】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０１０５】
【発明の効果】以上のように、請求項１に係る発明で
は、外部クロック信号に同期して内部クロック信号を生
成する可変遅延回路と、外部クロック信号と内部クロッ
ク信号の位相を比較して可変遅延回路の遅延時間を増減
するための第１および第２の制御信号を出力する位相比
較器と、第１および第２の制御信号の出力回数をカウン
トするアップ／ダウンカウンタと、内部クロック信号に
同期してそれぞれが行なう内部回路と、通常動作時は内
部回路の信号を外部に出力し、テスト時はアップ／ダウ
ンカウンタのカウント値を外部に出力する出力回路とが
設けられる。したがって、テスト時に出力回路の出力信
号をモニタすることにより内部クロック生成動作を容易
かつ正確にテストできる。
【０１０６】請求項２に係る発明では、請求項１に係る
発明のアップ／ダウンカウンタは、そのカウント値によ
って可変遅延回路の遅延時間を制御する。この場合は、
構成の簡単化が図られる。
【０１０７】請求項３に係る発明では、請求項１に係る
発明に、複数のレジスタの出力信号によって可変遅延回
路の遅延時間を制御するシフトレジスタがさらに設けら
れる。この場合には、可変遅延回路の遅延時間を容易に
制御できる。
【０１０８】請求項４に係る発明では、請求項３に係る
発明のシフトレジスタの複数のレジスタのうちの初段側
の複数のレジスタの各々が第１の論理の信号を保持し、
他のレジスタの各々が第２の論理の信号を保持する。こ
の場合は、第１の論理の信号を保持しているレジスタの
数で可変遅延回路の遅延時間が決定される。
【０１０９】請求項５に係る発明では、請求項３に係る
発明のシフトレジスタの複数のレジスタのうちのいずれ
か１つのレジスタが第１の論理の信号を保持し、他のレ
ジスタの各々が第２の論理の信号を保持する。この場合
は、第１の論理の信号を保持しているレジスタの位置で
可変遅延回路の遅延時間が決定される。
【０１１０】請求項６に係る発明では、請求項１から５
のいずれかに係る発明の内部回路はメモリ回路であり、
出力回路は、通常動作時はメモリ回路の読出データを通
過させ、テスト時はアップ／ダウンカウンタのカウント
値を通過させる切換回路と、切換回路を通過した読出デ
ータおよびカウント値を外部に出力するデータ出力回路
とを含む。この場合は、半導体記憶装置の内部クロック
生成動作を容易かつ正確にテストできる。
【０１１１】請求項７に係る発明では、外部クロック信
号に同期して内部クロック信号を生成する可変遅延回路
と、外部クロック信号と内部クロック信号の位相を比較
して可変遅延回路の遅延時間を増減するための第１およ
び第２の制御信号を出力する位相比較器と、複数のレジ
スタの出力信号によって可変遅延回路の遅延時間を制御
するシフトレジスタと、内部クロック信号に同期して所
定の動作を行なう内部回路と、通常動作時は内部回路の
信号を外部に出力し、テスト時は各グループのうちの少
なくとも１つのレジスタの出力信号を外部に出力する出
力回路とが設けられる。したがって、テスト時に出力回
路の出力信号をモニタすることにより、内部クロック生
成動作を容易かつ正確にテストできる。
【０１１２】請求項８に係る発明では、請求項７に係る
発明の出力回路は、テスト時は複数のレジスタの出力信
号を複数回に分けて時分割で出力する。この場合は、１
回当りの出力信号数を減らすことができるので、出力回
路が１回で出力できる信号数よりもレジスタ数の方が多
い場合でも、全レジスタの信号を出力できる。
【０１１３】請求項９に係る発明では、請求項７に係る
発明の出力回路は、テスト時は各グループの予め選択さ
れたレジスタの出力信号を外部に出力する。この場合
は、各グループのうちの１つのレジスタの信号を出力す
るので、１回当りの出力信号数を減らすことができる。
【０１１４】請求項１０に係る発明では、請求項９に係
る発明の出力回路は、複数のグループから予め選択され
た複数のレジスタの出力信号を複数回に分けて時分割で
出力する。この場合は、１回当りの出力信号数をさらに
減らすことができる。
【０１１５】請求項１１に係る発明では、請求項７に係
る発明に、各グループに対応して設けられ、対応のグル
ープに属する複数のレジスタの出力信号の論理和、論理
積または排他的論理和信号を生成するための第１の論理
回路がさらに備えられる。出力回路は、テスト時は各第
１の論理回路の出力信号を外部に出力する。この場合
は、先頭ビットがどのグループまで進んでいるかを容易
に検出できる。
【０１１６】請求項１２に係る発明では、請求項１１に
係る発明の出力回路は、複数の論理回路の出力信号を複
数回に分けて時分割で出力する。この場合は、テスト時
における１回当りの出力信号数を減らすことができる。
【０１１７】請求項１３に係る発明では、請求項７から
１２のいずれかに係る発明の各グループの複数のレジス
タがさらに複数の小グループに分割される。判定回路は
各グループの複数のレジスタの出力信号の論理が一致し
ているか否かを判定し、一致していないグループを選択
する。出力回路は、さらに、テスト時は判定回路によっ
て選択されたグループに属する各小グループのうちの少
なくとも１つのレジスタの出力信号を外部に出力する。
この場合、先頭ビットの位置についてより詳細な情報を
得ることができる。
【０１１８】請求項１４に係る発明では、請求項１３に
係る発明のテストは第１および第２のテストに分割さ
れ、出力回路は、第１のテスト時は各グループのうちの
少なくとも１つのレジスタの出力信号を外部に出力し、
第２のテスト時は判定回路によって選択されたグループ
に属する各小グループのうちの少なくとも１つのレジス
タの出力信号を外部に出力する。この場合も、テスト時
における１回当りの出力信号数を減らすことができる。
【０１１９】請求項１５に係る発明では、請求項１３ま
たは１４に係る発明の出力回路は、選択されたグループ
に属する各小グループの複数のレジスタの出力信号を複
数回に分けて時分割で出力する。この場合は、１回当り
の出力信号数をさらに減らすことができる。
【０１２０】請求項１６に係る発明では、請求項１３ま
たは１４に係る発明の出力回路は、テスト時は選択され
たグループに属する各小グループの予め選択されたレジ
スタの出力信号を外部に出力する。この場合も、テスト
時における１回当りの出力信号数を減らすことができ
る。
【０１２１】請求項１７に係る発明では、請求項１６に
係る発明の出力回路は、複数の小グループから予め選択
された複数のレジスタの出力信号を複数回に分けて時分
割で出力する。この場合は、１回当りの出力信号数をさ
らに減らすことができる。
【０１２２】請求項１８に係る発明では、請求項１３ま
たは１４に係る発明に、第２の論理回路がさらに設けら
れる。第２の論理回路は、各小グループに対応して設け
られ、対応の小グループに属する複数のレジスタの出力
信号の論理和、論理積または排他的論理和信号を生成す
る。出力回路は、テスト時は判定回路によって選択され
たグループに属する各小グループに対応する第２の論理
回路の出力信号を外部に出力する。この場合は、先頭ビ
ットがどの小グループまで進んでいるかを容易に検出で
きる。
【０１２３】請求項１９に係る発明では、請求項１８に
係る発明の出力回路は、複数の第２の論理回路の出力信
号を複数回に分けて時分割で出力する。この場合は、テ
スト時における１回当りの出力信号数を減らすことがで
きる。
【０１２４】請求項２０に係る発明では、請求項７から
１９のいずれかに係る発明のシフトレジスタの複数のレ
ジスタのうちの初段側の複数のレジスタの各々が第１の
論理の信号を保持し、他のレジスタの各々は第２の論理
の信号を保持する。この場合は、第１の論理の信号を保
持しているレジスタの数で可変遅延回路の遅延時間が決
定される。
【０１２５】請求項２１に係る発明では、請求項７から
１９のいずれかに係る発明のシフトレジスタのうちのい
ずれか１つのレジスタが第１の論理の信号を保持し、他
のレジスタの各々は第２の論理の信号を保持している。
この場合は、第１の論理の信号を保持しているレジスタ
の位置で可変遅延回路の遅延時間が決定される。
【０１２６】請求項２２に係る発明では、請求項７から
２１のいずれかに係る発明の内部回路はメモリ回路であ
り、出力回路は、通常動作時はメモリ回路の読出データ
を通過させ、テスト時は各グループのうちの少なくとも
１つのレジスタの出力信号を通過させる切換回路と、切
換回路を通過した読出データおよびレジスタの出力信号
を外部に出力するデータ出力回路とを含む。この場合
は、半導体記憶装置の内部クロック生成動作を容易かつ
正確にテストできる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＳＤＲＡＭの
要部を示すブロック図である。
【図２】 図１に示したデコーダおよび可変遅延回路の
構成を示すブロック図である。
【図３】 図２に示した遅延単位回路の構成を示す回路
図である。
【図４】 図１に示した切換回路に含まれるスイッチの
構成を示す回路図である。
【図５】 この発明の実施の形態２によるＳＤＲＡＭの
要部を示すブロック図である。
【図６】 図５に示した位相比較器の動作を説明するた
めのタイムチャートである。
【図７】 図５に示したシフトレジスタおよび可変遅延
回路の構成を示すブロック図である。
【図８】 図７に示したレジスタの構成を示す回路図で
ある。
【図９】 図７に示した遅延単位回路の構成を示す回路
図である。
【図１０】 この発明の実施の形態３によるＳＤＲＡＭ
の要部を示すブロック図である。
【図１１】 図１０に示したシフトレジスタおよび切換
回路の構成を模式的に示す図である。
【図１２】 図１１に示したスイッチの構成を示す回路
図である。
【図１３】 実施の形態３の変更例を示すブロック図で
ある。
【図１４】 実施の形態３の他の変更例を示すブロック
図である。
【図１５】 実施の形態３のさらに他の変更例を示すブ
ロック図である。
【図１６】 実施の形態３のさらに他の変更例を示すブ
ロック図である。
【図１７】 この発明の実施の形態４によるＳＤＲＡＭ
の要部を示すブロック図である。
【図１８】 図１７に示した信号ＴＭ１，ＴＭ２を生成
するための信号発生回路の構成を示す回路ブロック図で
ある。
【図１９】 この発明の実施の形態５によるＳＤＲＡＭ
の要部を示す回路ブロック図である。
【図２０】 図１９に示したスイッチの構成を示す回路
図である。
【図２１】 実施の形態５の変更例を示す回路ブロック
図である。
【図２２】 実施の形態５の他の変更例を示す回路ブロ
ック図である。
【図２３】 実施の形態５のさらに他の変更例を示す回
路ブロック図である。
【図２４】 実施の形態５のさらに他の変更例を示す回
路ブロック図である。
【図２５】 図２４に示した信号ＴＭ１′，ＴＭ２′を
生成するための信号発生回路の構成を示す回路図であ
る。
【図２６】 実施の形態５のさらに他の変更例を示す回
路ブロック図である。
【図２７】 図２６に示した信号ＴＭ１１〜ＴＭ２２を
生成するための信号発生回路の一部を示す回路ブロック
図である。
【図２８】 図２６に示した信号ＴＭ１１〜ＴＭ２２を
生成するための信号発生回路の他の部分を示す回路図で
ある。
【図２９】 実施の形態５のさらに他の変更例を示す回
路ブロック図である。
【図３０】 図２９に示した信号ＴＭ１１′〜ＴＭ２
２′を生成するための信号発生回路の構成を示す回路ブ
ロック図である。
【図３１】 図３０に示した信号発生回路の動作を説明
するためのタイムチャートである。
【符号の説明】
１ 入力バッファ、２，２２ ＤＬＬ回路、３ 位相比
較器、４，２５ アップ／ダウンカウンタ、５ デコー
ダ、６，２４ 可変遅延回路、７ Ｉ／Ｏレプリカ回
路、８ メモリ回路、９，５０ 切換回路、１０ デー
タ出力回路、１１出力バッファ、Ｐ 外部出力ピン群、
１２ デコーダ単位回路、１３，２６遅延単位回路、１
４，１５ クロックドインバータ、１６，１７，２１，
３１〜３８，４０，４１，５４，６３，６６，７１，９
５〜９８，１０６〜１１２ インバータ、１８，５１，
７２〜７４ スイッチ、１９，２０，２７〜３０，５
２，５３，７０，７６〜７８ トランスファゲート、Ｒ
レジスタ、２３ シフトレジスタ、４２〜４５ Ｎチ
ャネルＭＯＳトランジスタ、４６〜４９ キャパシタ、
ＤＢ データバス、５５ ＯＲ回路、５６ ＡＮＤ回
路、５７ ＥＸ−ＯＲ回路、６１，８０，８５，９０，
１００ 信号発生回路、６２，８１，８２，９１〜９
４，１０１〜１０５ ＮＡＮＤゲート、６４，１１５
カウンタ、６５，６７，７９，１１３，１１４ ＮＯＲ
ゲート、７５ ＥＸ−ＯＲゲート、８６ＯＲゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３７１Ａ Ｆターム(参考） 2G032 AA04 AD04 AD06 AE11 AG07 AK11 AK15 5B024 AA15 BA21 CA07 CA15 EA01 5J106 AA04 CC24 CC59 DD19 DD24 DD46 GG10 HH02 KK32 KK39 5L106 AA01 DD00 EE00 FF01 GG02 GG05 9A001 BB03 BB04 BB05 JJ48 KK31

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 外部クロック信号に同期して動作する半
    導体装置であって、 前記外部クロック信号を遅延させて内部クロック信号を
    生成する遅延時間の制御が可能な可変遅延回路、 前記外部クロック信号と前記内部クロック信号の位相を
    比較し、前記内部クロック信号の位相が前記外部クロッ
    ク信号の位相よりも遅れていることに応じて前記可変遅
    延回路の遅延時間を減少させるための第１の制御信号を
    出力し、前記内部クロック信号の位相が前記外部クロッ
    ク信号の位相よりも進んでいることに応じて前記可変遅
    延回路の遅延時間を増大させるための第２の制御信号を
    出力する位相比較器、 前記第１および第２の制御信号のうちの一方の制御信号
    が出力されたことに応じてそのカウント値が増大し、他
    方の制御信号が出力されたことに応じてそのカウント値
    が減少するアップ／ダウンカウンタ、 前記内部クロック信号に同期して所定の動作を行なう内
    部回路、および 通常動作時は前記内部回路で生成された信号を外部に出
    力し、テスト時は前記アップ／ダウンカウンタのカウン
    ト値を外部に出力する出力回路を備える、半導体装置。
  2. 【請求項２】 前記アップ／ダウンカウンタは、そのカ
    ウント値によって前記可変遅延回路の遅延時間を制御す
    る、請求項１に記載の半導体装置。
  3. 【請求項３】 それぞれが、第１または第２の論理をと
    る信号を保持・出力し、前記第１および第２の制御信号
    のうちの一方の制御信号が出力されたことに応じて出力
    している論理を次段にシフトし、他方の制御信号が出力
    されたことに応じて出力している論理を前段にシフトす
    る直列接続された複数のレジスタを含み、前記複数のレ
    ジスタの出力信号によって前記可変遅延回路の遅延時間
    を制御するシフトレジスタをさらに備える、請求項１に
    記載の半導体装置。
  4. 【請求項４】 前記シフトレジスタの複数のレジスタの
    うちの初段側の複数のレジスタの各々が前記第１の論理
    の信号を保持し、他のレジスタの各々が前記第２の論理
    の信号を保持している、請求項３に記載の半導体装置。
  5. 【請求項５】 前記シフトレジスタの複数のレジスタの
    うちのいずれか１つのレジスタが前記第１の論理の信号
    を保持し、他のレジスタの各々は前記第２の論理の信号
    を保持している、請求項３に記載の半導体装置。
  6. 【請求項６】 前記内部回路は、前記内部クロック信号
    に同期して記憶データを読出すメモリ回路であり、 前記出力回路は、 前記メモリ回路の読出データと前記アップ／ダウンカウ
    ンタのカウント値とを受け、前記通常動作時は前記メモ
    リ回路の読出データを通過させ、前記テスト時は前記ア
    ップ／ダウンカウンタのカウント値を通過させる切換回
    路、および前記切換回路を通過した前記メモリ回路の読
    出データおよび前記アップ／ダウンカウンタのカウント
    値を外部に出力するデータ出力回路を含む、請求項１か
    ら請求項５のいずれかに記載の半導体装置。
  7. 【請求項７】 外部クロック信号に同期して動作する半
    導体装置であって、 前記外部クロック信号を遅延させて、内部クロック信号
    を生成する遅延時間の制御が可能な可変遅延回路、 前記外部クロック信号と前記内部クロック信号の位相を
    比較し、前記内部クロック信号の位相が前記外部クロッ
    ク信号の位相よりも遅れていることに応じて前記可変遅
    延回路の遅延時間を減少させるための第１の制御信号を
    出力し、前記内部クロック信号の位相が前記外部クロッ
    ク信号の位相よりも進んでいることに応じて前記可変遅
    延回路の遅延時間を増大させるための第２の制御信号を
    出力する位相比較器、 予め複数のグループに分割され、それぞれが、第１また
    は第２の論理をとる信号を保持・出力し、前記第１およ
    び第２の制御信号のうちの一方の制御信号が出力された
    ことに応じて出力している論理を次段にシフトし、他方
    の制御信号が出力されたことに応じて出力している論理
    を前段にシフトする直列接続された複数のレジスタを含
    み、前記複数のレジスタの出力信号によって前記可変遅
    延回路の遅延時間を制御するシフトレジスタ、 前記内部クロック信号に同期して所定の動作を行なう内
    部回路、および通常動作時は前記内部回路で生成された
    信号を外部に出力し、テスト時は各グループのうちの少
    なくとも１つのレジスタの出力信号を外部に出力する出
    力回路を備える、半導体装置。
  8. 【請求項８】 前記出力回路は、前記テスト時は前記複
    数のレジスタの出力信号を複数回に分けて時分割で出力
    する、請求項７に記載の半導体装置。
  9. 【請求項９】 各グループのうちのいずれかのレジスタ
    が予め選択され、前記出力回路は、前記テスト時は各グ
    ループの予め選択されたレジスタの出力信号を外部に出
    力する、請求項７に記載の半導体装置。
  10. 【請求項１０】 前記出力回路は、前記複数のグループ
    から予め選択された複数のレジスタの出力信号を複数回
    に分けて時分割で出力する、請求項９に記載の半導体装
    置。
  11. 【請求項１１】 さらに、各グループに対応して設けら
    れ、対応のグループに属する複数のレジスタの出力信号
    の論理和、論理積または排他的論理和信号を生成するた
    めの第１の論理回路を備え、 前記出力回路は、前記テスト時は各第１の論理回路の出
    力信号を外部に出力する、請求項７に記載の半導体装
    置。
  12. 【請求項１２】 前記出力回路は、複数の前記第１の論
    理回路の出力信号を複数回に分けて時分割で出力する、
    請求項１１に記載の半導体装置。
  13. 【請求項１３】 各グループの複数のレジスタは、さら
    に複数の小グループに分割され、 さらに、各グループの複数のレジスタの出力信号の論理
    が一致しているか否かを判定し、一致していないグルー
    プを選択する判定回路を備え、 前記出力回路は、さらに、前記テスト時は前記判定回路
    によって選択されたグループに属する各小グループのう
    ちの少なくとも１つのレジスタの出力信号を外部に出力
    する、請求項７から請求項１２のいずれかに記載の半導
    体装置。
  14. 【請求項１４】 前記テストは、第１および第２のテス
    トに分割され、 前記出力回路は、前記第１のテスト時は各グループのう
    ちの少なくとも１つのレジスタの出力信号を外部に出力
    し、 前記第２のテスト時は前記判定回路によって選択された
    グループに属する各小グループのうちの少なくとも１つ
    のレジスタの出力信号を外部に出力する、請求項１３に
    記載の半導体装置。
  15. 【請求項１５】 前記出力回路は、前記テスト時は前記
    判定回路によって選択されたグループに属する各小グル
    ープの複数のレジスタの出力信号を複数回に分けて時分
    割で出力する、請求項１３または請求項１４に記載の半
    導体装置。
  16. 【請求項１６】 各小グループのうちのいずれかのレジ
    スタが予め選択され、前記出力回路は、前記テスト時は
    前記判定回路によって選択されたグループに属する各小
    グループの予め選択されたレジスタの出力信号を外部に
    出力する、請求項１３または請求項１４に記載の半導体
    装置。
  17. 【請求項１７】 前記出力回路は、前記複数の小グルー
    プから予め選択された複数のレジスタの出力信号を複数
    回に分けて時分割で出力する、請求項１６に記載の半導
    体装置。
  18. 【請求項１８】 さらに、各小グループに対して設けら
    れ、対応の小グループに属する複数のレジスタの出力信
    号の論理和、論理積または排他的論理和信号を生成する
    ための第２の論理回路を備え、 前記出力回路は、前記テスト時は前記判定回路によって
    選択されたグループに属する各小グループに対応する第
    ２の論理回路の出力信号を外部に出力する、請求項１３
    または請求項１４に記載の半導体装置。
  19. 【請求項１９】 前記出力回路は、複数の前記第２の論
    理回路の出力信号を複数回に分けて時分割で出力する、
    請求項１８に記載の半導体装置。
  20. 【請求項２０】 前記シフトレジスタの複数のレジスタ
    のうちの初段側の複数のレジスタの各々が前記第１の論
    理の信号を保持し、他のレジスタの各々は前記第２の論
    理の信号を保持している、請求項７から請求項１９のい
    ずれかに記載の半導体装置。
  21. 【請求項２１】 前記シフトレジスタの複数のレジスタ
    のうちのいずれか１つのレジスタが前記第１の論理の信
    号を保持し、他のレジスタの各々が前記第２の論理の信
    号を保持している、請求項７から請求項１９のいずれか
    に記載の半導体装置。
  22. 【請求項２２】 前記内部回路は、前記内部クロック信
    号に同期して記憶データを読出すメモリ回路であり、 前記メモリ回路の読出データと前記各グループのうちの
    少なくとも１つのレジスタの出力信号とを受け、前記通
    常動作時は前記メモリ回路の読出データを通過させ、前
    記テスト時は前記各グループのうちの少なくとも１つの
    レジスタの出力信号を通過させる切換回路、および前記
    切換回路を通過した前記メモリ回路の読出データおよび
    前記各グループのうちの少なくとも１つのレジスタの出
    力信号を外部に出力するデータ出力回路を含む、請求項
    ７から請求項２１のいずれかに記載の半導体装置。
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