JPH07107794B2 - ランダム・アクセス・メモリ - Google Patents

ランダム・アクセス・メモリ

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JPH07107794B2
JPH07107794B2 JP60101698A JP10169885A JPH07107794B2 JP H07107794 B2 JPH07107794 B2 JP H07107794B2 JP 60101698 A JP60101698 A JP 60101698A JP 10169885 A JP10169885 A JP 10169885A JP H07107794 B2 JPH07107794 B2 JP H07107794B2
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インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
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  • Microelectronics & Electronic Packaging (AREA)
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、改良されたランダム・アクセス・メモリ（RA
M）に係り、更に具体的に云えば、改良されたビット選
択回路及びワード選択回路を有する、CTS（相補型トラ
ンジスタ・スイッチ）型メモリ・セルを用いたRAMに係
る。
B.開示の概要 本発明は、改良されたRAM、更に具体的に云えば、改良
されたビット選択回路及びワード選択回路を有する、CT
S型メモリ・セルを用いたRAMを提供する。
C.従来技術 CTS型メモリ・セルを用いたRAMは従来公知であり、例え
ば、米国特許第3863229号明細書;IBMテクニカル・ディ
スクロージャ・ビュレティン、第23型、第11号、1981年
４月、第4960頁乃至第4962頁の論文;IBMジャーナル・オ
ブ・リサーチ・アンド・ディベロップメント、第25巻、
第３号、1981年５月、第126号乃至第134頁の論文等に記
載されている。
第２図に示すように、公知のCTS型メモリ・セル（第2A
図参照）を用いたｎ列ｍ行のメモリ・アレイでは、１つ
のビット・デコード・トランジスタTBがｎビット列（１
ワード長）を同時に駆動するようなビット選択方式が用
いられており、その任意のセルの選択においては、ワー
ド・デコーダを介して対応するワード線を定電流源IWS
に接続しこれを低レベルに引下げると同時にそれらのビ
ット線対、即ちビット・レール、を高レベルにすること
により行われる。従来技術で、ワード線の駆動には、定
電流源が用いられる“電流モード”のワード選択方式が
採用されていた。然しながら、このようなビット選択方
式及びワード選択方式には次のような問題点がある。
ビット選択方式の問題点； （１）ビット・デコード・トランジスタTBがチップ上の
ｎビット列を同時に駆動しなければならないことであ
る。長い配線路及び大きなファン・アウト電流（Ｎ列分
岐電流の合計電流）により、ビット・デコード線BDに沿
って大きな電圧降下が生じる。ビット・デコード線の末
端に於けるセルは、それらの“1"ビット・レール抵抗に
於て充分な電圧を有さず、それらのセルに適当なゲート
電流I1が供給されないことがある。これは、選択された
セルに於けるデータ保持の問題を生じる可能性がある。
（２）ビット・デコード・トランジスタが大きなファン
・アウト負荷を有するために、ビット・レールの選択及
び選択解除の両方が遅いことである。ビット・レールの
放電速度がビット・レール抵抗RBL及びRBRによって制限
される。
電流モードのワード選択方式の問題点； （１）低速性。−CTS型メモリ・セルを用いた場合に
は、ワード線が極めて大きなキャパシタンスを有する。
例えば、60乃至80個のセルを有するワード線の場合、そ
のキャパシタンスは30乃至40pfにも達する。定電流源IW
Sは、選択されたワード線を、その大きなRC時定数に従
って、低レベルに引下げる。従って、セルの選択が極め
て遅く、その駆動能力がこの定電流源によって制限され
ることが多い。
（２）不安定性。−選択されたワード線は電流源IsBH及
びISBLによって低レベルに保持されるので、それらの電
圧レベルはノイズ又は電流源の変動によって容易に影響
される。ワード線のレベルが、ビット・レールのレベル
にもはや追従しなくなる程迄ドリフトした場合には、記
憶データの喪失又は読取り／書込み不能の問題が起こ
る。
（３）“書込”のために長いアドレス・セットアップ時
間を要する。例えば書込動作中、“1"が書込まれる側の
ビット線電圧が高レベルに駆動される。その結果、ビッ
ト・レール及びドレイン線のレベルが上昇する。ライト
・スルー（writethrough）の問題がなくなるように、新
たなセルに書込を始める前に、先のサイクルで既に書込
みを完了したセルの非選択状態への復帰を待つために、
長いアドレス・セットアップ時間が必要である。“ライ
ト・スルー”とは、新たな書込みを行うべきスタンバイ
状態（非選択状態）のセルの書込みと同様に選択状態か
ら非選択状態に復帰中のセルにも再度書込みが行われる
状態を指す。
D.発明が解決しようとする問題点 本発明の目的は、完全に選択されたメモリ・セルにおけ
る記憶データの読取り／書込み不能の問題を克服すると
共にビット線の選択／選択解除の速度を向上させる分布
型のビット選択手段を有する、CTS型メモリ・セルを用
いたランダム・アクセス・メモリを提供することであ
る。
本発明の他の目的は、ワード線の選択速度及び安定性を
向上するとともに、書込み動作のためのアドレス・セッ
トアップ時間を短縮する電圧モードのワード選択手段を
有するCTS型メモリ・セルを用いたランダム・アクセス
・メモリを提供することである。
E.問題点を解決するための手段 前述の目的は、第１番目の発明によれば、エミッタが上
部ワード線に接続されたエミッタ・フォロア型トランジ
スタTHと、コレクタが下部ワード線に接続されたコレク
タ開路型（オープン・コレクタ型）トランジスタTLとよ
り成る電圧モードのワード線選択方式により達成され
る。これらのトランジスタTH及びTLは、協働して、第１
及び第２の電位間に接続されたプッシュ・プル型のワー
ド線ドライバを構成して、迅速なワード線選択、書込み
前のアドレス・セットアップ時間の短縮及び外部要因に
左右されない安定な選択レベルの確保を達成する。
第１番目の発明の構成は次の通りである。
ｍ列ｎ行のCTS型メモリ・セルから成るメモリ・アレイ
と；各メモリ・セル列に設けられ、第１ビット線BL及び
第２ビット線BRを含むｍ対のビット線と；各メモリ・セ
ル行に設けられ、上部ワード線WL及び下部ワード線DLを
含むｎ対のワード線と；両ワード線の各々に接続され、
データ記憶状態のレベルの電流を各メモリ・セルに維持
するための電流源ISBH及びISBLと;n対のワード線の任意
の１対を選択するように各ワード線対に接続されたｎ個
のワード線デコーダ回路とを備え； 該ワード線デコーダ回路の出力は、上部ワード線、メモ
リ・セル及び下部ワード線を介して第１電圧VP及び第２
電圧VNの間に直列接続された上部ワード線プル・アップ
用トランジスタTH、T7及び下部ワード線プル・ダウン用
トランジスタTLを含むプッシュ・プル型のワード線駆動
回路に接続されており； 上記プル・アップ用トランジスタ及びプル・ダウン用ト
ランジスタは、セルの記憶状態の間、各々、オフ状態に
バイアスされており； 上記ワード線駆動回路は、上記ワード線デコーダ回路か
らのワード・アドレス信号の印加に応働してプル・ダウ
ン用トランジスタをオン状態へスイッチして下部ワード
線の電位及びそれに追従して上部ワード線の電位を選択
DCレベルへプル・ダウンすると共に、ワード・アドレス
信号の消滅に応働してプル・ダウン用トランジスタをオ
フ状態へスイッチすると同時にプル・アップ用トランジ
スタを一時的にオン状態へスイッチして上部ワード線の
電位及びそれに追従して下部ワード線の電位を、各々、
非選択DCレベルへ向けてプル・アップし、これらの各電
位が完全に非選択DCレベルにプル・アップされるときプ
ル・アップ用トランジスタをオフ状態にスイッチするよ
うに上記両トランジスタをバイアスする回路を含む所定
電圧レベルのワード線駆動出力を発生する事を特徴とす
るCTS型メモリ・セルを使用するランダム・アクセス・
メモリ。
次に動作について説明する。
今、ワード・デコーダが選択されると仮定する。プッシ
ュ・プル・トランジスタ回路の一方のトランジスタであ
るプル・ダウン用トランジスタTL（オープン・コレクタ
・トランジスタとも呼ぶ）がオンに切換わって選択時DC
レベル（低レベル）に迅速に降下してそのコレクタに接
続された下部ワード線DLを略VNに相当する低レベルに降
下させる。これに追従して、上部ワード線WLの電位は、
上記低レベル電位よりもセル電圧VCだけ高い電位にまで
瞬時に降下する。上部ワード線のオフセットした低レベ
ルは、上記プッシュ・プル・トランジスタ回路の負側の
電位源（VN）とオープン・コレクタ・トランジスタのコ
レクタ・エミッタ電圧（VCE）の和に略等しい。
次に、このワード・デコーダが選択解除、即ち非選択状
態、に復帰されると仮定する。プル・アップ用トランジ
スタTH、T7（エミッタ・フォロワ型トランジスタとも呼
ぶ）が一時的にオンに切換わって上部ワード線を非選択
時DCレベルへプル・アップする一方、オープン・コレク
タ・トランジスタはオフに切換わる。下部ワード線は上
部ワード線のプル・アップに追従してセル電圧VCだけオ
フセットしたレベルへプル・アップされる。上部ワード
線及び下部ワード線が完全に各々の非選択時のDCレベ
ル、即ちスタンバイ・レベル、に達すると、エミッタ・
フォロワ型トランジスタはオフに切換わる。このよう
に、選択的において上部ワード線及び下部ワード線の電
位レベルは、プッシュ・プル回路のオープン・コレクタ
・トランジスタのエミッタ側の電位VNから一定のオフ・
セット値を加えた所定のレベルに維持されて安定にな
り、電流モードのように定電流源により駆動能力が制限
されることがない。
要約すると、任意のメモリ・セルについての読取り又は
書込みのいずれの動作においても、下部ワード線DLは、
プッシュ・プル型ワード・ドライバの一方のトランジス
タTLの高速な引き下げ動作により選択されて所定のDC電
圧レベルに確実に保持され、次に、他方のトランジスタ
THの高速な引き上げ動作による選択解除時に、その引き
上げ動作に直ぐに追従して非選択DC電圧レベル迄に迅速
に引き上げられる。
次に第２番目の発明について説明する。
更に、第２番目の発明では、前述の目的は、ビット・ア
ドレス又はワード・アドレスの部分的デコード及び完全
デコードを順次に行う２レベルのマトリックス・デコー
ド機能を有するビット・アドレス・デコーダ回路又はワ
ード・アドレス・デコーダ回路と、各ビット列に分布し
て配置され、同一アドレス信号により複数個のものが同
時に付勢される分布型のビット選択回路と、読取り又は
書込み時の基準電圧を各ビット選択回路へ供給するため
のビット高レベル・クランプ回路とを有するビット選択
方式により達成される。
この第２番目の発明の構成は次の通りである。
ｍ列ｎ行のCTS型メモリ・セルから成るメモリ・アレイ
と；各メモリ・セル列に設けられ、第１ビット線BL及び
第２ビット線BRを含むｍ対のビット源と；各メモリ・セ
ル行に設けられ、上部ワード線WL及び下部ワード線DLを
含むｎ対のワード線と；両ワード線の各々に接続され、
データ記憶状態のレベルの電流を各メモリ・セルに維持
するための定電流源ISBH及びISBLと;n対のワード線の任
意の１対を選択するように各ワード線に接続されたｎ個
のワード線デコーダ回路と;m対のビット線の所定の１対
に接続されたｍ個のビット選択回路と；上記ビット選択
回路の各々に接続され、読取り又は書込み時の基準電位
を供給するビット高レベル・クランプ回路とを備え； 上記ビット選択回路は、同時に複数個のものが選択され
るよう複数本の選択線を介してビット・アドレス・デコ
ーダ回路に接続されており、 上記ビット・アドレス・デコーダ回路又はワード線デコ
ーダ回路は、ビット・アドレス又はワード・アドレスを
受信して部分的にデコードする第１レベルのアドレス・
レシーバ回路と、これらのアドレス・レシーバ回路をｍ
個のビット選択回路又はｎ対のワード線に接続する第２
レベルのビット・デコード回路又はワード・デコード回
路とより構成された２レベルのマトリックス・デコード
機能を有することを特徴とするCTS型メモリ・セルを使
用するランダム・アクセス・メモリ。
上記ビット選択回路は、選択されたビット列のビット線
対の選択速度を上昇させると共にその選択解除時にその
ビット線対の放電率を増大するための手段T4,D1,D2を有
する事を特徴とする特許請求の範囲第１項記載のランダ
ム・アクセス・メモリ。
次に動作について説明する。
２レベルのマトリックス・デコーダによりデコーダされ
たビット・アドレス選択信号が複数個のビット選択回路
に同時に供給され、対応する複数列のビット線対を選択
して条件付ける。ワード線が選択されて複数個のCTS型
メモリ・セルが完全に選択されると、読取り電流がビッ
ト選択回路の所定DC電圧源VPから各々ビット線対を介し
て選択された複数個のセルに供給される。このようにし
て、セルの内部電圧（“0"状態及び“1"状態）が付勢さ
れたビット線対に結合されて読取られる。読取り／書込
み動作については、第10図乃至第14図に示した実施例に
関して詳述する。
このように、２レベルのマトリックス・デコーダと分布
型ビット選択回路との組合せにより、ビット線の選択／
選択解除の動作速度が増大し、ビット経路アクセス時間
が速くなると共に、セルへの読取り電流は、直接、各ビ
ット選択回路の電源VPから供給されるメモリ・アレイに
亘って均一に分配され、ビット・デコーダ線の電圧降下
が殆ど零に等しい。更に、ビット高レベル・クランプ回
路とビット選択回路の組合せにより、温度変化、電源VN
の変動、回路素子の特性変動を補償するように読取り／
書込み基準電圧を発生する。
F.実施例 特許請求の範囲に記載した第２番目の発明である分布型
ビット選択手段は、第１図及び第1A図に示されており、
その詳細な回路は第４図乃至第７図に示されている。第
１番目の発明である電圧モードによるワード選択手段
は、第８図及び第９図に詳細な回路の形で図示されてい
る。第10図乃至第14図は、第１番目及び第２番目の発明
を利用して読取り及び書込み動作を行う場合の回路を示
している。先ず、分布型ビット選択手段、次に電圧モー
ドのワード選択手段、最後にこれら両選択手段を使用し
た読取り、及び書込み動作について説明する。
説明のため、本発明によるり1k×４のRAMを第３図に示
す。このRAMは64ワード（行）×64ビット（列）に配列
された4096個のセルのアレイ密度を有している。64ビッ
ト列は更に４つのデータ・グループに分割されており、
一度に４ビットの書込（従って、４つのデータ入力）及
び４ビットの読取（従って、４つのデータ出力）が行わ
れる。このRAMは、６つのワード・アドレス（64行から
１行を選択するため）及び４つのビット・アドレス（64
ビットから１ビットを選択するため）を有する。読取及
び書込動作は、RW入力によって制御される。
第１図を参照すると、ビット・アドレスをデコードする
ために、２レベルのマトリックス・デコード方式が用い
られている。第１レベルのマトリックス型デコード回路
は、４ビット・アドレスを２ビット対、即ち、B0/B1ビ
ット対及びB2/B3ビット対、の形で２グループに分けて
各グループ内での各２ビット対をデコードしてそれらの
デコード結果を４本の行線BA0〜BA3のグループ又は行線
BA4〜BA7のグループの対応する１本上に出力する。これ
らの各グループから１本ずつ選択されて第２レベルのマ
トリックス型デコード回路の２入力となる。仮に、６ビ
ット・アドレス入力の場合には、第１レベルのマトリッ
クス型デコードにおいては、２ビット対の３グループの
入力に分けて各グループ内でデコードし、その出力行線
は、各グループが４本から成る３グループになり、各グ
ループから１本ずつの出力が第２レベルのマトリックス
型デコード回路の３入力になる。第１図に示されたアド
レス・レシーバ回路は、第４図に示すように、通常の電
流スイッチ型のエミッタ・フォロワ回路である。トラン
ジスタT1のベースINに、各対応するビット位置のアドレ
ス・ビットが印加されているか否かに応じて１対の真数
出力OP1及びOP2又は補数出力IP1及びIP2対が発生する。
これらの出力線は、第１図に示された各アドレス・レシ
ーバの４本の出力線に対応する。これらの４本の相補出
力線が各グループ毎に対応する各行線にワイヤードOR結
線される。そのドット結線の態様は、各レシーバ対への
２ビット・アドレス入力がデコードされて各グループ内
の４本の行線のうちの対応する１本の行線が駆動される
ように結線する。このようにして、４ビット・アドレス
入力が第１レベルのマトリックス型デコーダ回路により
部分的に（各２ビット対毎に）デコードされる。
第２レベルのデコード機能は、16個のビット・デコーダ
（第５図）によって行われ、これらのビット・デコーダ
は通常の電流スイッチ入力及び高速プッシュ・プル出力
を有するデコーダである。このデコーダの第１入力端子
IN1には、前述の第１レベル・マトリックス型デコーダ
の第１の行線グループの４本の行線BA0〜BA3の対応する
１本が接続される。第２入力端子IN2には、第２グルー
プの４本の行線BA4〜BA7の対応する１本の信号線が接続
される。16本のビット・デコード（BD）出力線中１本だ
けがデコードされ、選択された高レベルになる。各BD線
は、４つのビット列（各データ・グループから１つ）を
駆動するようにファン・アウトしており、従って、読取
又は書込動作に於て一度に４つのセルが選択される。
各ビット列は、ビット線の選択及び選択解除を行うビッ
ト選択回路（第１図及び第６図）を有する。前述のよう
に、各BD線は各データ・グループの対応する選択回路を
同時に駆動する。選択されたビット線の高レベルは、ビ
ット高レベル・クランプ回路（ビットUPCL、第７図）に
よりセットされ、高クランプ（UC）・レベルを変化させ
ることにより、セルの読取及び書込動作点が容易に調整
される。次に、ビット選択回路の動作モードについて述
べる。
非選択 非選択状態に於て、BD線は、それに対応するビツト・デ
コーダにより、VNに近い電圧の低レベルに保持される。
ビツト選択回路のノード１はベース−コレクタ・ダイオ
ードT4により低レベルにクランプされる。ビツト線BL及
びBRも、シヨツトキ・ダイオードD1及びD2により非選択
レベルへ負に引下げられる。ノード１が低レベルになる
と、トランジスタT1及びT2が遮断され、ビツト・レール
抵抗RBL及びRBRには電流が流れない。この状態に於て、
抵抗R1は、T4を経てBD線に流れる小さなDC電流を供給す
る。T4は飽和モードで導通するので、そのB-C接合に大
きな拡散キヤパシタンス（蓄積電荷による）を生じる。
蓄積電荷は、BD線が高レベルに選択されたとき、ノード
１を迅速に高レベルにブート・ストラツプさせるために
用いられる。
選択（読取） 或るビツト列が選択されると、そのBD線は、対応するビ
ツト・デコーダにより、VPよりも略VBEだけ低い電圧へ
アクテイブに引上げられる。その結果、ダイオードT4
が、BD線と同じ速度で迅速に高レベルに上昇する。T4の
大きなB-C飽和キヤパシタンスの迅速な放電は、ノード
１に極めて迅速なプツシユ・アツプ動作を与え、T1及び
T2を即座にターン・オンさせて、抵抗RBL及びRBRを経て
ビツト線を高レベルに駆動させる。
読取動作中、PDL及びPDR線は両方とも高レベル（VP付
近）であり、シヨツトキ・ダイオードD3及びD4はオフ状
態である。ノード１のレベルは、トランジスタ・ダイオ
ードT3によつて、UC線によりセツトされた電圧にクラン
プされる（第12図）。この読取基準レベルは、適当な読
取電流（負荷電流IL及びゲート電流IG）を得るために選
択されたセルの電圧に追従するように、ビツト高レベル
・クランプ回路によつて得られる。読取電流は、T1及び
T2により、抵抗RBL及びRBRを経て、セルに供給される。
典型的な読取電流はIL１〜0mA及びIG0.2mAにセツト
される。その結果、感知増幅器による読取感知のため
に、ビツト線の間に約500乃至600mVの電位差が生じる。
選択状態に於ては、BD線の電圧レベルがノード１よりも
高いので、ダイオードT4はシヨツトキ・ダイオードD1及
びD2と同様にオフである。BD線に又はBD線から電流が流
れず、従つてその線に沿つて電圧降下が生じない（従来
の設計と比較される）。更に、選択されたセルの読取電
流は直接VP電源から供給され、BD線の電圧レベルとは関
係なく、アレイに跨つて均一に分配される。
選択（書込） 書込モードに於て、ビツト線選択は、前述の読取モード
の場合と同様である。唯一の異なる点は、書込制御線の
１つ（書込むデータに応じて、PDL又はPDRのいずれか一
方）が、ビツト選択の前に書込制御回路によりVNに近い
電圧へ負に駆動されることである（第13図）。低レベル
にされたPDL又はPDR線は、各々シヨツトキ・ダイオード
D3又はD4を経てBL又はBRをクランプ・ダウンし、その結
果ビツト列が選択されたとき、片側のビツト線だけが高
レベルに上昇して、書込電流IWをセル中に駆動する。他
方の側のビツト線は、通常はセルに流れるビツト線電流
を遮断するために、負の低レベルに留まる。この書込動
作モードは、以下に於て、“差動モード書込”と称す
る。
書込モード中、ノード１の高レベルも、UC線によりセツ
トされた電圧へダイオードT3によりクランプされる。書
込基準電圧は、典型的には読取基準電圧よりも600乃至8
00mV高く、従つて迅速な書込性能を得るために充分な書
込電流が常に保証されている。読取モードの場合と同様
に、書込電流も、T1及びT2を経て、直接VPから供給され
る。従つて、書込性能は、BD線のレベルの変動によつて
影響されない。
選択解除 ビツト列が選択されていないとき、その対応するビツト
・デコーダの出力は低レベルに降下する。ビツト選択回
路のノード１は、ダイオードT4により負に引下げられ
て、T1及びT2をターン・オフさせる。それと同時に、ビ
ツト線も、シヨツトキ・ダイオードD1及びD2によりアク
テイブに引下げられ、BD線へ放電する。ビツト線が非選
択状態の低レベルに完全に放電された後、D1及びD2は導
通を止める。そのとき、そのビツト列は非選択状態であ
る。
本明細書に開示されたビツト選択方式は、CTS型メモリ
・セル（第2A図）を用いたアレイに於て特に有用であ
る。この方式を用いることにより、公知の設計に優る、
少くとも次の２つの利点が得られる。
（Ｉ）ビツト線の“選択／選択解除”の速度が増し、ビ
ツト経路アクセス時間が速くなる。
（II）ビツト・デコード高レベル線の電圧降下が除か
れ、選択されたセルに於けるデータ保持の問題が軽減さ
れる。
本発明による改良されたビツト選択回路手段は、次の要
素を含む。
1.2レベルのマトリツクス・デコード（第１図）−第１
レベルは、電流スイツチ・エミツタ・フオロワ・アドレ
ス・レシーバのエミツタ結線である。第２レベルは、電
流スイツチ入力及び高速プツシユ・プル出力を有するビ
ツト・デコーダである。
2.分布型のビツト選択回路（第１図及び第６図）−選択
速度を増し、回路の電力を減少させるために、飽和され
たベース−コレクタ・ダイオードT4の容量性放電機構を
用いている。読取及び書込電流を直接電源VPから供給す
るために、トランジスタT1及びT2を有する。選択解除に
於てビツト・レールをアクテイブに低レベルへ引下げる
ために、シヨツトキ障壁ダイオード（SBD）D1及びD2を
用いている。又、迅速な書込動作が行われるように“差
動モード読取”を可能にするために、シヨツトキ・ダイ
オードD3及びD4を書込制御回路とともに用いている。
3.ビツト高レベル・クランプ（第１図及び第７図）−選
択されたビツト線の読取及び書込の高レベルは、読取及
び書込動作点の調整が容易になるように基準回路（ビツ
トUPCL）によつて制御される。この回路は又、後述され
る如く、種々のトラツキング条件（読取モードに於ける
選択されたドレイン線のレベルのトラツキングの如き）
を充たすように設計されている。
第１図に於て“ワード・デコード”として示されてい
る、改良されたワード線デコーダ及び制御回路が、第８
図及び第９図に詳細に示されている。第８図は電圧モー
ド・ワード選択方式を示し、第９図はワード・デコーダ
の回路を詳細に示している。
第８図に於て、64行から１行をデコードするために、６
ビツトのワード・アドレスが用いられている。ビツト経
路の場合と同様な２レベル・マトリツクス・デコード方
式がワード・アドレスのデコードにも用いられている。
第１レベルのデコード回路は、６つのワード・アドレス
・レシーバの出力エミツタ結線から形成された、各グル
ープ４本の３つのグループのアドレス線（WA0乃至WA3、
WA4乃至WA7、及びWA8乃至WA11）を含む。それらのワー
ド・アドレス・レシーバは、電流スイツチ・エミツタ・
フオロワ回路（第４図）である。それらは、アドレス入
力を真及び補の信号に変換する。それらの対のアドレス
・レシーバのエミツタ・フオロワ出力の結線によつて、
４本中１本の部分的デコード結果が各グループから得ら
れ、従つて合計３本の選択された（低レベルの）信号線
が得られる。
第２レベルのデコード機能は、64個のワード・デコーダ
（第９図）によつて行われる。各ワード・デコーダは、
３つの電流スイツチ入力（IN1乃至IN3）及び２つの高速
及び高出力のプツシユ・プル出力（WL及びDL）を有す
る。ワード・デコーダの入力IN1はWA0乃至WA3の第１ア
ドレス・グループに於ける４本中１本の信号線に接続さ
れ、入力IN2は第２グループ（WA4乃至WA7）に於ける４
本中１本の信号線に接続され、入力IN3は第３グループ
（WA8乃至WA11）に於ける４本中１本の信号線に接続さ
れている。行線を選択するためには、これらの３つの全
ての入力が低レベルでなければならない。ワード・デコ
ーダの２つの出力は、図示されている如く、メモリ・セ
ルのワード線（WL）及びドレイン線（DL）に接続され
る。
次に、本発明によるワード・デコーダの動作について述
べる。
非選択 選択されないワード・デコーダは、その３つの入力の
中、少くとも１つが高レベルである。デコード・トラン
ジスタT1、T2又はT3がターン・オンされて、ノード１が
低レベルに引下げられる。トランジスタT5及びT6はデユ
アル位相レベル・シフタを形成し、従つてノード４もVN
に近い電圧へ負に引下げられ、ノード３はVPへ正に引上
げられる。ノード４が低レベルになると、オープン・コ
レクタ・トランジスタTLが遮断され、ワード線WL及びド
レイン線DLがそれらの非選択レベル（高レベル）に上昇
することができる。この状態に於て、セルのスタンバイ
電流は、ワード線及びドレイン線の電圧と同様に、電源
ISBH及びISBLによつて決定される。
スイツチ速度を迅速にするために、トランジスタT5及び
T6は遮断されてはならず、僅かに導通していなければな
らない。アクテイブなプル・アツプ素子（T7及びTH）
は、ワード線が完全な非選択DCレベル（VP）よりも略1.
5VBE低い）に達するとき、オフになる。
選択 ワード・デコーダが選択されるとき、その３つのすべて
の入力は低レベルである。トランジスタT1、T2及びT3は
オフ状態にある。ノード１が高レベルになり、T5及びT6
を即座にターン・オンさせる。ノード３がT5のコレクタ
により低レベルに引下げられて、T7乃至THをオフに保
ち、従つてWL及びDLはそれらの選択レベルに降下するこ
とができる。それと同時に、ノード４が高レベルに駆動
されて、TLをターン・オンさせる。このように高出力の
オープン・コレクタがドレイン線を低レベルに引下げる
ことによつて、セルの迅速な選択が可能になる。ドレイ
ン線が低レベルに駆動されている間、ワード線はセルに
より決定される電圧オフセツトと同じ割合で、それに追
従する。
ワード線及びドレイン線が完全に選択されたとき、T7乃
至THはオフであり、TLはオン状態に保たれて、選択され
たセルからの大きな読取／書込電流を吸収する。この状
態に於て、ワード線及びドレイン線の電圧は次の２つの
式により決定される。
V(DL)＝VN＋VCE（TL） ……（１） V(WL)＝V(DL)＋V(セル) ……（２） 選択されたドレイン線が高出力のオープン・コレクタ・
トランジスタTLにより低レベルに引下げられるので、ワ
ード選択が極めて迅速に行われ、その駆動能力が従来の
設計の場合の如く固定電流源により制限されない。更
に、選択されたドレイン及びワード線のレベルは電源VN
からの電圧オフセツトに対して確実に決定され、従来技
術の場合よりも安定である。このワード選択技術は、
“電圧モードのワード選択”と呼ばれる。
選択解除 行線は、読取又は書込動作に関して選択された後、選択
解除されて、スタンバイ状態に戻される。選択解除状態
のワード・デコーダは、その入力の少くとも１つが正に
なる。そのとき、デコード・トランジスタT1、T2又はT3
が再びターン・オンされ、ノード１を低レベルに駆動し
て、オープン・コレクタ・トランジスタTLを遮断する。
それと同時に、ノード３は、VP迄正に引上げられ、エミ
ツタ・フオロワ素子T7乃至THを一時的にオンに駆動し
て、ワード線WLをそれが非選択DCレベルに達する迄引上
げる。ワード線が正に引上げられている間、ドレイン線
DLは、セルによつて決定される電圧オフセツトと同じ割
合で、それに追従する。ワード線およびドレイン線が完
全にそれらのスタンバイ・レベルに上昇すると、T7乃至
TH及びTLは全てオフになる。そのとき、その行線は非選
択状態にある。
読取動作 行線（WL、DL）及びビツト線（BL、BR）の両方が選択さ
れるとき（第12図）、セルは読取動作に関して選択され
る。行線は、前述の如く、電圧モードのワード選択方式
によつて選択される。ビツト線は、先に説明したビツト
選択方式により選択される。セルが完全に選択された
後、読取電流IL及びIGがビツト・レール・シヨツトキ・
ダイオードSL及びSRに供給される。それらは、読取感知
のために、セルの内部電圧（“0"及び“1"）をビツト線
に結合する。読取中のセルの安定性が保証されるよう
に、電流IL及びIGは選ばれた動作範囲内に制御されねば
ならない。これは、UC線からビツト・レール駆動トラン
ジスタ（第12図のT1及びT2）に加えられる読取基準レベ
ルによつて達成される。読取基準レベルは、選択された
セルに完全に追従するビツト高レベル・クランプ回路
（第７図）によつて発生され、従つて電流IL及びIGを決
定するビツト・レール抵抗RBL及びRBRに、充分な電圧
（Ｖ“0"及びＶ“1"）が常に保証れる。この読取基準レ
ベルの発生及びビツト高レベル・クランプ回路の動作に
ついては、後に更に詳述する。
書込動作 電圧モードのワード選択方式を用いた場合、書込動作は
３つの順次的ステツプに於て行われる（第13図及び第14
図）。
1.前述の如く、行線が選択／選択解除される。
2.ドレイン線の選択及び選択解除（第14図）の交差の後
に、書込動作が開始される。RWクロツクがビツト高レベ
ル・クランプ回路をスイツチさせて、UC線上に書込基準
電圧を生ぜしめる。このRW信号は書込制御回路にも加え
られ、書込制御回路はそのデータ入力に依存して、その
２つの出力線PDL又はPDRのいずれか一方を低レベルに駆
動させる。次に、低レベルになつたPDL又はPDR線が、シ
ヨツトキ・ダイオードD3又はD4によつて各々ビツト線BL
又はBRを低レベルに引下げ、その結果セルをその側に流
入する電流が書込の前に遮断される。書込以前にセルに
流入していたゲート電流の遮断は、書込動作の達成に不
可欠である。書込中にゲート電流が存在していると、セ
ル中の現在オン状態のNPNトランジスタはオンのままで
あり、書込電流IWによつて状態を変化させることはでき
ない。
3.ゲート電流が遮断された後、“1"が書込まれるビツト
線の側がビツト・レール・トランジスタ（第13図のT1又
はT2）によつて高レベルに上昇する。所望のセル状態に
達する迄、電流IWが、ビツト・レール抵抗RBL又はRBRを
経て、セルに注入される。
読取動作の場合と同様に、書込電流IWの大きさも、UC線
を経てビツト・レール駆動トランジスタT1又はT2に加え
られる書込基準レベルによつて制御される。この書込電
流は、ビツト高レベル・クランプ回路の書込基準レベル
を変化させることによつて、容易に調整することができ
る。
上記書込方式は、“差動モード書込”と呼ばれる。それ
は、書込中にビツト線の片側が高レベルに上昇されると
ともに、他方の側が低レベルに保たれるからである。
この書込方式の重要な利点は、ドレイン線がVNからの固
定された電圧オフセツトに対して選択されるので、書込
電流がセルに注入されるとき、その線のレベルが上昇せ
ずに安定状態に留まることである。従つて、従来技術の
設計で用いられていた“電流モード”のワード選択方式
に存在する如き、選択解除セルに伴なう追従効果（chas
ing effect）が除かれる。書込パルスは、選択解除セル
の退去を待つことなく（ドレイン線選択信号とドレイン
線選択解除信号とが交差すると即座に）、到来すること
が可能である。従つて、書込の前に必要なアドレス・セ
ツトアツプ時間が最小限になる。より高速のワード選択
及びより短いアドレス・セツトアツプ時間により、書込
性能が著しく改善される。更に、選択されたドレイン線
は或る電圧レベルに確実に保持され、選択解除されたド
レイン線は非選択レベル迄アクテイブに迅速に引上げら
れるので、“ライト・スルー”（即ち、スタンバイ状態
のセルと同様に、選択解除されたセルにも書込が行われ
ること）の問題は生じない。
上記説明から明らかな如く、本発明による電圧モードの
ワード選択方式は、特にCTS型メモリ・セルを用いたRAM
に於て、次に示す利点を提供する。
（１）極めて高速のワード選択及び選択解除、従つてよ
り高速の“読取”性能を可能にする。
（２）大きな行線駆動能力を提供し、従つて高密度の回
路に適している。
（３）選択されたドレイン線レベルを安定化し、従つて
データ保持の問題及びライト・スルーの問題を除く。
（４）より高速の“書込”性能を可能にする。
ビツト高レベル・クランプ回路 CTS型メモリ・セルを用いたRAMに於て電圧モード・ワー
ド選択方式が適切に動作するためには、選択されたセル
の動作レベルを決定するためにビツト高レベル・クラン
プ回路が必要である。これは、特に読取動作に於て重要
である。温度、電源（VN）、及び素子（VBE及びVFSBD）
の変動に伴つて選択されたセルに追従するように、読取
基準レベルがビツト高レベル・クランプにより発生さ
れ、従つてあらゆる条件の下で適切な読取電流（IG及び
IL）が常に保証され、セルの安定性が確保される。次
に、第１図及び第1A図に於て“ビツトUPCL"として示さ
れているビツト高レベル・クランプ回路について、第８
図、第12図及び第13図を参照して説明する。
（１）読取基準−第12図に於て、読取モードに於けるク
ランプ・ダイオードT3のエミツタに必要な電圧レベルVE
（T3）は、ワード・デコーダに於けるVNからの電位の上
昇／降下を合計することによつて決定することができ
る。
VE（T3）＝VN＋VBE（TL）−VF（S2）＝VBE（TR）＋V
F（SL）＋Ｖ“1"＋VBE（T1）−VBE（T3） 上記式に於てVBEの上昇／降下及びVFの上昇／降下を相
殺することにより、読取基準電圧を決定する簡単化され
た式が得られる。
VE（T3）＝VN＋２VBE＋Ｖ“1" ……（１） 読取動作に於て、ビツト高レベル・クランプ回路（第７
図）のR/W制御入力は高レベルである。トランジスタT1
はオン状態であり、T2はオフ状態であり、従つてノード
３は高レベルになつて、T3、T4及びT5をターン・オンさ
せる。出力線UCはT3によりクランプ・ダウンされて、次
式により決定される読取基準レベル（VUC（読取））を
生じる。
VUC（読取）＝VN＋VBE（T5）＋VBE（T4）＋VBE（T3）−
VF（S1） ＝VN＋3VBE−VF ……（２） 上記式（１）及び（２）が等しいものとすると、次式が
得られる。
VE（T3）＝VUC（読取） →VN＋2VBE＋Ｖ“1"＝VN＋3VBE−VF →Ｖ“1"＝VBE−VF ……（３） Ｖ“1"はビツト・レール抵抗の“1"側の電圧である。こ
のRBLに於ける電圧が、読取中にセルの安定性を保つゲ
ート電流IGを決定する。読取電流IG及びILは次式により
関連づけられる。
そして、Ｖ“0"＝Ｖ“1"＋VFである。上記式（３）から
理解される如く、Ｖ“1"はVBE（NPNトランジスタの順方
向モードのベース−エミツタ電圧）とVF（シヨツトキ・
ダイオードの順方向導通電圧）との電位差により決定さ
れるので、電源及び温度の変動の影響を受けない。
（２）書込基準−書込モードに於て、R/W入力は低レベ
ルである。トランジスタT1はオフ状態にあり、T2はオン
状態にある。ノード１は高レベルになり、T6を高レベル
に引上げ、ノード３は低レベルになり、T3を遮断する。
UC線に於ける書込基準レベルVUC（書込））は次式によ
り与えられる。
VUC（書込）＝VP−VBE（T6） ……（４） この書込基準電圧はビツト・レール駆動トランジスタ
（第13図のT1及びT2）に供給されて、書込電流IWを決定
する。
読取感知回路 第１図に示されている読取感知回路の動作を、特に第10
図及び第11図を参照して説明する。
第1A図は、第３図に示されているRAMに用いられた感知
方式を示している。そのRAMの64のビツト列は16ビツト
より成る４つのデータ・グループに分割されている。各
データ・グループは読取感知動作のための感知増幅器
（第10図）を含んでいる。この感知増幅器の状態は、そ
のデータ・グループ内の選択されたセルによつて決定さ
れる。感知増幅器により読取られたデータはオフ・チツ
プ駆動（OCD）回路を経てチツプ外へ送られる。
第11図は或るデータ・グループのための感知増幅器の配
置を示している。データ・グループ内に於て、各ビツト
列は、電圧を感知するために、そのビツト線に取付けら
れた１対の感知トランジスタ（TL及びTR）を有してい
る。セルが読取のために選択されるとき、その行線（WL
及びDL）は対応するワード・デコーダによつて低レベル
に引下げられ、ビツト線（BL及びBR）はそのビツト選択
回路によつて高レベルに上昇される。データ・グループ
当り16のビツト列が存在するので、ビツト選択は常に16
から１つを選択する。32のビツト線のうち、２つだけが
一度に高レベルになる。これらの２つの選択されたビツ
ト線により高レベルの方が感知増幅回路の対応する感知
トランジスタをターン・オンさせる。
第10図は上記感知方式のために設計された高速感知増幅
回路を示す。その回路は、極めて迅速なスイツチングの
性能を可能にするために電流ステアリング技術を用いて
いる。その感知速度は、データ・グループに於けるビツ
ト列の数とは無関係である。
第10図に於て、32個の感知トランジスタTL1乃至TL16及
びTR1乃至TR16が感知増幅器のための大電流スイツチ入
力を形成している。それらのトランジスタのベースはそ
のデータ・グループに於ける16のビツト列に接続されて
いる。トランジスタT1及びT2は、オフ・チツプ駆動回路
を駆動する２相出力を与えるエミツタ・フオロワであ
る。トランジスタT3及びT4は、ノードＡ及びＢの固定電
圧を決定するために常時オンにセツトされているので、
これらの２つの素子のスイツチングは電流モードで行わ
れる。
任意の時間に、選択されたビツト列のビツト左又はビツ
ト右のいずれかが高電圧レベルに上昇すると、電圧が高
い方のビツト線が、対応する感知トランジスタをターン
・オンさせる。そのとき、電流源T5からの感知電流I
Sは、オン状態の感知トランジスタにより、T3又はT4を
経てステアリングされ、ノード１又は２を低レベルに引
下げる。
ノードＡ及びＢの電圧レベルはスイツチされず、固定さ
れているので、それらのノードのキヤパシタンスはスイ
ツチング時間に影響を与えない。実際に於てその入力段
に取付けられた感知トランジスタの数とは無関係に、回
路の遅延は一定である。更に、トランジスタT1、T2及び
T3、T4は常にアクテイブなので、それらのスイツチング
遅延は最小限に保たれる。
第10図に感知増幅回路の特徴は次の如く要約される。
1.感知トランジスタはビツト電流スイツチとして構成さ
れており、それらのベースはそのデータ・グループ内の
ビツト線に接続されている。これは、感知増幅器の入力
段を形成している。
2.回路のスイツチングは電流モードで行われる。即ち、
Ａ及びＢに於ける入力電圧は固定され、スイツチングは
T3又はT4を経て感知電流ISをステアリングすることによ
つて行われる。この動作モードは、極めて大きなフアン
・イン能力及び入力負荷に依存しない迅速な回路速度を
可能にする。
3.回路の遅延を最小限にするために、すべてのスイツチ
ング素子（T1、T2及びT3、T4）は常にアクテイブに保さ
れる。
G.発明の効果 本発明によれば、高速且つ安定に動作するRAMが得られ
る。
【図面の簡単な説明】
第１図は本発明の１実施例を示す図、第1A図は第１図の
RAMの感知及び書込制御回路を示す図、第２図はCTS型メ
モリ・セルを用いた公知のRAMを示す図、第2A図は公知
のCTS型メモリ・セルを示す図、第３図は1k×4RAMの全
体を示す図、第４図は第１図のRAMに於て用いられるビ
ツト・アドレス・レシーバ回路を示す図、第５図はビツ
ト・デコード回路を示す図、第６図はビツト選択回路を
示す図、第７図はビツト高レベル・クランプ回路を示す
図、第８図は電圧モードのワード選択方式を示す図、第
９図はワード・デコード回路を示す図、第10図は感知増
幅回路を示す図、第11図は第10図の感知増幅回路の配置
を示す図、第12図は電圧モード読取動作を説明する図、
第13図は電圧モード書込動作を説明する図、第14図は書
込動作時の波形を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジエームズ・ロバート・ストラツク アメリカ合衆国ニユーヨーク州ワツピンジ ヤーズ・ホールズ、マーチン・ドライブ30 番地 (56)参考文献 実開 昭57−138197（ＪＰ，Ｕ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】ｍ列ｎ行のCTS型メモリ・セルから成るメ
    モリ・アレイと、 各メモリ・セル列に設けられ、第１ビット線BL及び第２
    ビット線BRを含むｍ対のビット線と、 各メモリ・セル行に設けられ、上部ワード線WL及び下部
    ワード線DLを含むｎ対のワード線と、 両ワード線の各々に接続され、データ記憶状態のレベル
    の電流を各メモリ・セルに維持するための電流源ISBH及
    びISBLと、 ｎ対のワード線の任意の１対を選択するように各ワード
    線対に接続されたｎ個のワード線デコーダ回路とを備
    え、 該ワード線デコーダ回路の出力は、上部ワード線、メモ
    リ・セル及び下部ワード線を介して第１電圧VP及び第２
    電圧VNの間に直列接続された上部ワード線プル・アップ
    用トランジスタTH、T7及び下部ワード線プル・ダウン用
    トランジスタTLを含むプッシュ・プル型のワード線駆動
    回路に接続されており、 上記プル・アップ用トランジスタ及びプル・ダウン用ト
    ランジスタは、セルの記憶状態の間、各々、オフ状態に
    バイアスされており、 上記ワード線駆動回路は、上記ワード線デコーダ回路か
    らのワード・アドレス信号の印加に応働してプル・ダウ
    ン用トランジスタをオン状態へスイッチして下部ワード
    線の電位及びそれに追従して上部ワード線の電位を選択
    DCレベルへプル・ダウンすると共に、ワード・アドレス
    信号の消滅に応働してプル・ダウン用トランジスタをオ
    フ状態にスイッチすると同時にプル・アップ用トランジ
    スタを一時的にオン状態へスイッチして上部ワード線の
    電位及びそれに追従して下部ワード線の電位を、各々、
    非選択DCレベルへ向けてプル・アップしこれらの各電位
    が完全に非選択DCレベルにプル・アップされるときプル
    ・アップ用トランジスタをオフ状態にスイッチするよう
    に上記両トランジスタをバイアスする回路を含む所定電
    圧レベルのワード線駆動出力を発生する事を特徴とする
    CTS型メモリ・セルを使用するランダム・アクセス・メ
    モリ。
  2. 【請求項２】ｍ列ｎ行のCTS型メモリ・セルから成るメ
    モリ・アレイと、 各メモリ・セル列に設けられ、第１ビット線BL及び第２
    ビット線BRを含むｍ対のビット線と、 各メモリ・セル行に設けられ、上部ワード線WL及び下部
    ワード線DLを含むｎ対のワード線と、 両ワード線の各々に接続され、データ記憶状態のレベル
    の電流を各メモリ・セルに維持するための電流源ISBH及
    びISBLと、 ｎ対のワード線の任意の１対を選択するように各ワード
    線に接続されたｎ個のワード線デコーダ回路と、 ｍ対のビット線の所定の１対に接続されたｍ個のビット
    選択回路と、 上記ビット選択回路の各々に接続され、読取り又は書込
    み時の基準電位を供給するビット高レベル・クランプ回
    路とを備え、 上記ビット選択回路は、同時に複数個のものが選択され
    るよう複数本の選択線を介してビット・アドレス・デコ
    ーダ回路に接続されており、 上記ビット・アドレス・デコーダ回路又はワード線デコ
    ーダ回路は、ビット・アドレス又はワード・アドレスを
    受信して部分的にデコードする第１レベルのアドレス・
    レシーバ回路と、これらのアドレス・レシーバ回路をｍ
    個のビット選択回路又はｎ対のワード線に接続する第２
    レベルのビット・デコード回路又はワード・デコード回
    路とより構成された２レベルのマトリック・デコード機
    能を有することを特徴とするCTS型メモリ・セルを使用
    するランダム・アクセス・メモリ。
  3. 【請求項３】上記ビット選択回路は、選択されたビット
    列のビット線対の選択速度を上昇させると共にその選択
    解除時にそのビット線対の放電率を増大するための手段
    T4、D1、D2を有する事を特徴とする特許請求の範囲第２項
    記載のランダム・アクセス・メモリ。
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