JPH0355912B2 - - Google Patents

Info

Publication number
JPH0355912B2
JPH0355912B2 JP60045015A JP4501585A JPH0355912B2 JP H0355912 B2 JPH0355912 B2 JP H0355912B2 JP 60045015 A JP60045015 A JP 60045015A JP 4501585 A JP4501585 A JP 4501585A JP H0355912 B2 JPH0355912 B2 JP H0355912B2
Authority
JP
Japan
Prior art keywords
bit
transistor
line
circuit
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60045015A
Other languages
English (en)
Other versions
JPS619894A (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Publication of JPS619894A publication Critical patent/JPS619894A/ja
Publication of JPH0355912B2 publication Critical patent/JPH0355912B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/415—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/416—Read-write [R-W] circuits 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 次の順序で本発明を説明する。
ａ 〔産業上の利用分野〕 ｂ 〔開示の概要〕 ｃ 〔従来技術〕 ｄ 〔発明が解決しようとする問題点〕 ｅ 〔問題点を解決するための手段〕 ｆ 〔実施例〕 (f‐1) 〔概説〕 (f‐2) 〔ビツト線選択〕 (f‐3) 〔ワード線選択〕 (f‐4) 〔読取動作〕 (f‐5) 〔書込動作〕 (f‐6) 〔ビツト高レベル・クランプ回路〕 (f‐7) 〔読取センス回路〕 ｇ 〔発明の効果〕 ａ 〔産業上の利用分野〕 本発明は改良されたランダム・アクセス・メモ
リ（RAM）、特にCTS（相補型トランジスタ・ス
イツチ）メモリ・セル又は「非クランプ」CTS
メモリ・セルを用いたアレイ用の改良されたビツ
ト選択回路を有するメモリに関する。
ｂ 〔開示の概要〕 本発明の開示内容は、改良されたRAM、特に
非クランプCTS型メモリ・セルを用いたアレイ
中で使用するための改良されたビツト選択回路に
関する。
ｃ 〔従来技術〕 CTS型のメモリ・セルを用いたRAMは従来公
知である。例えば米国特許第3863229号及びア
イ・ビー・エム・ジヤーナル・オブ・リサーチ・
アンド・デイベロプメント（IBM Journal of
Research and Development）第25巻、第３号、
（1981年５月号）第126〜34頁の論文を参照された
い。
ｄ 〔発明が解決しようとする問題点〕 公知のRAM、特にCTSメモリ・セルを用いた
ものは、ビツト選択に関して２つの比較的重大な
欠点がある。第１に、ビツト・デコード・トラン
ジスタがチツプ上の多数のビツト列を駆動しなけ
ればならない。長い金属配線及び大きなフアン・
アウト電流により、ビツト・デコード線に沿つた
電圧降下が高くなる。そしてビツト・デコード線
の端のセルは、「１」状態のビツト・レール抵抗
の電圧が、適当なゲート電流をセルに供給するた
めには不充分な事もあり得る。その結果、選択さ
れたセルにデータ保持の問題が生じる可能性があ
る。第２に、ビツト・デコード・トランジスタが
大きなフアン・アウト負荷を有しているという事
実により、ビツト・レールの選択及び非選択の両
方が遅くなる。ビツト・レールの放電速度はビツ
ト・レール抵抗によつて制限される。本発明に従
つたビツト選択方法は、公知のRAM、特にCTS
セルを用いたRAMの上記の欠点を回避する。
CTSのようなセルを用いた高性能アレイにお
いて、セルの選択はそのワード線電位を低下させ
且つそのビツト・レールを上昇させる事によつて
行なわれる。公知の設計では、選択されたワード
線をプル・ダウンするのに、固定された電流源を
用いている。「電流モード」におけるワード選択
のこの方法には、普通３つの問題が伴なつてい
る。
(1) 低速性 CTSセルを用いた場合、ワード線は非常に
キヤパシタンスが大きい。（60〜80個のセルを
有するワード線の場合、そのワード線のキヤパ
シタンスは30〜40pF程度の大きさになるかも
しれない）。定電流源は、その大きなRC時定数
に従つて、選択されたワード線をプル・ダウン
する。従つて、セル選択は非常に遅く、且つそ
の駆動能力はしばしば固定電流源によつて制限
される。
(2) 不安定性 選択されたワード線は電流源によつて低レベ
ルに保持されるので、その電圧レベルはノイズ
又は電流源の変動によつて容易に影響を受け
る。もしワード線レベルが、もはやビツト・レ
ールのそれらに追従できない程度までドリフト
すれば、データ保持の問題が生じ得るであろ
う。
(3) 「書込み」のための長いアドレス準備時間書
込み動作中、「１」を書込まれるべき側のビツ
ト線電圧は高レベルに駆動される。これにより
ビツト・レール及びドレイン線のレベルは上昇
する。ライト・スルー（write−through）の
問題を避けるために、書込みが開始し得る前
に、以前に選択されたセルが退避するのを待つ
ために長いアドレス準備時間が必要である。
上述の問題は、「電圧モード・ワード選択方式」
によつて回避され克服される。
本発明の目的は改良されたメモリを提供するこ
とである。
ｅ 〔問題点を解決するための手段〕 上記問題点は、改良されたビツト選択回路と、
ワード選択回路を用いることによつて解決され
る。ビツト選択回路は相互接続された第１及び第
２レベルのマトリツクス・デコーダを有し、各メ
モリ列は１対のビツト線を有し、ビツト線の各対
はビツト選択回路手段に接続される。上記ビツト
選択回路手段は上記第２レベルのデコーダの出力
に接続され、ビツト高レベル・クランプ回路が各
ビツト線対の上記ビツト選択回路手段の各々に接
続される。上記ビツト選択回路手段の各々は選択
されたビツト線対の選択速度を増加させるための
第１の回路手段を含む。上記ビツト高レベル・ク
ランプ回路は、上記選択されたビツト線対のビツ
ト選択回路手段と協働して、上記選択されたビツ
ト線対の上側の電位レベルを制限する。また上記
ビツト選択回路手段の各々は、選択されたビツト
線対の選択解除の速度を増加させるための第２の
回路手段を含んでいる。さらに、好ましくは
CTS型のメモリ・セルを用いたRAMにおいて、
電圧モード・ワード選択手段が使用される。
ｆ 〔実施例〕 (f‐1) 〔概説〕 CTSセルを用いた高性能アレイにおいて、
セルの選択は、そのワード線電位を下げ且つビ
ツト・レール電位を上昇させる事によつて行な
われる。第３図に示すように、従来の設計で
は、選択されたワード線及びドレイン線をプ
ル・ダウンするために固定式の電流源を用いて
いた。このワード選択の「電流モード」方式に
は、しばしば３つの問題が伴なつていた。
それは、〔発明が解決しようとする問題点〕
の章に記載した(1)低速性、(2)不安定性、(3)「書
込み」のための長いアドレス準備時間の問題で
ある。
これらの問題は、「電圧モード・ワード選択
方式」により克服される。第８図は、この方式
の概略図を示している。
また、CTSセルを用いた公知の高性能アレ
イは、ビツト選択の問題点あるいは欠点も有し
ていた。再び第３図を参照すると、それらの問
題点は次のようなものである。
１ ビツト・デコード・トランジスタTBがチ
ツプ上の多数のビツト列を駆動しなければな
らない。従つて長い金属配線及び大きなフア
ンアウト電流により、ビツト・デコード線
（BD）に沿つた電圧降下が大きくなる。そ
のため、ビツト・デコード線の端のセルは、
セルに適当なゲート電流（I1）を与えるには
不充分な電圧しか「１」のビツト・レール抵
抗に供給されない事もある。これは、選択さ
れたセル上のデータ保持の問題を生じさせる
可能性がある。
２ ビツト・デコード・トランジスタが大きな
フアンアウト負荷を有するために、ビツト・
レールの選択及び選択解除が両方共に遅い。
ビツト・レールの放電速度はビツト・レール
抵抗RBL及びRBRによつて制限される。
上記問題点は下記のランダム・アクセス・メ
モリによつて解決される。
上記問題点は第１図、第３Ａ図、第８図及び
第９図に示されている分布式ビツト選択回路及
びワード線選択回路によつて克服される。
説明のため、第２図に、本発明による1K×
4RAMを示す。このRAMは64ワード（行）×
64ビツト（列）の形に配列された6096個のセル
のアレイ密度を有する。64ビツト列はさらに４
つのデータ・グループに分割されるので、同時
に４ビツト（従つて４つのデータ入力）が書込
まれ、４ビツタ（４データ出力）が読取られ
る。RAMは６つのワード・アドレス（64行か
ら１つを選択するため）及び４つのビツト・ア
ドレス（64ビツトから４つを選択するため）を
有する。読取り及び書込み動作はRW入力によ
つて制御される。
(f‐2) 〔ビツト線選択〕 第１図を参照すると、ビツト・アドレスのデ
コードのために２レベルのマトリツクス・デコ
ード方式が採用されている。第１レベルのデコ
ード回路は、４つのビツト・アドレス・レシー
バ２１の出力エミツタの結線によつて形成され
た４本のアドレス線の２つのグループ（BA0〜
BA3及びBA4〜BA7）を含んでいる。ビツト・
アドレス・レシーバ２１は第４図に示すような
電流スイツチ・エミツタ・ホロワ回路である。
この回路はアドレス入力を真及び補の信号に変
換する。アドレス・レシーバの対のエミツタ・
ホロワ出力を結線することによつて、各グルー
プから（４つのうち１つを選択する）部分的デ
コード結果が形成される。これによつて全部で
２つの選択された（低レベルの）信号線が与え
られる。
第２レベルのデコード機能は16個のビツト・
デコーダ２２（第５図）によつて実行される。
これは電流スイツチ入力及び高速プツシユ・プ
ル出力を有する。ビツト・デコーダ２２の入力
１は、BA0〜BA3のアドレス・グループ中の４
本の信号線の１つに接続され、入力２はBA4〜
BA7のグループ中の１本に接続される。16本の
BD出力線のうち、１つだけがデコードされ、
選択状態のアツプ・レベルになる。各BD線は
４つのビツト列（各データ・グループから１
つ）を駆動するようにフアン・アウトしている
ので、読取又は書込の動作のために一度に４つ
のセルが選択される。
各ビツト列は、ビツト線選択及び選択解除機
能を実行するためにビツト選択回路２３（第１
図及び第６図）を有する。選択されたビツト線
の高レベルはビツト高レベル・クランプ（ビツ
トUPCL）回路２４（第７図）によつてセツト
されるので、セルの読取及び書込の動作点は高
クランプ・レベルを変化させる事によつて容易
に調整できる。
非クランプCTSセルの場合、SCRデバイス
は飽和モードで動作する。このセルは、（高い
Ｂ−Ｃ接合飽和キヤパシタンスのために）シヨ
ツトキー・クランプを有する通常のCTSより
も容量が大きい。従つて非クランプ・セルは書
込みが非常に困難である。高速の書込み性能を
可能にするために、ビツト選択回路は高い一時
電流をセルに駆動できなければならない。この
応用のために、容量性ブート・ストラツプ及び
一時電流駆動機構を用いた新規な回路技術が設
計される。ビツト選択回路の動作モードは下記
の通りである。
非選択 非選択状態において、BD線は、それに対応
するビツト・デコーダによつて、VNに近い電
圧に低く保たれる。ビツト選択回路のトランジ
スタＴ１及びＴ２は逆の飽和モードの動作をす
るように駆動される。ノード１及び２は、Ｔ１
及びＴ２のＢ−Ｃ接合によつて、BDレベルよ
りもVBC高い電圧に低くクランプされる。ノー
ド３及び４も、インバース・トランジスタによ
つて、BD線に近い電圧（BD線よりもVCES高い
電圧）に負に駆動される。ノード１，２，３及
び４が低レベルに保たれていると、トランジス
タＴ３，Ｔ４及びＴ５，Ｔ６は遮断される。ビ
ツト・レール抵抗RBL及びRBRには電流は流
れない。ビツト線BL及びBRのレベルはノード
３及び４のレベルに等しい。この状態におい
て、抵抗Ｒ１及びＲ２は、Ｔ１及びＴ２を経て
BD線に流れる少さなベース電流を供給する。
Ｔ１及びＴ２は逆の飽和モードで導通している
ので、それらはＢ−Ｃ接合及びＢ−Ｅ接合にお
ける（蓄積電荷による）大きな拡散キヤパシタ
ンスを生じる。これらの蓄積電荷は、BD線が
高レベルに選択された時にノード１，２及びノ
ード３，４をブート・ストラツプするために使
われる。
選択（読取） ビツト列が選択される時、そのBD線は対応
するビツト・デコーダによつて、VPよりも約
VBE低い電圧にアクテイブにプル・アツプされ
る。これによつてＴ１及びＴ２のコレクタは同
じ速度で急速に引き上げられる。Ｔ１及びＴ２
のＢ−Ｃ接合及びＢ−Ｅ接合の急速な放電は、
各々ノード１，２及びノード３，４に非常に急
速な静電容量的プツシユ・アツプ作用を与え
る。ノード３，４の電位が上昇する時、大きな
一時的電流が抵抗RBL及びRBRに流れ、ビツ
ト線BL及びBRを上昇させる。ノード３，４の
電位が上昇する時、トランジスタＴ３及びＴ４
も急速にターン・オンされ、ビツト線をアクテ
イブにプル・アツプする。高速のビツト・レー
ル選択を可能にするのは、このＴ３及びＴ４か
らの一時的電流の駆動機構である。
読取モードの間、PDL線及びPDR線は共に
高レベル（VP付近）である。ノード１及び２
の高レベルは各々トランジスタ・ダイオードＴ
５及びＴ６によつて、UC線により設定された
電圧にクランプされる。（第１２図参照）。UC
線上の読取基準レベルは、適当な読取り電流
（負荷電流IL及びゲート電流IG）を保証するた
めに、選択されたセルの電圧を追跡するよう
に、ビツト高レベル・クランプ回路２４によつ
て発生される。セルの読取り電流は抵抗RBL
及びRBRを経てＴ１及びＴ２によつて供給さ
れる。典型的な読取り電流はIL1.0ｍＡ及びIG
0.2ｍＡに設定される。この時、センス増幅
器による読取センシングのためにビツト線の間
に約600〜700ｍＶの電位差が生ずる。
選択状態において、Ｔ１及びＴ２はアクテイ
ブ・フオワード・モードで動作し、DC読取り
電流を供給する。トランジスタＴ３及びＴ４は
一時的にターン・オンされるだけである。それ
らは、ビツト線BL及びBRが完全に選択された
高レベルに到達した後は、オフ状態のままであ
る。BD線の電圧レベルはノード１及び２より
も高いように設定されるので、選択状態のトラ
ンジスタＴ１及びＴ２は常にアクテイブ・フオ
ワード条件に保たれる。読取り電流は読取り基
準レベルによつて定められ、BD線の電圧変動
又は信号線の電圧降下によつて影響を受けな
い。
選択（書込） 書込みモードにおいて、ビツト線選択は上述
の読取りのものと同様である。ここでの唯一の
相違点は、書込み制御線の１つ（書込まれるデ
ータに依存してPDL又はPDRのいずれか）が、
ビツト選択に先立つて書込み制御回路により、
VNに近い電圧に負に駆動される事である。電
圧の低下したPDL線又はPDR線は各々トラン
ジスタ・ダイオードＴ５又はＴ６を経由してノ
ード１又は２をクランプ・ダウンするので、ビ
ツト・レールが選択された時、ビツト線の片側
だけが高レベルに駆動されセルに書込み電流を
供給する。他の側は、通常セル中に流入するビ
ツト線電流を遮断するために低レベルにとどま
る。この書込み動作のモードは以下では「差動
モード書込み」と呼ぶ。
書込みモード中に、ノード１又は２の高レベ
ルも、トランジスタ・ダイオードＴ５又はＴ６
によつて、UC線により設定された電圧にクラ
ンプされる。書込み基準電圧は典型的には読取
り基準電圧より600〜800ｍＶ高いので、高速の
書込み性能を与えるための充分な過剰電圧及び
充分な書込み電流が常に保証される。非クラン
プCTSセルの場合、書込みは大きな一時的電
流をセルに流してその元の状態を変えることに
よつて行なわれる。この大きな一時的書込電流
（典型的には数ミリアンペア）はＴ３又はＴ４
によつてVPから直接に供給される。セルが書
込まれた後、そのビツト線電圧は「１」レベル
に上昇する。トランジスタＴ３及びＴ４は徐々
にターン・オフして、大きな一時書込電流を除
去する。次に抵抗RBL又はRBRはＴ１又はＴ
２から小さなDC書込電流IWを供給して、新規
に書込まれたセルの状態を強化する。読取モー
ドの場合のように、大きな一時書込み電流がＴ
３又はＴ４を経てVPから直接供給される。従
つて書込み性能はBD線のレベル変動によつて
影響されない。
選択解除 ビツト列が選択解除される時、その対応する
ビツト・デコーダ出力は非選択の低レベルに落
ちる。ビツト選択回路のトランジスタＴ１及び
Ｔ２は逆の飽和モードに駆動される。ノード
１，２及び３，４は、書込み又は読取りのビツ
ト・レール電流を遮断するために、負に引き下
げられる。同時に、ビツト線もシヨツトキー・
ダイオードSL及びSRによつてアクテイブにプ
ル・ダウンされ、BD線中に放電する。ダイオ
ードSL及びSRがビツト線をプル・ダウンして
いる間に、ビツト・レール抵抗RBL及びRBR
も逆にトランジスタによつて低レベルに駆動さ
れ、ビツト線を放電する。ビツト線が非選択の
低レベルにまで完全に放電された後、抵抗
RBL、RBR及びダイオードSL、SRは非導通
になる。この時、ビツト列は非選択状態であ
る。
ここに開示したビツト選択方式は、CTS（相
補型トランジスタ・スイツチ、第１Ａ図）セル
を用いたアレイにおいて特に有用である。この
方式を用いれば、公知の設計を上回る少なくと
も次の２つの利点が得られる。
(1) ビツト線の「選択／選択解除」の速度の改
善、従つて高速のビツト経路アクセス時間。
(2) ビツト・デコード高レベル線の電圧降下の
影響を除去する。従つて選択されたセルに関
するデータ保持の問題を減少させる。
この改良されたビツト選択回路手段は次の
要素を含む。
１ ２レベルのマトリクツクス・デコード
（第１図）−第１レベルは電流スイツチ・エ
ミツタ・ホロワ・アドレス・レシーバのエ
ミツタ結線。第２レベルは電流スイツチ入
力及び高速プツシユプル出力を有するビツ
ト・デコーダ。
２ 分布型のビツト選択回路（第１図及び第
６図）。これはビツト・レール選択速度を
速めるために逆飽和トランジスタ（Ｔ１及
びＴ２）の容量性放電機構を用いている。
また、この同じトランジスタが（ビツト列
が選択される時）アクテイブ・フオワー
ド・モードにおいて、DC読取電流及び書
込電流を抵抗RBL及びRBRを経てセルに
供給するためにも使われる。高速の読取／
書込性能を可能にするために、ビツト線上
に高速の大電力一時的駆動機構を提供する
トランジスタＴ３及びＴ４が存在する。ま
た、高速のビツト列選択解除を可能にする
ために、アクテイブ・ビツト・レール・プ
ル・ダウン用のビツト・レール抵抗RBL
及びRBRと共にシヨツトキー障壁ダイオ
ード（SL及びSR）が用いられる。また選
択されたセルに関する動作点の設定及び読
取り／書込み制御のためにマルチ・エミツ
タ・トランジスタ・ダイオードＴ５及びＴ
６が使われている。ビツト高レベル・クラ
ンプ（第３図及び第７図）−選択されたビ
ツト線の読取及び書込の高レベルは、動作
点の調整を容易にするために基準回路（ビ
ツト高レベル・クランプ回路）によつて制
御される。この回路はまた、種々のトラツ
キングの要求（例えば読取モードにおける
選択されたドレイン線レベルのトラツキン
グ）を満足するようにも設計されている。
(f‐3) 〔ワード線選択〕 第１図の「ワード・デコード」ブロツクによ
つて表わされている改良されたワード線デコー
ダ及び制御回路は第８図及び第９図に詳細に示
されている。第８図は電圧モード・ワード選択
方式を示し、一方第９図はワード・デコーダの
回路を詳細に示している。
第８図を参照すると、64本の行から１つをデ
コードするために６ビツトのワード・アドレス
が存在している。ワード・アドレスのデコード
のために、ビツト経路の場合と同様の２レベ
ル・マトリツクス・デコード方式が採用されて
いる。第１レベルのデコード回路は、６個のワ
ード・アドレス・レシーバ３１の出力エミツタ
の結線により形成された、４本のアドレス線の
３つの群（WA０〜WA３、WA４〜WA７、
及びWA８〜WA１）を含んでいる。ワード・
アドレス・レシーバ３１は電流スイツチ・エミ
ツタ・ホロワ回路（第４図参照）である。これ
らはアドレス入力を真及び補の信号に変換す
る。アドレス・レシーバ対のエミツタ・ホロワ
出力の結線によつて、（４つから１つを選択す
る）部分的デコードが各群から得られ、従つて
全部で３つの選択された（低レベル）線が得ら
れる。
第２レベルのデコード機能は64個のワード・
デコーダ３２（第９図）によつて行なわれる。
各ワード・デコーダは３つの電流スイツチ入力
（IN１〜IN３）及び２つの高速高出力プツシ
ユプル出力（WL及びDL）を有している。ワ
ード・デコーダ３２のIN１はWA０〜WA３の
アドレス線群の４本の信号線の１つに接続され
ている。IN２は第２群（WA４〜WA７）中の
１本に接続され、IN３は第３群（WA８〜WA
１１）中の１本に接続されている。行線を選択
するためには、これら３つの入力の全部が低レ
ベルでなければならない。ワード・デコーダの
２つの出力はメモリ・セルのワード線（WL）
及びドレイン線（DL）に接続される。
ワード・デコーダの動作は以下、説明する。
非選択状態 非選択のワード・デコーダはその３つの入力
の少なくとも１つが高レベルである。デコー
ダ・トランジスタＴ１，Ｔ２又はＴ３はター
ン・オンして、ノード１をプル・ダウンする。
トランジスタＴ５及びＴ６はデユアル位相レベ
ル・シフタを形成しているので、ノード４も
VNに近い電圧にまで引き下げられ、ノード３
はVPまで引き上げられる。ノード４が低レベ
ルの時、オープン・コレクタ・トランジスタ
TLは遮断され、ワード線WL及びドレイン線
DLが非選択（高）レベルに上昇することを可
能にする。この状態において、セルの待機電流
並びにワード線及びドレイン線の電圧は電流源
ISBH及びISBLによつて決定される。
速いスイツチング速度を可能にするために、
トランジスタＴ５及びＴ６は遮断されず、僅か
の導通状態に保たれる。アクテイブ・プルアツ
プ・デバイス（Ｔ７及びTH）は、ワード線が
完全な非選択DCレベル（VPよりも約1.5VBE低
い）に達する時に、オフになる。
選択状態 ワード・デコーダが選択される時、その全て
の入力は低レベルである。トランジスタＴ１，
Ｔ２及びＴ３はオフである。ノード１は高レベ
ルになり、Ｔ５及びＴ６を即座にターン・オン
する。ノード３はＴ７及びTHをオフに保つよ
うにＴ５のコレクタによつてプル・ダウンされ
るので、WL及びDLは選択されたレベルまで
電圧が低下することが可能である。同時に、ノ
ード４は高レベルになり、TLをターン・オン
する。セルを高速に選択することを可能にする
のは、ドレイン線に対するこの高出力オープ
ン・コレクタのプル・ダウン作用である。ドレ
イン線が低レベルに駆動されている間、ワード
線は、セルによつて決定される電圧オフセツト
と同じ割合でそれに追従する。
ワード線及びドレイン線が完全に選択された
時、Ｔ７〜THはオフであり、TLは選択され
たセルからの大きな読取／書込電流を吸収する
ようにオン状態に維持される。この状態におい
て、ワード線及びドレイン線の電圧は次の２つ
の式によつて決定される。
V(DL)＝VN＋VCE(TL) ……(1) V(WL)＝V(DL)＋V(セル) ……(2) 選択されたドレイン線は高出力のオープン・
コレクタ・トランジスタ（TL）によつてプ
ル・ダウンされるので、ワード選択は非常に速
く且つその駆動能力は従来の設計のように固定
電流源によつて制限されない。さらに、選択さ
れたドレイン線及びワード線のレベルは電源
VNからの電圧オフセツトに対して確実に決定
され、従来技術のものよりも安定である。この
ワード選択技法は「電圧モード・ワード選択」
と呼ばれる。
選択解除 行線は、読取又は書込の動作に関して選択さ
れた後、待機状態に戻される。選択解除状態の
ワード・デコーダはその入力のうち少なくとも
１つが正になる。この時、デコード・トランジ
スタＴ１，Ｔ２又はＴ３が再びターン・オン
し、ノード１を低レベルに駆動して、オープ
ン・コレクタ・トランジスタTLを遮断する。
同時に、ノード４はVPにまで正に引き上げら
れる。このノード４はエミツタ・ホロワ・デバ
イスＴ７〜THを一時的にオンに駆動して、ワ
ード線WLをそれが非選択DCレベルに達する
まで引き上げる。ワード線が正に引かれている
間に、ドレイン線DLはセルによつて決定され
る電圧オフセツトと同じ割合でそれを追跡す
る。ワード線及びドレイン線が完全にその待機
レベルに上昇すると、Ｔ７〜TH及びTLは全
てオフになる。この時この行線は非選択状態に
ある。
(f‐4) 〔読取動作〕 セルの行線（WL、DL）及びビツト線
（BL、BR）が共に選択される（第１２図）時、
セルは読取動作に関して選択される。行線は前
述のように電圧モード・ワード選択方式によつ
て選択される。ビツト線は以前に（第１図）説
明したビツト選択方式により選択される。セル
が完全に選択された後、読取電流IL及びLGがビ
ツト・レール・シヨツトキー・ダイオードSL
及びSRに供給される。これらは読取センシン
グのためにセルの内部電圧（「０」及び「１」）
をビツト線に結合している。読取中のセルの安
定性を保証するために、電流IL及びIGは選ばれ
た動作範囲内に制御されなければならない。こ
れは、UC線からビツト・レール駆動トランジ
スタ（第１２図のＴ１及びＴ２）に加えられる
読取基準レベルによつて達成される。読取基準
レベルは、選択されたセルを完全に追従するビ
ツト高レベル・クランプ回路（第７図）によつ
て発生されるので、電流IL及びIGを決定するビ
ツト・レール抵抗RBL及びRBRには充分な電
圧（Ｖ「０」及びＶ「１」）が常に保証される。
この読取基準レベルの発生及びビツト高レベ
ル・クランプ回路の動作は後節で完全に説明す
る。
(f‐5) 〔書込動作〕 電圧モード・ワード選択方式を用いる場合、
書込み動作は３つの順次的ステツプにおいて実
行される。（第１３図及び第１４図） １ 前に述べたように行線が選択／選択解除さ
れる。
２ ドレイン線の選択及び選択解除（第１４図
参照）の交差の後に、書込動作が開始され
る。RWクロツクがビツト高レベル・クラン
プ回路をスイツチして、UC線上に書込基準
電圧を生じさせる。このRW信号は書込制御
回路にも加えられ、書込制御回路はそのデー
タ入力に依存して、その２つの出力線PDL
又はPDRのいずれか一方を低レベルに駆動
する。次に低レベルになつたPDL又はPDR
線がトランジスタ・ダイオードＴ５又はＴ６
によつて各々ビツト選択回路のノード１又は
２をプル・ダウンので、ビツト・レールが選
択された時に、ビツト線の片側だけが高レベ
ルに駆動され、セルに書込電流を供給する。
他方は、通常はセルのこの側に流入するビツ
ト線電流を遮断するために低レベルにとどま
る。書込み以前にセルに流入していたゲート
電流の遮断は書込み動作の成功にとつて本質
的である。書込み期間中にゲート電流が存在
すると、セル中の現在オン状態のNPNトラ
ンジスタはオンのままであり、書込み電流に
よつて状態を変化させることはできない。
３ PDL線又はPDR線が低レベルになつた後、
ビツト選択回路が選択される。「１」が書込
まれるビツト線の側は、ビツト・レール駆動
トランジスタＴ１〜Ｔ３又はＴ２〜Ｔ４によ
つて電圧が上昇される。所望のセル状態に達
するまでに、Ｔ３−RBL又はＴ４−RBRを
経てセルに大きな一時的書込電流が注入され
る。セルが書込まれた後、「１」側のビツト
線電圧は通常の「１」レベルにまで上昇す
る。このために導通しているビツト・レール
抵抗RBL又はRBRの電位差が減少するので、
トランジスタＴ３又はＴ４は遮断される。次
にビツト・レール抵抗RBL又はRBRは新規
に書込まれたセルの状態を強化するためにＴ
１又はＴ２から小さなDC書込み電流（IW）
を供給する。
DC書込み電流IWの大きさは、UC線を経由
してビツト・レール駆動トランジスタＴ１又
はＴ２に加えられる書込基準レベルによつて
制御される。この書込み電流はビツト高レベ
ル・クランプ回路の書込基準レベルを変化さ
せることによつて容易に調整できる。
上記の書込み方式は「差動モード書込み」
と呼ばれる。これは書込中にビツト線の片側
が上昇されると共に他方の側が低レベルに保
たれるからである。
この書込み方式の主要な利点は、ドレイン
線がVNよりもVCE高い固定電位に選択される
ので、書込み電流がセルに注入される時、こ
の線のレベルが上昇せずに安定なままでいる
事である。従つて、従来技術の設計で用いら
れた「電流モード」ワード選択方式に存在す
るような選択解除セルに伴なう追跡効果
（chasing effect）は除かれる。RWクロツク
は、選択解除セルが退去するのを待つ事なし
に（ドレイン線選択信号とドレイン線選択解
除信号とが交差すると即座に）到来する事が
可能である。従つて書込みに先立つて必要な
アドレス準備時間が最小限のものになる。よ
り高速のワード選択及びより短いアドレス準
備時間により、書込み性能は大幅に改善され
る。さらに選択されたドレイン線は確実にあ
る電圧レベルに保持され、且つ選択解除され
たものは非選択レベルまでアクテイブに急速
にプル・アツプされるので、「ライト・スル
ー」（即ち待機状態のセル同様に選択解除さ
れたセルにも書込みが行なわれる事）の問題
は存在しない。
上記の説明から明らかなように、電圧モー
ド・ワード選択方式は、特にCTS RAMに
おいて、下記の利点を提供する。
(1) 非常に高速のワード選択及び選択解除、従
つて高速「読取」性能を可能にする。
(2) 大きな行線駆動能力を提供する。従つて高
密度の回路に適している。
(3) 選択されたドレイン線レベルを安定化す
る。従つてデータ保持の問題及びライト・ス
ルーの問題を取り除く。
(4) より高速の「書込」性能を可能にする。
(f‐6) 〔ビツト・アツプ・レベル・クランプ回
路〕 CTS RAMにおける電圧モード・ワード選
択方式が適正に動作するには、選択されたセル
の動作レベルを決定するためのビツト高レベ
ル・クランプ回路が必要である。これは特に読
取動作に関して重要である。読取基準電圧は、
温度、電源（VN）及びデバイス（VBE及び
VFSBD）の変動する時に、選択されたセルに追
従するように、ビツト高レベル・クランプ回路
によつて発生される。従つて全ての条件の下で
適正な読取電流IG及びIL）が常に保証され、セ
ルの安定性を確保する。第１図及び第３Ａ図に
示されているビツト高レベル・クランプ回路
（第７図）を、第８図、第１２図及び第１３図
を参照して説明する。
(1) 読取基準： 第１２図を参照すると、読取モードにおい
てクランプ・ダイオードＴ５のエミツタに必
要な電圧レベルは、ワード・デコーダ中の
VNからの電圧の上昇／降下を合計する事に
よつて決定される。
電圧＠T5＝VN＋VBE（TL）−VF（S2） ＋VBE（TR）＋VF（SL）＋Ｖ“１” ＋VBE（T1）−VBF（T5） 上式中でVBEの上昇／降下及びVFの上昇／
降下を相殺すると、読取基準電圧を定める単
純化された式が得られる。
電圧＠T5＝VN＋2VBE＋Ｖ“１” ……(1) 読取動作の場合、ビツト高レベル・クラン
プ回路（第７図）のＲ／Ｗ制御入力は高レベ
ルである。トランジスタＴ１がオン、Ｔ２が
オフなので、ノード３は高レベルになり、Ｔ
３，Ｔ４及びT5をターン・オンする。出力
線UCはＴ３によつてクランプ・ダウンされ、
次式によつて定められる読取基準電圧を発生
する。
VUC（読取）＝VN＋VBE（TS）＋VBE （T4）＋VBE（T3）−VF（S1）＝VN ＋3VBE−VF ……(2) 式(1)と(2)とを等しくおくと、次式が得られ
る。
電圧＠T5＝VUC（読取） VN＋2VBE＋Ｖ“１”＝VN＋3VBE−VF Ｖ“１”＝VBE−VF ……(3) Ｖ“１”はビツト・レール・トランジスタ
の「１」側における電圧である。読取中にセ
ルの安定性を維持するゲート電流IGを定める
のはRBLにかかるこの電圧である。読取電
流IG及びILは次式によつて関係付けられる。
IG＝Ｖ“１”／RBL IL＝Ｖ“１”／RBL Ｖ“０”＝Ｖ“１”＋VF 式(3)から明らかなように、Ｖ“１”はVBE
（NPNトランジスタの順方向モードのベー
ス・エミツタ電圧）とVF（シヨツトキー・ダ
イオードの順方向導通電圧）との間に差によ
つて定められるので、それは電源（VP及び
VN）の変動に独立である。
さらにデバイスに対する温度の影響も等し
く相殺される。
(2) 書込基準： 書込モードにおいて、Ｒ／Ｗ入力は低レベ
ルである。トランジスタＴ１はオフ、Ｔ２は
オンである。ノード１が高レベルでＴ６をプ
ル・アツプしている一方、ノード３は低レベ
ルＴ３を遮断している。UC線の書込基準レ
ベルは次式によつて与えられる。
VUC（書込）＝VP＝VBE（T6） ……(4) この書込基準電圧は、書込電流IWを決定する
ためのビツト・レール駆動トランジスタ（第１
３図のＴ１及びＴ２）に供給される。
(f‐7) 〔読取センス回路〕 第１図のセンサ回路の動作を、特に第１０図
及び第１１図を参照して説明する。
第３Ａ図は第２図に示されているRAMに関
して採用されたセンサ方式を説明している。こ
のRAMの64のビツト列は16ビツトから成る４
つのデータ群に分割される。各データ群は読取
センス動作のためにセンス増幅器（第１０図）
を含んでいる。このセンス増幅器の状態はその
データ群内の選択されたセルによつて決定され
る。センス増幅器によつて読取られたデータは
オフ・チツプ駆動器（OCD）回路を経てチツ
プ外ヘ送られる。
第１１図はデータ群に関するセンサ増幅器の
構成を示している。データ群内において、各ビ
ツト列は電圧センス用の１対のセンス・トラン
ジスタ（TL及びTR）に取り付けられている。
セルが読取のために選択される時、その行線
（WL及びDL）は対応するワード・デコーダに
よつてプル・ダウンされ、ビツト線（BL及び
BR）はビツト選択回路によつて上昇される。
データ群当り16ビツトの列が存在するので、ビ
ツト選択は常に16から１つを選択するものであ
る。32のビツト線のうち２つだけが、一度に高
レベルになる。これら２つの選択されたビツト
線の高い方が、センス増幅回路において、対応
するセンス・トランジスタをターン・オンす
る。
第１０図は上記センス方式のために設計され
た高速センス増幅器である。この回路は高速の
スイツチング性能を可能にするために電流ステ
アリング技法を用いている。そのセンス速度は
データ群中のビツト列の数に独立である。
第１０図を参照すると、32個のセンス・トラ
ンジスタTL１〜TL１６及びTR１〜TR１６
がセンス増幅器用の大電流スイツチ入力を形成
している。これらのトランジスタのベースはデ
ータ群中の16個のビツト列に接続されている。
トランジスタＴ１及びＴ２は、オフ・チツプ駆
動器を駆動する２相出力を与えるエミツタ・ホ
ロワである。トランジスタＴ３及びＴ４はノー
ドＡ及びＢの固定電圧を与えるために常時オン
にセツトされているので、これら２つのデバイ
スのスイツチングは電流モードで行なわれる。
任意の時間に、選択されたビツト列のビツト
左又はビツト右のいずれかが高電圧レベルに上
昇すると、電圧が高い方のビツト線が、対応す
るセンス・トランジスタをターン・オンする。
この時電流源Ｔ５からのセンス電流ISはオン状
態のセンス・トランジスタによつてＴ３又はＴ
４を経てステアリングされ、ノード１又は２を
プル・ダウンする。
ノードＡ及びＢの電圧レベルはスイツチされ
ず固定されているので、それらのノードのキヤ
パシタンスはスイツチング時間に影響を与えな
い。事実、入力段に取り付けられたセンス・ト
ランジスタの数に無関係に、回路の遅延は一定
である。さらにトランジスタＴ１，Ｔ２及びＴ
３，Ｔ４は常にアクテイブなので、そのスイツ
チング遅延は最小限に保たれる。
第１０図のセンス増幅回路の特徴は次のよう
に要約される： １ センス・トランジスタはビツト電流スイツ
チとして構成されており、そのベースはデー
タ群内のビツト線に接続されている。これは
センス増幅器の入力段を形成している。
２ 回路のスイツチングは電流モードで行なわ
れる。即ちＡ及びＢにおける入力電圧は固定
されスイツチングはＴ３又はＴ４を経てセン
ス電流ISをステアリングすることによつて行
なわれる。この動作モードは非常に大きなフ
アン・イン能力及び入力負荷に依存しない高
い速度を可能にする。
３ 回路の遅延を最小限にするために全てのス
イツチング・デバイス（Ｔ１，Ｔ２及びＴ
３，Ｔ４）は常にアクテイブに保たれる。
ｇ 〔発明の効果〕 本発明により高速で且つ安定に動作するメモリ
が得られた。
【図面の簡単な説明】
第１図は本発明の１実施例の図、第１Ａ図は非
クランプ型CTSセルの図、第２図は1K×４ラン
ダム・アクセス・メモリの図、第３図はCTSメ
モリ・セルを用いた公知のRAMの図、第３Ａ図
は第１図のRAMのセンス及び書込制御回路を示
す図、第４図は第１図のRAMで用いられている
アドレス・レシーバ回路の図、第５図はビツト・
デコーダ回路の図、第６図はビツト選択回路の
図、第７図はビツト高レベル・クランプ回路の
図、第８図は電圧モード・ワード選択方式を示す
図、第９図はワード・デコーダ回路の図、第１０
図はセンス増幅回路の図、第１１図は第１０図の
センス増幅回路を再配置して示した図、第１２図
は電圧モード読取動作を説明する図、第１３図は
電圧モード書込動作を説明する図、第１４図は書
込動作時の波形を示す図である。

Claims (1)

  1. 【特許請求の範囲】 １ 第１のビツト線及び第２のビツト線を含むビ
    ツト線対をｍ個と、 上側ワード線及び下側ワード線を含むワード線
    対をｎ個と、 各々１ビツトを記憶する能力を有するセルをｍ
    列及びｎ行有し、上記セルの各々が上記ｍ個のビ
    ツト線対の１つの第１のビツト線及び第２のビツ
    ト線に接続され、且つ上記ｎ個のワード線対の１
    つの上側ワード線及びワード線に接続されたメモ
    リ・セル配列と、 上記ビツト線対の各々に接続されたｍ個のビツ
    ト選択回路と、 上記ビツト選択回路に接続されたスイツチ可能
    なビツト高レベル・クランプ回路と、 上記ビツト選択回路の少なくとも１個を選択す
    るためのビツト・アドレス・デコーダ回路と、 上記ワード線対の１つを選択するためのワード
    線デコーダ回路とを有するランダム・アクセス・
    メモリであつて、 上記ビツト選択回路の各々が (a) 第１、第２、第３、第４、第５及び第６のト
    ランジスタであつて、上記第１、第２、第３及
    び第４のトランジスタの各々がエミツタ、ベー
    ス及びコレクタを有し、上記第５及び第６のト
    ランジスタの各々が第１及び第２のエミツタ並
    びにベース及びコレクタを有し、上記第１のト
    ランジスタのエミツタと上記第３のトランジス
    タのベースとが共通に接続され、上記第２のト
    ランジスタのエミツタと上記第４のトランジス
    タのベースとが共通に接続され、上記第３のト
    ランジスタのコレクタと上記第４のトランジス
    タのコレクタとが第１の電位に共通に接続され
    たものと、 (b) 上記第１のトランジスタのベース、上記第５
    のトランジスタのコレクタ及び上記第５のトラ
    ンジスタのベースの共通接続部と上記第１の電
    位との間に接続された第１の抵抗と、 (c) 上記第２のトランジスタのベース、上記第６
    のトランジスタのコレクタ及び上記第６のトラ
    ンジスタのベースの共通接続部と上記第１の電
    位との間に接続された第２の抵抗と、 (d) 上記第３のトランジスタのベース−エミツタ
    接合に並列に接続された第３の抵抗と、 (e) 上記第４のトランジスタのベース−エミツタ
    接合に並列に接続された第４の抵抗と、 (f) 上記第３のトランジスタのエミツタと上記第
    １のトランジスタのコレクタとの間に接続され
    た第１のシヨツトキー・ダイオードと、 (g) 上記第４のトランジスタのエミツタと上記第
    ２のトランジスタのコレクタとの間に接続され
    た第２のシヨツトキー・ダイオードと、 (h) 上記ビツト線対の１つの第１のビツト線と上
    記第３のトランジスタのエミツタとの接続部
    と、 (i) 上記ビツト線対の１つの第２のビツト線と上
    記第４のトランジスタのエミツタとの接続部
    と、 (j) 上記第１及び第２のトランジスタのコレクタ
    と上記ビツト・アドレス・デコーダ回路との共
    通接続部と、 (k) 上記第５及び第６のトランジスタの第２のエ
    ミツタと上記ビツト高レベル・クランプ回路の
    出力端子との間の共通接続部と、 (l) 上記第５及び第６のトランジスタの第１のエ
    ミツタと書込み制御回路との接続部とを有する ランダム・アクセス・メモリ。
JP60045015A 1984-06-25 1985-03-08 ランダム・アクセス・メモリ Granted JPS619894A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US624489 1984-06-25
US06/624,489 US4598390A (en) 1984-06-25 1984-06-25 Random access memory RAM employing complementary transistor switch (CTS) memory cells

Publications (2)

Publication Number Publication Date
JPS619894A JPS619894A (ja) 1986-01-17
JPH0355912B2 true JPH0355912B2 (ja) 1991-08-26

Family

ID=24502202

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60045015A Granted JPS619894A (ja) 1984-06-25 1985-03-08 ランダム・アクセス・メモリ

Country Status (4)

Country Link
US (1) US4598390A (ja)
EP (1) EP0169360B1 (ja)
JP (1) JPS619894A (ja)
DE (1) DE3585811D1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60254484A (ja) * 1984-05-31 1985-12-16 Fujitsu Ltd ２段デコーダ回路
US4792923A (en) * 1985-08-30 1988-12-20 Mitsubishi Denki Kabushiki Kaisha Bipolar semiconductor memory device with double word lines structure
US4752913A (en) * 1986-04-30 1988-06-21 International Business Machines Corporation Random access memory employing complementary transistor switch (CTS) memory cells
US4922455A (en) * 1987-09-08 1990-05-01 International Business Machines Corporation Memory cell with active device for saturation capacitance discharge prior to writing
JPH023187A (ja) * 1988-06-09 1990-01-08 Toshiba Corp 不揮発性半導体メモリ
US5022010A (en) * 1989-10-30 1991-06-04 International Business Machines Corporation Word decoder for a memory array
DE69023456T2 (de) * 1989-10-30 1996-06-20 Ibm Bitdekodierungsschema für Speichermatrizen.
JPH0775734B2 (ja) * 1990-11-09 1995-08-16 川崎製鉄株式会社 形鋼のロール矯正機に用いられる矯正ロールユニット
US9530482B2 (en) 2014-09-25 2016-12-27 Kilopass Technology, Inc. Methods of retaining and refreshing data in a thyristor random access memory
US20160093624A1 (en) 2014-09-25 2016-03-31 Kilopass Technology, Inc. Thyristor Volatile Random Access Memory and Methods of Manufacture
US9741413B2 (en) 2014-09-25 2017-08-22 Kilopass Technology, Inc. Methods of reading six-transistor cross-coupled thyristor-based SRAM memory cells
US9613968B2 (en) 2014-09-25 2017-04-04 Kilopass Technology, Inc. Cross-coupled thyristor SRAM semiconductor structures and methods of fabrication
US9564199B2 (en) 2014-09-25 2017-02-07 Kilopass Technology, Inc. Methods of reading and writing data in a thyristor random access memory
US9460771B2 (en) 2014-09-25 2016-10-04 Kilopass Technology, Inc. Two-transistor thyristor SRAM circuit and methods of operation
US9449669B2 (en) * 2014-09-25 2016-09-20 Kilopass Technology, Inc. Cross-coupled thyristor SRAM circuits and methods of operation
US9564441B2 (en) 2014-09-25 2017-02-07 Kilopass Technology, Inc. Two-transistor SRAM semiconductor structure and methods of fabrication
US9496021B2 (en) * 2014-09-25 2016-11-15 Kilopass Technology, Inc. Power reduction in thyristor random access memory

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3423737A (en) * 1965-06-21 1969-01-21 Ibm Nondestructive read transistor memory cell
US3525084A (en) * 1967-12-14 1970-08-18 Ibm Memory sense system with fast recovery
US3582911A (en) * 1968-12-04 1971-06-01 Ferroxcube Corp Core memory selection matrix
US3753008A (en) * 1970-06-20 1973-08-14 Honeywell Inf Systems Memory pre-driver circuit
US3623033A (en) * 1970-06-29 1971-11-23 Electronic Memories & Magnetic Cross-coupled bridge core memory addressing system
US3636377A (en) * 1970-07-21 1972-01-18 Semi Conductor Electronic Memo Bipolar semiconductor random access memory
US3736574A (en) * 1971-12-30 1973-05-29 Ibm Pseudo-hierarchy memory system
US3786442A (en) * 1972-02-24 1974-01-15 Cogar Corp Rapid recovery circuit for capacitively loaded bit lines
US3789243A (en) * 1972-07-05 1974-01-29 Ibm Monolithic memory sense amplifier/bit driver having active bit/sense line pull-up
US3771147A (en) * 1972-12-04 1973-11-06 Bell Telephone Labor Inc Igfet memory system
US3843954A (en) * 1972-12-29 1974-10-22 Ibm High-voltage integrated driver circuit and memory embodying same
US3863229A (en) * 1973-06-25 1975-01-28 Ibm Scr (or scs) memory array with internal and external load resistors
US3919566A (en) * 1973-12-26 1975-11-11 Motorola Inc Sense-write circuit for bipolar integrated circuit ram
US3942160A (en) * 1974-06-03 1976-03-02 Motorola, Inc. Bit sense line speed-up circuit for MOS RAM
FR2304991A1 (fr) * 1975-03-15 1976-10-15 Ibm Agencement de circuits pour memoire semi-conductrice et son procede de fonctionnement
US4007451A (en) * 1975-05-30 1977-02-08 International Business Machines Corporation Method and circuit arrangement for operating a highly integrated monolithic information store
US4078261A (en) * 1976-01-02 1978-03-07 Motorola, Inc. Sense/write circuits for bipolar random access memory
US4090254A (en) * 1976-03-01 1978-05-16 International Business Machines Corporation Charge injector transistor memory
US4042915A (en) * 1976-04-15 1977-08-16 National Semiconductor Corporation MOS dynamic random access memory having an improved address decoder circuit
US4104735A (en) * 1976-09-15 1978-08-01 Siemens Aktiengesellschaft Arrangement for addressing a MOS store
US4174541A (en) * 1976-12-01 1979-11-13 Raytheon Company Bipolar monolithic integrated circuit memory with standby power enable
DE2738187C2 (de) * 1977-08-24 1979-02-15 Siemens Ag, 1000 Berlin Und 8000 Muenchen Schaltungsanordnung für mehrere auf einem Bipolar-Baustein angeordnete Speicherzellen mit einer Regelschaltung zur Kennlinien-Anpassung der Speicherzellen
US4194130A (en) * 1977-11-21 1980-03-18 Motorola, Inc. Digital predecoding system
US4242605A (en) * 1978-05-22 1980-12-30 Motorola, Inc. Transient array drive for bipolar ROM/PROM
US4172291A (en) * 1978-08-07 1979-10-23 Fairchild Camera And Instrument Corp. Preset circuit for information storage devices
US4264828A (en) * 1978-11-27 1981-04-28 Intel Corporation MOS Static decoding circuit
DE2926050C2 (de) * 1979-06-28 1981-10-01 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren und Schaltungsanordnung zum Lesen Und/oder Schreiben eines integrierten Halbleiterspeichers mit Speicherzellen in MTL-Technik
JPS5847792B2 (ja) * 1979-07-26 1983-10-25 富士通株式会社 ビット線制御回路
US4308595A (en) * 1979-12-19 1981-12-29 International Business Machines Corporation Array driver
US4287575A (en) * 1979-12-28 1981-09-01 International Business Machines Corporation High speed high density, multi-port random access memory cell
US4323986A (en) * 1980-06-30 1982-04-06 International Business Machines Corporation Electronic storage array having DC stable conductivity modulated storage cells
JPS5841596B2 (ja) * 1980-11-28 1983-09-13 富士通株式会社 スタティック型半導体記憶装置
US4413191A (en) * 1981-05-05 1983-11-01 International Business Machines Corporation Array word line driver system
US4417159A (en) * 1981-08-18 1983-11-22 International Business Machines Corporation Diode-transistor active pull up driver

Also Published As

Publication number Publication date
EP0169360B1 (en) 1992-04-08
EP0169360A3 (en) 1989-02-08
EP0169360A2 (en) 1986-01-29
DE3585811D1 (de) 1992-05-14
JPS619894A (ja) 1986-01-17
US4598390A (en) 1986-07-01

Similar Documents

Publication Publication Date Title
US6236613B1 (en) Semiconductor integrated circuit device having a hierarchical power source configuration
US6249469B1 (en) Sense amplifier with local sense drivers and local read amplifiers
EP0169360B1 (en) Random access memory
US5058067A (en) Individual bit line recovery circuits
US5323360A (en) Localized ATD summation for a memory
US5020029A (en) Static semiconductor memory device with predetermined threshold voltages
EP0169355B1 (en) Random access memory
EP0329177B1 (en) Semiconductor memory device which can suppress operation error due to power supply noise
US4926383A (en) BiCMOS write-recovery circuit
JPH0561718B2 (ja)
JPS6331879B2 (ja)
US5764565A (en) Static type semiconductor memory device with two word lines for one row
JPH07107794B2 (ja) ランダム・アクセス・メモリ
EP0025303B1 (en) Read current detector circuit for semiconductor memory
JPH08221990A (ja) 半導体記憶装置
US5258951A (en) Memory having output buffer enable by level comparison and method therefor
US4712193A (en) Current steering differential write circuit for memory cells
US5301148A (en) Semiconductor memory device with bipolar-FET sense amp
JPH031395A (ja) 静止形ランダムアクセス・メモリ
JPS6299976A (ja) 半導体記憶装置
JPS6124092A (ja) 半導体記憶装置
KR0148580B1 (ko) 반도체 메모리 및 반도체 메모리셀
JP3192012B2 (ja) 半導体メモリ
JPH0229996A (ja) 半導体記憶装置
JPS6228515B2 (ja)