JPH0529992B2 - - Google Patents

Description

【発明の詳細な説明】

以下の順序で本発明を説明する。 Ａ 産業上の利用分野 Ｂ 従来技術 Ｃ 発明が解決しようとする問題点 Ｄ 問題点解決するための手段 Ｅ 実施例 E1 TMAセル・アレイ（第１図） E2 ビツト・メモリ・セル（第２図） E3 TMA（第図） E4 MTMA装置（第４図） E5 読取り動作 E6 書込み動作（第５図） Ｆ 発明の効果 Ａ 産業上の利用分野 本発明は交さする方向の複数のメモリ・セル、
即ち行方向のメモリ・セル又は列方向のメモリ・
セルを等しく高速にアクセスできるアクセス方向
転換可能なメモリ・アーキテクチユア（TMA）
に関する。このアーキテクチユアはアクセス装
置、ワード線及びビツト線の直交配線によつて与
えられ、これによつて各方向のデータの独立した
ランダム・アクセス能力が与えられる。TMAセ
ルはわずか２つのアクセス装置によつて具体化さ
れる。 Ｂ 従来技術 特定のセルをアクセスするためのワード線、及
び特定のセルを読取るためのビツト線とともに、
メモリ・セルのマトリツクス・アレイを使用する
ことはこの分野で一般に知られている。 さらに具体的には、米国特許第4287575号はメ
モリ・セルがわずか２つのアクセス装置を有し、
セルがただ１次元構造で配列されているメモリ・
セル構造を開示している。 米国特許第4447891号は２本の相補的な垂直ワ
ード線（アドレス線）及び２本の相補的な水平ビ
ツト線（データ線）を有する、ビツト・メモリ・
セルのアレイを開示している。２つの相補的な水
平ビツト線（データ線）はゲート素子を介して相
補的な入力−出力ノードに接続されていて、この
ゲート素子が垂直ワード線によつて制御されてい
る。これらのワード線及びビツト線は夫々平行で
あり、記憶されたデータは単一の次元でしかアク
セスできない。 米国特許第3693169号は３次メモリ・システム
を開示している。このシステムではすべてのメモ
リ位置が選択的にアクセス可能である。このシス
テムは２つの線で、交点にあるメモリ素子の各ゲ
ートを開き、第３の線で情報信号を転送してい
る。 米国特許第4494231号は、平行な書込み線と直
交する平行な読取り線を有する、時分割直交換シ
ステムのためのメモリ・モジユールを開示してい
る。 米国特許第4368528号はアドレス・バス（ワー
ド線）がマトリツクスのメモリ・セルの行に接続
され、他方データ・バス（ビツト線）がメモリ・
セルの列に接続された、メモリ・セルのマトリツ
クスを開示している。アドレス・バスは水平方向
に互に平行に走り、他方データ・バスは垂直方向
に互に平行に走つていて、１次元だけでデータの
アクセスを与えている。 マトリツクス・メモリ・モジユールは又、1982
年７月刊のコンピユータ・グラフイツクス
（Computer Graptics）第16巻、第３号、第356
−362頁のD.S.フエラン（whelan）による論文
「長方形エリア・フイル表示システム・アーキテ
クチユア（“Arectangular Area Filling
Display System Architecture”）」にも開示され
ている。この論文は直交アドレス能力に向けられ
ているが、１次元だけの読出しを行つて、表示シ
ステムのための高速長方形エリア・フイル機能を
与えている。このモジユールは行及び列選択によ
つてゲートされる直列な２つのアクセス装置を有
する。このモジユールは行及び列が選択される時
にのみ単一対のビツト線によつて読取りもしくは
出込みがなされている。 米国特許第3781828号は２本のワード線を有す
るメモリ・セルを開示しているが、データを単一
対のビツト線上に読出すためには両方のワード線
が選択されなければならない。その目的はデコー
ダ及びアレイの電力の消費を減少するための選択
能力を与えることにある。２つのワード線はセル
に、AND機能を与えるように接続されている。
この特許は１次元だけの読出しを行う単一対のビ
ツト線が開示されている。 米国特許第3634236号は垂直及び水平読取り手
段を有するRAMアレイの水平、垂直及び斜斜方
向アクセス方法を開示している。しかしながら任
意の１個のセル中のデータの読出しには斜のワー
ド線と水平もしくは垂直ワード線が選択されるこ
とが必要である。この特許はブロツクをなすデー
タを対象とするが、より大きなアレイ内の選択さ
れたブロツクからの読出しはできない。アレイの
各セルは６個のアクセス装置、３本のワード線及
び４本のビツト線を有する。この特許にはRAM
アレイ内のデータ・ブロツクへの交さアドレツシ
ング能力（アクセス方向転換機能）の説明はな
い。 米国特許第3638204号は６個のアクセス装置、
４本のビツト線及び３本のワード線を有するセル
を開示しているが、３本のワード線のうち２本が
選択された時にのみ直交アクセス及び読出しが可
能である。 米国特許第33490007号は４個のアクセス装置、
３本のワード線、１対のビツト線及びセンス線を
有し、一般に知られている連想メモリ機能を与え
るセルを開示している。通常の１次元読出し兼書
込み経路が一本のワード線を使用して２つのアク
セス装置を通常のように２重レール・ビツト線上
にゲートしている。２つの残りのアクセス装置、
２本のワード線及び１本のセンス線は、ビツト線
と直交してアレイ中に延びるビツト・スライスを
アレイの外部のある入力ビツトと比較して妥当性
をチエツクするものである。従つて各セルには２
つのアクセス装置を共に一本のセンス線上にゲー
トするための真数及び補数のワード線がある。こ
の特許に説明されている読取り及び書込み動作は
１次元経路によつてのみ行われ、センス能力は直
交経路によつてのみ与えられる。 米国特許第4541075号はアレイの外部の行バツ
フア・レジスタを使用して、行全体に非同期的に
アクセス（読取り、書込み）ができる、標準の
DRAMへの第２のポートを開示している。２つ
の出力ポートが与えられているが、第２のポート
上のデータは第１のポート上のデータと同じ次元
から得られている。 米国特許第3800289号はアドレス・レベルの処
理によつて達成れる多次元アクセス能力を開示し
ている。このメモリ・アレイは単一のアドレス選
択入力及び単一の出力経路を有する。この特許は
セル／アレイのレベルで具体化された直交アドレ
ス能力を開示していない。 上述のすべての従来技術は、２次元もしくはそ
れ以上の次元で、ランダムなデータに等しく高速
にアクセスできるメモリ・システムを開示ていな
い。 Ｃ 発明が解決しようとする問題点 本発明の目的は、次元毎に、１本のワード線、
１本のビツト線及び１個のアクセス・トランジス
タから成るメモリ・セルを使用して多次元の読取
り可能な高集積度のメモリ装置を提供することに
ある。 本発明の他の目的は、次次元及び次元の各
ワード線を順次にプリセツト及びセツトすること
によつて他のセルへの撹乱を防止しながら安定な
書込みを可能にした多次元の読取り可能な高集積
度のメモリ装置を提供すことにある。 Ｄ 問題点を解決するための手段 本発明はメモリ・アクセス・システムのための
交さアクセス・メモリ・アーキテクチユア装置を
与える。この装置はｎ行×ｍ列のビツト・メモ
リ・セルのマトリツクス・アレイより成る。次元
のワード線がアレイ中のビツト・メモリ・セル
の行をアクセスするために与えられている。各次
元のワード線がメモリ・セルの対応する行に接
続されている。次元のワード線はアレイ中のメ
モリ・セルの列をアクセスするのに使用される。
次元のワード線は各々アレイ中のメモリ・セル
の列の対応する１つに接続されている。次元の
ワード線は次元のワード線と直交しており、ア
レイ中の各セルは次元のワード線の対応する１
本及び次元のワード線の対応するる１本に接続
されている。さらに次元のビツト線がマトルツ
クス・アレイの対応する行中のビツト・メモリ・
セルの状態を検出するのに使用される。次元の
ビツト線の各々アレイ中のセルの行の対応する１
つに接続されている。次元のビツト線がアレイ
の対応する列中のセルの状態を検出するのに使用
される。次元のビツト線の各々はアレイの列の
対応する１つに接続されている。次元のビツト
線は次元のビツト線と直交し、アレイ中のビツ
ト・メモリ・セルは次元のビツト線の対応する
１つ及び次元のビツト線の対応する１つに接続
されている。メモリ・セルのうち選択されたセル
の状態は、このセルに接続された次元のワード
線の１本もしくは次元のワード線の１本によつ
て選択されたセルをアクセスすること、選択され
たセルに接続された次元のビツト線もしくは該
セルに接続された次元のビツト線のいずれかの
上の電圧を読取ることによつて２つの直交する方
向のどちらからでも検出できる。アレイ中の各セ
ルは単一の次元のワード線、単一の次元のワ
ード線、単一の次元のビツト線及び単一の次元
のビツト線に、各次元当り、１個のアクセス・
トランジスタを介して、接続されていることに特
に留意されたい。所定のTMAセル行（又は列）
に対して、最小のサイクル時間で安定な書込みを
保証するために、書込みデータ入力が供給されな
い次元のワード線側の関連列（又は行）のすべて
のセル内部ノードを放電させて所定セル・ブロツ
クをプリセツトし、次にプリセツトされたブロツ
ク中の各データ・ユニツトが、各データ・ユニツ
ト当り１サイクルで単一ビツト線上のデータ入力
状態に従つて書込まれる。このようにして、任意
の１つのセルに接続された両次元のワード線が順
次に選択されて付勢されて安定な書込みが達成さ
れる。詳細な動作は、「E6 書込み動作」の項で
第６図を参照して説明する。 Ｅ 実施例 E1 TMAセル・アレイ 第１図には、ｎ行、ｍ列のビツト・メモリ・セ
ルのマトリツクス・アレイ５０が示されている。
この図ではｎ＝ｍ＝６であるが、適切な整数でよ
くｎ≠ｍでもよい。各ビツト・メモリ・セル２０
は１対のワード線（WL）及び１対のビツト線
（BL）に接続されている。ワード線の各対は次元
のワード線（WL）及び次元のワード線
（WL）より成り、次元のワード線は次元
のワード線と直交している。各ビツト・メモリ・
セル２０は又、１対のビツト線に接続されてい
る。各対のビツト線は次元のビツト線（BL）
及び次元のビツト線（BL）を有し、次元
のビツト線は次元のビツト線と直交している。
各次元のワード線はアレイ中のビツト・メモ
リ・セルの対応する行に接続されている。各次元
のワード線はアレイ中のビツト・メモリ・セル
の対応する行のアクセスに使用される。同じく、
各次元のワード線はアレイ中のビツト・メモ
リ・セルの対応する列に接続されていて、アレイ
中のビツト・メモリ・セルの対応する列にアクセ
スするのに使用される。他方、ビツト線はアレイ
中の対応するビツト・メモリ・セルの状態を検出
するのに使用される。ビツト線（次元もしくは
）は又対応するワード線（次元もしくは）
によつてアクセスされたセルに状態を書込むのに
使用される。次元のワード線の場合と同じく、
各次元のビツト線はアレイ中のビツト・メモ
リ・セルの行の対応する１つに接続されている。
同じく、各次元のビツト線はアレイ中のビツ
ト・メモリ・セルの列のうち対応する１つに接続
されている。第１図には又、水平方向即ち次元
のデータ方向にに延在する６本の次元のワード
線WL−１乃至WL−６が示されている。さ
らに第１図には垂直即ち次元のデータの方向に
延在する６本の次元のワード線WL−１乃至
WL−６が示されている。又第１図には水平方
向の次元のデータ方向及び垂直方向である次元
のデータ方向が矢印で示されている。各次元の
ための対応ビツト線も第１図に示され、BL−
１乃至BL−６が垂直方向に延在し、BL−１
乃至BL−６が水平方向に延在している。 E2 ビツト・メモリ・セル 第２図には本発明の好ましい実施例に使用され
るビツト・メモリ・セル２０が示されている。ビ
ツト・メモリ・セル（TMAセルとも呼ばれる）
は装置Ｔ１，Ｔ２，Ｔ３及びＴ４を有すCMOS
ラツチ２５を有する。メモリ・セルは又２つの
NMOSアクセス装置TA１及びTA２を有する。
しかしながら、アクセス装置はPMOS装置でも
よく、ラツチもダイナミツク・メモリ型負荷もし
くは抵抗型負荷のいずれかを有するPMOSラツ
チもしくはNMOSラツチでよい。第２図には
夫々アクセス装置TA１及びTA２に接続された
次元及び次元のワード線が示されている。具
体的には、例として、次元のワード線WL−
１及び次元のワード線WL−３が示されてい
る。この具体的なワード線及びビツト線は第１図
に示したビツト・メモリ・セルのマトリツクス・
アレイの第１の行及び第３列にあるビツト・メモ
リ・セルに対応する。 読取り及び書込みの説明では、用語「ワード
線」及び「ビツト線」は通常の意味で使用され
る。ワード線が選択されると、セルの状態がビツ
ト線へ読出されるか、ビツト線の状態がセルに書
込まれる。たとえば、次元のワード線が選択さ
れると、ノード１の状態が、次元のビツト線の
電圧レベルを変化させる。同じセルもしくは他の
セルの次元のワード線が同時に選択できて、ノ
ード２の状態が次元のビツト線の電圧レベルを
変化させる。 しかしながら、任意の１つのセルに書込むため
には、ワード線及びビツト線の両方が同時にもし
くは順次に駆動される必要がある。ビツト・メモ
リ・セルの読取りのための単端手順及び書込みの
ための両端手順について以下に説明する。 通常のRAMの場合と同じように、同一のワー
ド線に関連するいくつかのセル（１つのデータ・
ユニツト）の状態がいくつかのビツト線を選択す
ることによつて同時に読取られる。多くの応用で
は、多数のビツトより成るデータ・ユニツトの幅
は広い方が好ましい。TMA装置では一方もしく
は両方の次元からのデータ・ユニツトが１サイク
ルでアクセスできる。TMAセルの場合には、デ
ータ・ユニツトを読取るサイクル時間は通常の
RAMのサイクル時間と略等しい。さらに、
TMAセル・アレイは通常のセルの面積と比べて
面積がわずかに広くなるるだけで、２次元のアク
セス能力を与える。 E3 TMA TMAもしくは多重TMA（MTMA）装置の好
ましい実施例を入力及び出力ポートとともに第３
図に示す。読取られたデータ・ユニツトはデータ
出力ポート３８を介して出力され、書込まれるべ
きデータ・ユニツトはデータ入力ポート３７を介
して入力される。データ・ユニツトは通常のよう
にチツプ選択入力３９及び書込み許可入力３４の
下にワード・アドレス・ポート３１及びビツト・
アドレス・ポート３３によつてTMAアレイから
選択される。通常のメモリ・アドレス・アーキテ
クチユアと異なり、追加のアドレス、即ち「次元
アドレス」（入力ポート３５を介して受取られる）
が、データ・ユニツトが選択されるべき、もしく
はデータ・ユニツトが書込まれるべき次元を決定
する。次の表はワード・アドレス及びビツト・ア
ドレスを一定に保つて、次元ビツトをスイツチす
ることによつて生ずるデータ・ユニツトの交さ
（アクセス方向の転換）を示している。たとえば
特定のアドレスと「１」の次元ビツト状態で、表
のデータ・ブロツクの第３行中にある、次元の
３番目データ・ユニツト４２が読取られたものと
仮定する。次にワード・アドレス及びビツト・ア
ドレスを変更することなく次元ビツトを「０」状
態にスイツチすると、表のデータ・ブロツクの第
３の列である、次元の第３のデータ・ユニツト
４３が生ずる。通常のメモリ・アーキテクチユア
で同じ交さアクセスを試みると、TMA装置の数
サイクルを必要とし、代表的な場合必要とされる
るサイクル数はデータ・ユニツトの幅（表では
８）に等しくなる。

【表】 E4 MTMA装置 多重TMA装置の詳細なブロツク図を第５Ａ図
及び第５Ｂ図に示す（第４図は第５Ａ図と第５Ｂ
図の結合方法を示している）。基本の単一アレイ
TMA装置３０（破線のボツクスで画定されてい
る）はTMAセルのアレイ５０（第１図、第２
図）、各次元のためのワード・デコーダ及びビツ
ト・デコーダ５２，５４，５６，５８、アドレ
ス・ポート３１，３３及び３５のための入力回路
５１，５３，５５、チツプ選択ポート３９のため
の入力回路５９、ポート３４及び３７のためのデ
ータ入力回路５７Ｉ、並びに出力ポート３８を駆
動する出力回路５７Ｏより成る。再び第３図及び
第５図（以下第５Ａ図、及び第５Ｂ図を総称して
第５図と呼ぶ）を参照すると、入力回路５１，５
３，５５，５７Ｉ及び５９は関連する入力ポート
の状態を検出し、バスを駆動して第５図中に示し
たMTMA装置内に信号を分配する。具体的には
入力回路５１は入力ポート３１へのワード・アド
レス・ビツトの状態を検出し、このアドレス入力
を対応するワード線デコーダ５２及び５４に駆動
する。同じく、入力回路５３は入力ポート３３の
ビツト・アドレスの状態を検出して、このアドレ
ス入力を次元のビツト線デコーダ５８及び次元
のビツト線デコーダ５６に駆動する。入力回路
５５は入力ポート３５の次元ビツトの状態を検出
して増幅し、その出力によつて対応次元もしく
は次元のデコーダを活性化する。データ出力回
路５７Ｏは対応するビツト線デコーダからその入
力に転送されて来るデータの状態を増幅して、対
応するデータ出力ポート３８を駆動する。第３図
及び第５図には又チツプ選択入力ポート３９が示
されてい。入力回路５９がポート３９の状態を検
出して、クロツク信号のための駆動を与え、すべ
ての周辺回路は待機状態即ち予備充電状態から活
性化状態になり、データが読取られるるか書込ま
れるようになる。第３図及び第５図は又書込み許
可入力ポート３４を示している。ポート３４はデ
ータ入力回路５７Ｉを制御して、書込みの場合は
ビツト線を介して、選択されたセルにデータ入力
の状態を強制書込みし、読取りの場合にはビツト
線を介してセルの状態を検出できるようにする。
上述の機能には標準のRAMの周辺回路及び論理
回路が使用できるので、これ等については詳細に
説明しない。 第５図で、アドレス入力回路、デコーダ及びア
レイを相互接続する線は各次元について同じワー
ド・アドレス及びビツト・アドレスが使用される
ことを示している。次元ビツトは、センスされ増
幅されそしてビツト線デコーダ及び出力回路を介
して装置の出力に送られる次元もしくはデータ入
力回路（書込み許可入力を含む）の制御の下に書
込まれる次元を選択的に活性化するのに使用され
る。次元のアドレス入力はど次元ビツト線デコー
ダの出力がデータ出力回路に接続されるかを選択
するだけである。このの選択はクリテイカル・パ
スでたまたま遅れることがあるが、読取りアクセ
ス時間にはほとんど影響を与えない。しかしなが
ら電力及びdi／dt（電流の増減）の節約はワード
線デコーダ及びビツト線デココーダ中のセンス回
路を選択的に活性化することによつても得られ
る。後者の場合は、ビツト線デコーダの出力は単
にドツトORするだけでよい。 MTMAと呼ばれる、TMA装置の多重化アレ
イ３０も第５図に示されている。多重アレイ設計
は速度とデータ経路の融通性にとつて好ましいも
である。しかしながら電力と面積の節約がより重
要な場合は、単一アレイ型が好ましい。多重アレ
イの場合には、周辺回路の面積は第５図に示した
ように、隣接アレイの境界にまたがつてデコーダ
及び入力回路の一部共用することによつて最小に
できる。TMAセル・アレイののマトリツクス
（第５図）は２（一般にＮ）行、２（一般にＭ列）
なしている。各（ｉ番目）のセル・アレイはn_i
行、m_i列を有するビツト・メモリ・セルのアレ
イを有する。第５図に示した場合には、ｉは整数
１≦ｉ≦Ｍ×Ｎの範囲内にあり、ｉは特定のアレ
イを示している。n_i及びm_iは第ｉ番目アレイ中の
夫々行及び列の数を示している。各TMAセル・
アレイ５０は関連するワード行デコーダの対、即
ち次元のワード線デコーダ５２及び次元のワ
ード線デコーダ５４を有する。ｉ番目の、次元
もしくは次元のワード線デコーダがｉ番目のセ
ル・アレイに関連し、次元のワード線デコーダ
がn_i本の次元のワード線に、次元のワード線
デコーダがm_i本の次元のワード線に接続され
ている。各ｉ番目の次元のワード線デコーダは
n_i本の次元のワード線の集合から１本の、次元
のワード線を選択して、その選択された次元
のワード線上に高電圧もしくは低電圧を与える。
この選択された次元のワード線は次にｉ番目
TMAセル・アレイ中のビツト・メモリ・セルの
対応する行をアクセスする。同様にして、各ｉ番
目の次元のワード線デコーダはm_i本の、次元
のワード線の集合のうちの１本の選択して、こ
の選択された次元のマード線上に高電圧もしく
は低電圧を与え、この電圧がｉ目のTMAセル・
アレイの対応するアクセスするのに使用される。
各TMAセル・アレイ５０は又、１対のビツト線
デコーダ即ち次元ビツト線デコーダ５６及び次
元のビツト線デコーダ５８を有する。ｉ番目の
次元ももしくは次元のビツト線デコーダがｉ
番目セル・アレイに関連し、次元のビツト線デ
コーダはm_i本のビツト線に、次元のビツト線
デコーダはn_i本のビツト線に接続されている。各
ｉ番目の次元ビツト線デコーダはm_i本の、次
元のビツト線うち１本を選択するのに使用さ
れ、選択された次元のビツト線はｉ番目の
TMAセル・アレイ中のセルの対応する列中のメ
モリ・セルの状態を検出しもしくは確立するに使
用される。上述の説明で、その状態が検出もしく
は確立される実際のセルもしくはセルの群（デー
タ・ユニツト）は夫々の行もしくは列中のどのセ
ルが対応する次元もしくはのワード線によつ
てアクセスされたかに依存する。セルの状態の検
出はセルの読取りに対応し、他方セルの状態の確
立はセル中のビツトの書込みに対応する。 第５図から、次元のワード及びビツト線デコ
ーダ５２及び５８は次元のワード及びビツト線
デコーダ５４及び５６と直交して位置付けられて
いることが明らかである。しかしながら他の応用
によりよく適した他の例があることは明らかであ
ろう。第３図及び第５図のブロツク図はデータ入
力ポート３７及びデータ出力ポート３８に関して
好ましい実施例を示している。他の実施例では各
次元毎に別個のデータ出力及びデータ入力ポート
を持つことができる。それはアレイが両次元から
同時に読取りもしくは書込みが可能なためであ
る。従来知られている制御入力の種々の態様のよ
ううな他のRAMのオプシヨンが、特定の応用の
TAM装置の設計に適用できる。 このMTMA装置代替実施例は３次元以上でデ
ータを高速にアクセスできる。各アレイに専用デ
コーダとともに専用データ入力バスを与えること
によつて１つのアレイに書込まれたデータを他の
アレイに書込まれた同じデータに関してシフトで
きる。従つてもしｎ個のアレイが与えられたもの
とすると、TMAアレイからの読取りアクセスに
よつて、2n次元から同時に、2n個のデータ・ユ
ニツトの１つもしくはすべてが与えられる。 E5 読取り動作 各次元に独立した選択、セル・アクセス及びセ
ンシング装置が与えられると、１つの次元で１つ
のデータ・ユニツトを読取つている間に、次の次
元で１つのデータ・ユニツトを読取ることができ
る。アクセス装置TA１及びTA２のどちらか一
方がオンになつている時にセルはアクセスされて
いると呼ばれる。いずれの次元からの読取りの場
合も、次のようシングル・エンデイツドの読取り
手順が使用される。 (1) 待機中は、すべてのワード線低電圧状態にあ
り、すべてのビツト線は高電圧状態にある（こ
こで「高」電圧状態とは応用の細部にも依存す
るが電源電圧VDDよりもかなり低低くてもよ
い）。 (2) 読取りアクセスに先立ち、ビツト線に接続さ
れた駆動装置がスイツチされて、駆動装置はセ
ルの０状態によつて与えられるよりも、はるか
に高いインピーダンスを有するようになる。た
とえば０状態が読取られる場合には、ビツト線
駆動装置がオフにされて、ビツト線の大きな容
量が浮遊状態のままに残されるか、小さな負荷
装置がオンにされて、ビツト線が浮遊するのが
制限される。 (3) アレイの外部のワード線デコーダ（次元も
しくは）によつて選択されたワード線が高電
圧に駆動されて、これによつて関連するアクセ
ス装置がオンにされる。即ち高電圧がワード線
デコーダによつて選択されたワード線上に与え
られる。 (4) メモリ・ラツチの状態に依存してビツト線は
不変（１状態）であるか、もしくは大地電圧に
向つて放電される。ビツト線の状態が１状態も
しくは０状態のどちらに解釈されるかは、読取
られている次元に依存する。次元の場合は、 (a) １状態はラツチ装置Ｔ１のオフ及びビツト
線の電圧が不変であることに対応する。 (b) ０状態はラツチ装置Ｔ１がオン及びビツト
線の電圧が下ることに対応する。 次元の場合は、 (a) １状態はラツチ装置Ｔ２のオン及びビツト
線の電圧が下ることに対応する。 (b) ０状態はラツチ装置Ｔ２のオフ及びビツト
線の電圧が不変なことに対応する。 (5) ビツト線デコーダ（次元もしくは）は選
択したビツト線の状態（もしくはビツト線の群
の状態）を増幅し、基準電圧と比較して、適切
なビツト状態をデータ出力ピンにゲートするビ
ツト線センシング及びデコード装置を有する。
このデコーダは又上述のようにどのビツト線が
読取られるべきかを選択するのにも使用され
る。 基準電圧は多くの手段によつて導かれるが、最
も簡単な方法はビツト線の高電圧以下の閾値を選
ぶことである。基準電圧発生装置及びセンス増幅
器の詳細な設計も又応用の細部に依存するので、
次に説明する。標準のMOS SRAM及びDRAM
回路技術が容易に使用できる（他のアレイ選択及
びセンシング装置の場合も同じである）。しかし
ながら、基準電圧の設計はDRAMの場合におけ
る程クリテイカルでない。それはDRAMは電荷
移動の読出しによつてビツト線に小さなチヤージ
電圧を与えるが、TMAセルは連続的な読出し電
流を与えるからである。 E6 書込み動作 任意のSRAMセルにおいて、ラツチされたメ
モリ装置の状態をスイツチングするには高電圧の
メモリノードの電圧を下げる必要がある。ラツチ
はアクセス装置（第２図のTA１もしくはTA２）
によつて低電圧のノードの電圧を上げることによ
つてはスイツチできない。それは安定な読取りを
与えるために、ラツチ装置（Ｔ１もしくはＴ２）
よりも小さな電流を流せるようにRAMのラツチ
装置を設計しなくてはならないからである。従つ
て、TMAセルではセルへの書込みを保証するた
めに、任意の１つのセルに接続された両ワード線
を選択する必要があるが、両ワード線を同時に選
択する必要はない。通常のスタチツクRAMの場
合と同じように、安定な書込みには、アクセス装
置（TA１もしくはTA２）の寸法は負荷装置
（Ｔ３もしくはＴ４）よりも低い、オン時の抵抗
をし、内部セルのノード（ノード１もしくは２）
が低電圧状態に強制できるように設計される必要
がある。 １つのTMAセルへの書込みは簡単であり、前
に説明した方法と両立する。即ち両次元のワード
線が高電圧状態にされ、各次元のビツト線は書込
まれる状態に依存して高電圧もしくは低電圧に保
持される。書込みが想定されていないセルの攪乱
を防止するために、一時に１つのセルだけが同時
に両次元から書込まれる。従つて通常の方法によ
つて２ビツト以上のデータ・ユニツトを書込むた
めには、多くのサイクルが必要である。たとえ
ば、８ビツト幅のデータ・ユニツトの書込みに
は、書込まれつつあるデータ方向の次元ではワー
ド線の１サイクルを必要とし、他の次元では８ワ
ード線で８サイクルを必要とする。もし各次元に
データ入力ポートが与えられている時は、同じ８
サイクルが８×８ビツトのデータ・ブロツクの書
込みに使用できる（この値は通常の１次RAM中
にこのデータ・ブロツクを書込むのに必要なサイ
クル数と同じである）。しかしながら第３図の好
ましい実施例の場合のように１次元だけのための
データが供給される場合には、他の次元にデータ
を記憶するためにはアレイの外部のラツチ及び追
加のサイクルが必要である。この場合に、ｎ×ｎ
のデータ・ブロツクを書込むために必要なサイク
ルの数は2n−１であり、８×８ビツトのデー
タ・ブロツクの例では15である。 しかしながら、新しい書込み方法を使用する
と、好ましい実施例ではデータ・ユニツトを構成
するビツト数にかかわりなく、１データ・ユニツ
トは１サイクルで、ｘ個のデータ・ユニツトはｘ
サイクルで書込まれる。従つて、このモードでは
TM装置の好ましい実施例の書込み時間は通常の
RAMと略同じである。好ましい実施例の重要な
特徴は単一のデータ入力ポート（換言すると、１
次元だけのデータ）及びCMOS TMAセル（も
しくはこのサイクル時間の条件を満すに十分強い
プル・アツプ（電圧上昇）装置を有する任意の他
の型のセル）である。手順を要約すると、データ
入力が供給されない次元によつてアクセスされな
い側のすべての内部ノードをデイスチヤージする
ことによつてデータ・ユニツトが先ずプリセツト
される。次にプリセツトされたブロツク中の各デ
ータ・ユニツトが、各データ・ユニツト当り１サ
イクルで、データ入力の状態に従つて書込まれ
る。 具体的例として、第１図及び第６図を参照し
て、データ・ユニツトが２ビツトの場合を仮定す
る（２ビツトは説明の便さだけのものであり、実
際の応用ではより大きなデータ・ユニツトが好ま
しい）。又この書込みの場合、ワード・ビツト及
び次元アドレスとしてWL−１，BL−１及
びBL₁−２を仮定する。換言すると、第１図の最
初の行の最初の２つのセルが次元のデータ方向
に書込まれるものとする。又書込み許可入力制御
ビツトは２つのワードが相継いで書込まれること
を示していると仮定する。サイクルの始りでアレ
イをプリセツトするために、WL−１及びWL
−２に同時にパルスが与えられ、この時BL
−１及びBL−２は共に低電圧に保持される。
この動作によつて選択されたデータ・ブロツク中
のすべての、４つのセルは、次元のデータ方向
でアクセスされるべき側（ノード１）の電圧が高
くなる（プリセツト動作中、選択されないビツト
線の電圧はすべて高く、選択されたワード線上の
他のセルの攪乱が防止される）。次に、WL−
１に高電圧のパルスが与えられ、この時BL−
１はデータ入力が１であるか０であるるかによつ
て高もしくは低電圧に保持される。第２のサイク
ルで、WL−２にパルススが与えられ、BL
−２がデータ入力の１、０に従つて高もしくは低
電圧に保持される。好ましい実施例として、デー
タ・ブロツクの深さを決める書込み許可制御もし
くはハード結線が与えられているものと仮定する
と、第２のデータ・ユニツトを書込むには他のプ
リセツトを必要としない。上述のパルス・シーケ
ンス第６図の波形で示されている。 プリセツト時間はデータ・ブロツク中に書込ま
れる少なくとも第１のデータ・ユニツトのための
書込みサイクル時間を延している。しかしなが
ら、プリセツト時間は書込まれているデータ方向
について、データ入力状態をセンスし、データ入
力バスを駆動するための時間と重畳することがで
きる。プリセツト時間は書込まれつつあるデータ
方向のビツト線のプリチヤージに必要な時間とも
重畳できる。プリセツトのためのワード線のパル
スは、書込みのためのワード線のパルスと一部重
畳できるが、それには書込まれたセルの状態を保
持できるほど十分高い電圧に内部のセルのノード
がチヤージできるように十分両ワード線のための
重畳時間が長くなければならない。第６図はこの
場合を示している。 CMOS型が一般のSRAM市場で好まれている
のと同じ理由で、TMAセルにでもCMOS型が好
しい。CMOS TMAセルに書込むための本発明
の新らしいモードは、書込みがもつぱら行われる
応用の場合に、TMAによつて与えられる利点を
大いに高める。従つて本発明のTMA装置は、標
準の１次元PAMと比較して読取りもしくは書込
み速度がわずかに遅くなるだけで、データの交さ
方向からのアクセスを与える。 Ｆ 発明の効果 本発明に従えば、少なくとも２次元のうちのど
ちらからでも、セルのアレイ中のビツト・メモ
リ・セルもしくはビツト・メモリ・セル群の読取
りを行うことができる。

【図面の簡単な説明】

第１図は本発明のTMA装置、即ちTMAセ
ル・アレイの概略図である。第２図は本発明に使
用されるビツト・メモリ・セル（TMAセル）の
概略図である。第３図はTMAもしくはMTMA
装置の概略図である。第４図は第５Ａ図及び第５
Ｂ図の結合方法を示した図である。第５Ａ図及び
第５Ｂ図は第４図のように結合された時に、デコ
ーダ、入力及び出力回路を含む、MTMA装置を
示すブロツク図である。第６図はTMAセル・ア
レイへの書込み方法を示したタイミング図であ
る。 ２０…TMAセル、２５…ラツチ、３０…
MTMA装置、５０…TMAセル・アレイ、５１
…ワード・アドレス入力回路、５２…次元のワ
ード線デコーダ、５３…ビツト・アドレス入力回
路、５４…次元のワード線デコーダ、５５…次
元入力回路、５６…次元のビツト線デコーダ、
５７Ｉ…データ入力回路、５７Ｏ…データ出力回
路、５８…次元のビツト線デコーダ。

Claims (1)

1. 【特許請求の範囲】 １ ｎ行、ｍ列のビツト・メモリ・セルを有する
   ｎ×ｍマトリツクス・アレイと、 上記アレイ中のセル行をアクセスするために各
   セル行に接続された複数の次元のワード線と、 上記アレイ中のセル列をアクセスするために上
   記次元のワード線と直交して各列に接続された
   複数の次元のワード線と、 上記アレイ中のセル行のセルの状態を検出する
   ために各行に接続された複数の次元のビツト線
   と、 上記アレイ中のセル列のセルの状態を検出する
   ために、上記次元のビツト線と直交して各列に
   接続された複数の次元のビツト線とを有し、次
   元及び次元のいずれの方向からでもメモリ・
   セルの状態を検出できるように構成したメモリ装
   置において、 各メモリ・セルは、次元の単一のワード線及
   び次元の単一のビツト線に接続された次元用
   の単一のアクセス・トランジスタと、次元の単
   一のワード線及び次元の単一のビツト線に接続
   された次元用の単一のアクセス・トランジスタ
   から成り、 任意の選択したアクセス・セルの記憶状態の変
   更は、先ずデータ書込みに関連しない次元のアク
   セス・トランジスタを付勢してセルをプリセツト
   し、次にデータ書込みに関連する次元のアクセ
   ス・トランジスタを付勢してその対応する単一ビ
   ツト線上の電圧レベルにより制御される事を特徴
   とするメモリ装置。