JPH07109714B2

JPH07109714B2 - ワ−ド線駆動回路

Info

Publication number: JPH07109714B2
Application number: JP27720285A
Authority: JP
Inventors: 実八田
Original assignee: 松下電子工業株式会社
Priority date: 1985-12-10
Filing date: 1985-12-10
Publication date: 1995-11-22
Anticipated expiration: 2010-11-22
Also published as: JPS62137796A

Description

【発明の詳細な説明】産業上の利用分野本発明は半導体メモリ回路、特にアドレス遷移検出回路
とワード線パルス駆動回路とを備えたスタティックRAM
のワード線駆動回路に関するものである。

従来の技術従来、半導体スタティックRAMにおいて動作時の消費電
力を低減するため、アドレス入力の遷移を検出して発生
させたパルスを利用して、そのパルスが生じている期間
のみワード線を活性化するという方式が採られる場合が
あった。そのワード線活性期間中にメモリセルから読み
出されたデータは、例えば出力バッファ等の回路でラッ
チしてワード線活性期間終了後もデータを保持すること
とし、ワード線活性期間終了後は選択行をも含めて全て
のワード線をローベベルに落としてメモリセルアレーで
消費される電流をなくし、全体としての消費電力を低減
している。これはワード線パルス駆動方式と呼ばれ、特
にサイクル時間が長い場合の消費電力低減に効果があ
る。

第２図はそのような従来のワード線パルス駆動方式の一
例を示すブロック図である。第２図において、I₁,I₂,
I₃,I₄はアドレス入力が変化したときにアドレス遷移検
出パルスを生じるアドレス遷移検出信号である。同図で
はアドレス入力が４本の場合について示してあるが、そ
れ以外の場合でもアドレス遷移検出信号はアドレス入力
の数ｎだけである。１はそれらアドレス遷移検出パルス
の論理和をとるORゲート、２はその論理和パルスの遅延
信号をつくる遅延回路、３はORゲートで、遅延回路２か
らの出力パルスと前記論理和パルスとを合わせて前記論
理和パルスのパルス幅を広げている。第２図ではORゲー
ト３の出力がワード線駆動パルス７となっている。さら
に広いパルス幅が必要な場合は、遅延回路２およびORゲ
ート３と同様構成の回路をさらに何段か接続する場合も
ある。インバータ６によってワード線駆動パルスの相補
信号８がつくられる。９は行アドレスデコーダで、同図
では１個のみを示したが、実際には行の数だけである。
10はその出力であり、その行が選択されたときローレベ
ル、非選択のときハイレベルとなる。11はＰチャネルト
ランジスタ、12,13はＮチャネルトランジスタであり、
これら両トランジスタ11,12の働きによって、ワード線
駆動パルス７がハイレベルになったとき、選択された行
のワード線14がハイレベルとなる。ワード線駆動パルス
７がローレベルになれば、ワード線駆動パルスの相補信
号８とトランジスタ13との働きにより、行デコーダによ
って選択された行であっても、ワード線14はローレベル
に落ちる。そうするとメモリセルアレーで消費される電
流がなくなり、消費電力が大幅に減る。ただしそのまま
の状態ではビット線対に読み出されたデータは時間とと
もに消えてしまうことになるので、出力バッファ等の適
当な箇所でデータをラッチし、以後のデータを保持して
いる。

発明が解決しようとする問題点このようなワード線パルス駆動方式を用いる場合、少な
くともセンスアンプの出力が確定するまでは選択された
行のワード線をハイレベルとしておかなければならな
い。実際にはワード線をハイレベルに保つタイミング
は、センスアンプの出力が確定するタイミングに対し、
製造条件のばらつき等による各回路素子の動作タイミン
グのずれを考慮して、多少遅らせるのが普通である。し
たがって従来のワード線パルス駆動方式ではワード線が
活性状態になっている期間が、データの出力されるまで
の期間、すなわちアクセス時間に比べて長くなってい
た。

しかし、ワード線活性期間がアクセス時間を越えるとす
ると、アクセス時間に等しいサイクル時間で動作させた
場合、前サイクルのワード線活性期間が次サイクルに入
り込んでしまい、場合によっては次サイクルのワード線
活性期間と重なってしまうことになる。

このように前サイクルのワード線活性期間が次サイクル
のワード線活性期間に重なってしまうと、前サイクルの
ワード線がローレベルに下がるタイミングは、アドレス
遷移検出パルスから決まるタイミングとは無関係に、行
アドレスデコーダ回路の動作スピードで決まってしまう
ようになる。行アドレスデコーダは行アドレス入力をデ
コードして所定のワード線を選択する信号をつくり出さ
ねばならないため、一般に回路が複雑で動作スピードが
遅い。すなわちこの場合、行アドレスが変化した後、行
アドレスデコーダの動作スピードで決まる遅れ時間を経
て、前サイクルで選択されていた行デコーダ出力が非選
択の状態に変わった後始めて前サイクルのワード線がロ
ーベレルに下がり始めることになる。そのタイミング
は、新サイクルのワード線がハイレベルに上がるタイミ
ングをアクセス時間を犠牲にして大きく遅らせない限
り、新サイクルのワード線がハイレベルに上がるタイミ
ングと殆ど同時になってしまう。

そうすると、新サイクルのワード線がハイレベルに上が
った時点でも前サイクルのデータがビット線対上に残っ
ていることになる。ワード線パルス駆動方式の場合、サ
イクル時間が長ければ、ワード線活性期間終了後、新サ
イクルのワード線がハイレベルに上がるまでの間に、ビ
ット線負荷トランジスタの働きによって、前サイクルの
データがビット線対上から消えてしまうことになるので
アクセス時間が短かくなる。しかしサイクル時間が短く
なり、アクセス時間と同程度になると、前述したように
前サイクルのデータがビット線対上に残るようになるた
め、それを打ち消すのに必要な時間だけアクセス時間が
長くなる。

サイクル開始時にアドレス遷移検出信号によってビット
線を強制的にイコライズするような回路を追加すれば、
サイクル時間が短い場合でもアクセス時間の遅れを小さ
くすることができる。しかし、その場合でも、前述した
ように行アドレスデコーダの動作スピードが遅いため、
ワード線がローレベルに下がるタイミングが、アドレス
遷移検出信号が発生するタイミングよりもかなり遅くな
ってしまい、前サイクルのワード線によって選択されて
いるメモリセルがビット線のイコライズを防げるように
働き、イコライズの効果が十分生かせなくなり、したが
って、アクセス時間の改善も十分でなくなる。

以上は前サイクルのワード線がローレベルに下がる場合
に関わる問題点であるが、従来のワード線パルス駆動方
式では新サイクルのワード線がハイレベルに上がるタイ
ミングに関しても問題がある。

新サイクルのワード線がハイレベルに上がるタイミング
についてみてみると、これもサイクル時間が長い場合に
はワード線駆動パルスのタイミングによって決まり、サ
イクル時間が短い場合には行アドレスデコーダの動作ス
ピードで決まるというように、サイクル時間に依存して
変わってしまう。さらに、ワード線がハイレベルに上が
るタイミングが行アドレスデコーダの動作スピードで決
まるようになると、どのアドレスが変化したのかという
ことによっても、そのタイミングがかなり変わってしま
うことになる。

メモリの特性としてアクセス時間について考えた場合、
新サイクルのワード線がハイレベルに上がるタイミング
は早ければ早い程良い。しかし、ライトリカバリー時間
について考えた場合、新サイクルのワード線がハイレベ
ルになるタイミングがあまり早くなり過ぎると具合が悪
い。場合によって新サイクルのワード線がハイレベルに
上がるタイミングが変わるとすると、アクセス時間の最
大値はそのタイミングが最も遅い場合によって決定さ
れ、ライトリカバリー時間のマージンはそのタイミング
が最も早い場合によって決定されることになる。したが
って、新サイクルのワード線がハイレベルに上がるタイ
ミングが場合によって変わるということは、アクセス時
間の短縮とライトリカバリー時間マージンの確保という
スタティックRAM設計上重要な二項目の両立を困難にし
てしまうことになる。

問題点を解決するための手段本発明は上記問題点を解決するため、アドレス遷移検出
信号を入力する第１の論理和回路と、同第１の論理和回
路の出力を入力する遅延回路と、同遅延回路と前記第１
の論理和回路の各出力を入力する第２の論理和回路と、
前記第１の論理和回路の出力を入力するインバータと、
前記第２の論理和回路と前記第１のインバータの各出力
を入力する論理積回路と、行アドレスデコーダの出力を
入力し、出力をワード線に供給するＰチャンネルトラン
ジスタとＮチャンネルトランジスタから構成され、前記
論理積回路の出力を前記Ｐチャンネルトランジスタのソ
ースに入力する第２のインバータと、ドレインを前記ワ
ード線に接続し、前記論理積回路の出力を第３のインバ
ータを介してゲートに入力するＮチャンネルトランジス
タを備えたものである。

作用上述の構成によれば、サイクル時間が短い場合でも前サ
イクルのワード線が早くローレベルに落ちるのでアクセ
ス時間が短くなる。また新サイクルのワード線がハイレ
ベルに上がるタイミングがアドレス遷移に対して常に一
定になるようにできるので、アクセス時間の犠牲を最小
限にしてライトリカバリー時間マージンの十分な確保を
図ることができる。

実施例本発明によるワード線駆動回路の一実施例を第１図に示
す。第１図において、I₁,I₂,I₃,I₄はアドレス入力が変
化したときにアドレス遷移検出パルスを生じるアドレス
遷移検出信号、１はそれらの論理和をとるORゲート、２
はその論理和パルスの遅延信号をつくる遅延回路、３は
ORゲートで、遅延回路２からの出力パルスと前記論理和
パルスとを合わせて、前記論理和パルスのパルス幅を広
げている。４は前記論理和パルスを反転するインバー
タ、５はANDゲートであり、このインバータ４とANDゲー
ト５とによって、アドレス入力の遷移が検出された後の
短期間、ワード線駆動パルス７が必ずローレベルとなる
ようになっている。ワード線駆動パルス７はその後ハイ
レベルとなり、遅延回路２およびORゲート３によって幅
の広げられたパルスが終了するまでハイレベルを維持
し、そのパルスの終了とともにローレベルに戻る。６は
ワード線駆動パルス７の相補信号８をつくるためのイン
バータである。９は行アドレスデコーダで同図では１個
のみを示したが、実際には行の数だけある。10はその出
力でその行が選択されたときローレベル、非選択のとき
ハイレベルとなる。11はＰチャネルトランジスタ、12,1
3はＮチャネルトランジスタで、トランジスタ11,12の働
きによって、ワード線駆動パルス７がハイレベルになっ
たとき、選択された行のワード線がハイレベルとなる。
ワード線駆動パルス７がローレベルになれば、ワード線
駆動パルスの相補信号８とトランジスタ13との働きによ
り、行デコーダによって選択された行であっても、ワー
ド線はローレベルに落ち、消費電力が低減する。

本実施例によれば前サイクルのワード線がローレベルに
下がるタイミングはアドレス遷移検出パルスが発生する
タイミングにほぼ等しく、行デコーダ回路の動作スピー
ドによって決まるタイミングよりも早くなり、アクセス
時間が短くなる。また新サイクルのワード線がハイレベ
ルに上がるタイミングは、アドレス遷移検出パルスのパ
ルス幅等によって調整でき、そのタイミングを、行アド
レスデコーダの動作スピードによって決まる最も遅いタ
イミングに合わせればアクセス時間を犠牲にすることな
くライトリカバリー時間マージンを最大限確保すること
ができる。また必要に応じて、アクセス時間の犠牲を最
小にしてライトリカバリー時間マージンを十分大きく確
保することも容易である。

発明の効果以上説明したように本発明によれば、ワード線パルス駆
動方式を用いたメモリにおいて、アドレス遷移検出後ワ
ード線駆動パルスが必ず非活性となるような期間を設け
ることによって、アクセス時間が短く、かつライトリカ
バリー時間マージンが十分大きなメモリが得られる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるワード線駆動回路を
示すブロック図、第２図は従来のワード線駆動回路を示
すブロック図である。 I₁,I₂,I₃,I₄……アドレス遷移検出信号、７……ワード
線駆動パルス、９……行アドレスデコーダ、14……ワー
ド線。

Claims

【特許請求の範囲】

【請求項１】アドレス遷移検出信号を入力する第１の論
理和回路と、同第１の論理和回路の出力を入力する遅延
回路と、同遅延回路と前記第１の論理和回路の各出力を
入力する第２の論理和回路と、前記第１の論理和回路の
出力を入力する第１のインバータと、前記第２の論理和
回路と前記第１のインバータの各出力を入力する論理積
回路と、行アドレスデコーダの出力を入力し、出力をワード線に
供給するＰチャンネルトランジスタとＮチャンネルトラ
ンジスタから構成され、前記論理積回路の出力を前記Ｐ
チャンネルトランジスタのソースに入力する第２のイン
バータと、ドレインを前記ワード線に接続し、前記論理
積回路の出力を第３のインバータを介してゲートに入力
するＮチャンネルトランジスタとを備えたことを特徴と
するワード線駆動回路。