JPH0765580A

JPH0765580A - 半導体記憶装置

Info

Publication number: JPH0765580A
Application number: JP5214118A
Authority: JP
Inventors: Taketora Shiraishi; 竹虎白石; Tomoaki Fujiyama; 等章藤山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-08-30
Filing date: 1993-08-30
Publication date: 1995-03-10

Abstract

(57)【要約】【目的】ビット線あるいはセンスアンプに流れる電流
を低減した半導体記憶装置を得ることを目的とする。【構成】アドレス信号１１が与えられるアドレス変化
検出回路８が設けられ、Ｙセレクタ３２には、センス感
度を変更するセンス感度変更手段７が接続され、プリチ
ャージ回路５のゲート電極にはプリチャージ制御回路５
１が接続され、イコライズ回路６のゲート電極にはイコ
ライズ制御回路６１が接続されている。プリチャージ制
御回路５１およびイコライズ制御回路６１およびラッチ
７３にはアドレス変化検出回路８からＸアドレス一致信
号８１が与えられる。【効果】アドレス変化がない場合にはプリチャージお
よびイコライズが行われず、プリチャージおよびイコラ
イズに伴う電流消費が低減され、かつ、必要以上の高感
度センスによる電流消費を抑制することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に消費電流を低減した半導体記憶装置に関する。

【０００２】

【従来の技術】図１２は従来の半導体記憶装置として、
昭和６３年電子情報通信学会春期全国大会講演論文集に
記載された、２４ビット浮動小数点信号処理プロセッサ
ｍＳＰ２の２ポートＲＡＭを、動作説明の便宜を図るた
めシングルポートＲＡＭに改めた回路図である。（昭和
６３年電子情報通信学会春期全国大会講演論文集Ｃ−２
７５参照）。

【０００３】従来は、マイクロプロセッサのように、同
一チップ上にクロックに同期して動作するロジック回路
を含むメモリ（同期型記憶装置）の場合、タイミング設
計の容易性からクロック信号をプリチャージやセンスア
ンプイネーブルのタイミング制御に用いていた。

【０００４】図１２において、プリチャージ回路５がイ
コライズ回路６を介してビット線４２によって、複数の
メモリセル４１で構成されるメモリセルアレイ４に接続
されている。ここでビット線４２は２本１組で対になっ
たビット線対が複数集まって形成されている。

【０００５】メモリセルアレイ４には、Ｙセレクタ制御
信号線３１によってＹデコーダ３に接続されたＹセレク
タ３２がビット線４２によって接続され、Ｙセレクタ３
２にはセンスアンプ７０およびライトドライバ９がＩ／
Ｏ線対３３で接続され、Ｘデコーダ２がワード線２１に
よって接続されている。Ｘデコーダ２およびＹデコーダ
３にはアドレスラッチ１が接続されている。

【０００６】入力としては、プリチャージ回路５および
イコライズ回路６のゲート電極と、アドレスラッチ１お
よびＸデコーダ２にはクロック信号Ｔ０が与えられ、セ
ンスアンプ７０にはクロック信号Ｔ２が与えられ、ライ
トドライバ９にはクロック信号Ｔ３が与えられる。ここ
で、クロック信号Ｔ１はワード線２１の立ち上げからセ
ンスアンプ７０がセンスを開始するまでの期間を確保す
るために使用される信号であり、メモリの制御には直接
関与しない信号である。これらクロック信号Ｔ０〜Ｔ３
は非重複クロックである。また、アドレスラッチ１には
アドレス信号１１が与えられる。ライトドライバ９には
ライトデータ信号９１が入力される。出力としては、セ
ンスアンプ７０から出力信号７４が出力される。

【０００７】次に動作について説明する。このメモリは
非重複４相クロックで動作する。従って１アクセスサイ
クルをクロック信号Ｔ０、Ｔ１、Ｔ２、Ｔ３が与えられ
る４つの期間に区分することができる。

【０００８】まずクロック信号Ｔ０が与えられる期間に
おいては、プリチャージ回路５がオンすることによりビ
ット線４２のプリチャージが行われ、イコライズ回路６
がオンすることによりビット線４２のイコライズが行わ
れる。また同じタイミングでＩ／Ｏ線対３３に対しても
プリチャージ及びイコライズが行われる。また、クロッ
ク信号Ｔ０が与えられる期間にアドレスのデコードが行
われ、Ｘデコーダ２によりワード線２１が選択され、Ｙ
デコーダ３によりＹセレクタ制御信号線３１の選択が行
われる。

【０００９】ワード線２１はクロック同期で動作し、ク
ロック信号Ｔ０の立ち下がりで立ち上がり、Ｔ０の立ち
上がりで立ち下がる。ワード線２１が立ち上がるとワー
ド線２１に接続されているメモリセル４１のデータがビ
ット線４２に出力される。ビット線４２に出力されたデ
ータはＹセレクタ３２を介してセンスアンプ７０に入
る。センスアンプ７０はクロック信号Ｔ２でイネーブル
となり出力信号７４を出力する。

【００１０】データの書き込みはクロック信号Ｔ３の期
間に行なわれる。この期間にライトドライバ９がイネー
ブルとなり、Ｙセレクタ３２およびビット線４２を介し
てメモリセルアレイ４上のメモリセル４１にデータが書
き込まれる。

【００１１】ここで、メモリセルアレイ４のアドレスが
図３のようにマッピングされているとする。Ｘデコーダ
２はアドレスの上位側（ＭＳＢ側）の１０ビットをデコ
ードし、Ｙデコーダ３は下位側（ＬＳＢ側）の２ビット
をデコードする。仮にアドレスが０から１、２、３、４
…とインクリメントした場合、０から３まではＹデコー
ダ３に入るアドレスのみが変化し、Ｘデコーダ２に入る
アドレスは変化せず、アドレスが３から４に変化する時
点でＸデコーダ２に入るアドレスが変化し、その後４か
ら７まではＸアドレスは変化しない。以後この動作が繰
り返される。

【００１２】

【発明が解決しようとする課題】従来の同期型記憶装置
などの半導体記憶装置は以上のように構成されているの
で、たとえば０番地、１番地の順序でメモリを読み出す
場合、０番地のメモリセル４１と１番地のメモリセル４
１が同じワード線２１につながっていることから、０番
地を読み出す時点で１番地のデータも０番地のビット線
４２とは異なるビット線４２に読み出されている。しか
るに次に１番地を読み出す時に、既に読み出している１
番地のデータをプリチャージ及びイコライズによりキャ
ンセルして、再度同じデータを読み出すことになる。即
ち従来例では不用なプリチャージ及びイコライズを繰り
返すことにより無駄な電流が消費されるという問題があ
った。さらに従来例では同一ワード線２１につながるメ
モリ４１を連続して読み出す場合に、プリチャージ及び
イコライズによりビット線４２の初期化をしない場合、
ワード線２１のアクティブな時間が長くなるためビット
線４２の電位振幅が大きくなり、ビット線４２の電位振
幅が小さい場合に合わせて高感度のセンスアンプを使用
していると必要以上に速くデータを出力することにな
る。一般にセンスアンプの感度を下げると電流消費が小
さくなるとされているので、必要以上に高感度のセンス
アンプでセンスすることは電流消費を増大させる行為と
なる。

【００１３】本発明は以上のような問題を解決するため
になされたもので、ビット線あるいはセンスアンプに流
れる電流を低減した半導体記憶装置を得ることを目的と
する。

【００１４】

【課題を解決するための手段】本発明に係る半導体記憶
装置の第１の態様は、アドレス信号に従ってワード線を
選択する第１のデコーダと、前記アドレス信号に従って
ビット線対を選択する第２のデコーダと、前記ビット線
対をプリチャージするプリチャージ回路と、前記ビット
線対をイコライズするイコライズ回路とを備える半導体
記憶装置において、前記第１のデコーダでデコードされ
るアドレス信号の変化を検出するアドレス変化検出回路
と、前記アドレス変化検出回路のアドレス変化検出時に
前記プリチャージ回路およびイコライズ回路を動作させ
るプリチャージ制御回路およびイコライズ制御回路とを
備えている。

【００１５】本発明に係る半導体記憶装置の第２の態様
は、アドレス信号に従ってワード線を選択する第１のデ
コーダと、前記アドレス信号に従ってビット線対を選択
する第２のデコーダと、前記ビット線対をプリチャージ
するプリチャージ回路と、前記ビット線対をイコライズ
するイコライズ回路とを備える半導体記憶装置におい
て、前記第１のデコーダでデコードされるアドレス信号
の変化を検出するアドレス変化検出回路と、前記アドレ
ス変化検出回路のアドレス変化検出時に前記プリチャー
ジ回路およびイコライズ回路を動作させるプリチャージ
制御回路およびイコライズ制御回路と、前記プリチャー
ジ制御回路およびイコライズ制御回路の動作に連動し、
前記ビット線対の信号を、センス感度を変更して増幅す
るセンス感度変更手段とを備えている。

【００１６】本発明に係る半導体記憶装置の第３の態様
は、前記センス感度変更手段がセンス感度の異なる２以
上のセンスアンプを備えることを特徴とする。

【００１７】本発明に係る半導体記憶装置の第４の態様
は、前記センス感度変更手段が、センス感度に係るトラ
ンジスタの個数を増減することでセンス感度を変更させ
るセンスアンプを備えることを特徴とする。

【００１８】本発明に係る半導体記憶装置の第５の態様
は、アドレス信号に従ってワード線を選択する第１のデ
コーダと、前記アドレス信号に従ってビット線を選択す
る第２のデコーダと、前記ビット線をプリチャージする
プリチャージ回路とを備える半導体記憶装置において、
前記第１のデコーダでデコードされるアドレス信号の変
化を検出するアドレス変化検出回路と、前記アドレス変
化検出回路のアドレス変化検出時に前記プリチャージ回
路およを動作させるプリチャージ制御回路とを備えてい
る。

【００１９】本発明に係る半導体記憶装置の第６の態様
は、アドレス信号に従ってワード線を選択する第１のデ
コーダと、前記アドレス信号に従ってビット線を選択す
る第２のデコーダと、前記ビット線をプリチャージする
プリチャージ回路とを備える半導体記憶装置において、
前記第１のデコーダでデコードされるアドレス信号の変
化を検出するアドレス変化検出回路と、前記アドレス変
化検出回路のアドレス変化検出時に前記プリチャージ回
路を動作させるプリチャージ制御回路と、前記プリチャ
ージ制御回路の動作に連動し、前記ビット線の信号を、
センス感度を変更して増幅するセンス感度変更手段とを
備えている。

【００２０】

【作用】本発明に係る半導体記憶装置の第１の態様によ
れば、アドレス信号の変化を検出するアドレス変化検出
回路のアドレス変化検出時にのみ、プリチャージ制御回
路およびイコライズ制御回路によりプリチャージ回路お
よびイコライズ回路を動作させるので、ビット線対への
信号読み出しに際してアドレス変化がない場合にはプリ
チャージおよびイコライズが行われない。

【００２１】本発明に係る半導体記憶装置の第２の態様
によれば、アドレス変化検出回路のアドレス変化検出時
にのみ、プリチャージ制御回路およびイコライズ制御回
路によりプリチャージ回路およびイコライズ回路を動作
させるので、ビット線対への信号読みだしに際してアド
レス変化がない場合にはプリチャージおよびイコライズ
が行われず、かつ、センス感度変更手段により、ビット
線対への信号読み出しに際してのアドレス変化の有無に
対応してセンス感度を変更して増幅するので、必要以上
の高感度センスを防止することができる。

【００２２】本発明に係る半導体記憶装置の第３の態様
によれば、センス感度の異なる２以上のセンスアンプを
切り替えて使用することにより、ビット線対への信号読
み出しに際してのアドレス変化の有無に対応して、セン
ス感度を変更して増幅することができるので、必要以上
の高感度センスを防止することができる。

【００２３】本発明に係る半導体記憶装置の第４の態様
によれば、センス感度に係るトランジスタの個数を増減
することでセンス感度を変更させるセンスアンプによ
り、ビット線対への信号読み出しに際してのアドレス変
化の有無に対応して、センス感度を変更して増幅するこ
とができるので、必要以上の高感度センスを防止するこ
とができる。

【００２４】本発明に係る半導体記憶装置の第５の態様
によれば、アドレス信号の変化を検出するアドレス変化
検出回路のアドレス変化検出時にのみ、プリチャージ制
御回路によりプリチャージ回路を動作させるので、ビッ
ト線への信号読み出しに際してアドレス変化がない場合
にはプリチャージが行われない。

【００２５】本発明に係る半導体記憶装置の第６の態様
によれば、アドレス変化検出回路のアドレス変化検出時
にのみ、プリチャージ制御回路によりプリチャージ回路
を動作させるので、ビット線への信号読み出しに際して
アドレス変化がない場合にはプリチャージが行われず、
かつ、センス感度変更手段により、ビット線への信号読
み出しに際してのアドレス変化の有無に対応してセンス
感度を変更して増幅するので、必要以上の高感度センス
を防止することができる。

【００２６】

【実施例】図１は本発明に係る半導体記憶装置の一実施
例を示す回路図である。図１において、プリチャージ回
路５がイコライズ回路６を介してビット線４２によっ
て、メモリセル４１で構成されるメモリセルアレイ４に
接続されている。ここでビット線４２は２本１組で対に
なったビット線対が複数集まって形成されている。

【００２７】メモリセルアレイ４には、Ｘデコーダ２が
ワード線２１によって接続され、Ｙセレクタ制御信号線
３１によってＹデコーダ３に接続されたＹセレクタ３２
がビット線４２によって接続されている。Ｘデコーダ２
およびＹデコーダ３はアドレスラッチ１に接続されてい
る。

【００２８】Ｙセレクタ３２には、ビット線４２の信号
を、センス感度を変更して増幅するセンス感度変更手段
７が接続されている。本実施例ではセンス感度の異なる
２つのセンスアンプ、すなわち第１センスアンプ７１お
よび第２センスアンプ７２を備え、状況に応じてどちら
かに切り替えることで感度の変更を行う。センス感度変
更手段７にはセンスアンプ制御ラッチ７３からの制御信
号Ａとその反転信号Ｂとが与えられる。なお、センス感
度変更手段７についての具体的説明は後に行う。

【００２９】プリチャージ回路５のゲート電極にはプリ
チャージ制御回路５１が接続され、イコライズ回路６の
ゲート電極にはイコライズ制御回路６１が接続されてい
る。

【００３０】プリチャージ制御回路５１およびイコライ
ズ制御回路６１およびセンスアンプ制御ラッチ７３には
アドレス変化検出回路８からＸアドレス一致信号８１が
与えられる。

【００３１】入力としては、プリチャージ制御回路５１
およびイコライズ制御回路６１およびセンスアンプ制御
ラッチ７３にはクロック信号φ１が与えられ、アドレス
検出回路８にはクロック信号φ１、φ２が与えられる。
また、アドレス変化検出回路８およびアドレスラッチ１
にはアドレス信号１１が与えられる。出力としては、セ
ンス感度変更手段７を介して出力信号７４が出力され
る。

【００３２】次に図１〜図４を用いて動作について説明
する。本実施例は非重複２相のクロック信号φ１、φ２
に同期して動作する回路であり、本メモリの記憶容量は
４Ｋビットで１０２４行４列の構成をとる。

【００３３】図１において、アドレス信号１１はクロッ
ク信号φ２のタイミングでチップ内部の他のブロックあ
るいはチップ外部から与えられ、アドレスラッチ１及び
アドレス変化検出回路８に入力する。アドレスラッチ１
ではアドレス信号をクロック信号φ１でラッチした後、
上位側（ＭＳＢ側）の１０ビットをＸデコーダ２へ、下
位側（ＬＳＢ側）の２ビットをＹデコーダ３に出力す
る。Ｘデコーダ２は上位側１０ビットをデコードし、１
０２４本のワード線２１のうち１本を、クロック信号φ
１が高電位（以後高電位を「Ｈ」、低電位を「Ｌ」と略
記）の期間だけアクティブにする。Ｙデコーダ３は下位
側２ビットをデコードし、４本のＹセレクタ制御信号線
３１のうち１本をアクティブにする。ワード線２１には
１本あたり４個のメモリセル４１が接続されている。ワ
ード線２１がアクティブになると、そのワード線に接続
された４個のメモリセルのアクセスゲートが導通し、メ
モリセル４１内に保持されているデータがビット線４２
の４組のビット線対に出力される。ビット線４２は、ク
ロック信号φ１が「Ｈ」の期間にプリチャージトランジ
スタ回路５とイコライズトランジスタ回路６によって、
プリチャージ及びイコライズが行なわれ、クロック信号
φ１が「Ｈ」の期間には、選択されたワード線に接続さ
れたメモリセル４１のデータが出力される。Ｙセレクタ
３２はビット線対４２の４組のビット線対のうち一対を
アクティブなＹセレクタ制御信号線３１に従って選択す
る。Ｙセレクタ３２の出力はセンス感度変更手段７に与
えられ、感度の異なるセンスアンプ７１、７２のうちど
ちらかでセンスされ、最終的に１ビットのデータが出力
される。

【００３４】アドレス変化検出回路８は、Ｘデコーダ２
に入るアドレス信号、即ち上位側１０ビットのアドレス
変化を検出する。図２にアドレス変化検出回路８のブロ
ック図を示す。図２に示すように、アドレス変化検出回
路８は、クロック信号φ１、φ２の１クロックサイクル
前のデータをラッチ８２、８３により保持し、この１ク
ロックサイクル前のアドレスと現在のアドレスの比較を
比較器８４でクロック信号φ２が「Ｈ」の期間に行な
う。このときアドレスが等しければＸアドレス一致信号
８１をアクティブにする。

【００３５】プリチャージ制御回路５１は、Ｘアドレス
一致信号８１が非アクティブのときにクロック信号φ１
が「Ｈ」のタイミングでプリチャージ信号をプリチャー
ジ回路５に送り、ビット線４２のプリチャージを行う。
Ｘアドレス一致信号８１がアクティブのときはプリチャ
ージ信号が与えられずビット線４２のプリチャージは行
われない。

【００３６】イコライズ制御回路６１についてもＸアド
レス一致信号８１が非アクティブのときクロック信号φ
１が「Ｈ」のタイミングでイコライズ信号をイコライズ
回路６に送り、ビット線４２をイコライズする。アクテ
ィブのときはイコライズ信号が与えられずビット線４２
のイコライズは行われない。

【００３７】センスアンプ７１は感度の高いセンスアン
プであり、クロック信号φ１のセンスアンプ制御ラッチ
７３を介したＸアドレス一致信号８１が非アクティブの
とき、Ｙセレクタ３２と接続されセンス動作を行なう。
センスアンプ７２は感度の低いセンスアンプであり、ク
ロック信号φ１のセンスアンプ制御ラッチ７３を介した
Ｘアドレス一致信号８１がアクティブのときにＹセレク
タ３２と接続されセンス動作を行う。

【００３８】図３に本実施例の１０２４行４列構成のメ
モリセルアレイ４のアドレスマップを示す。一例とし
て、アドレス４（ｎ−１）、４ｎ＋１、４ｎ＋３の順で
アクセスする場合を図４のタイミングチャートを用いて
説明する。

【００３９】アドレス信号１１はクロック信号φ２が
「Ｈ」のタイミングで変化する。アドレスが４（ｎ−
１）から４ｎ＋１に変化した場合｛（１）から（２）の
期間｝、Ｘデコーダ２に入るアドレスは（ｎ−１）から
ｎに変化する。従ってＸアドレス一致信号８１が非アク
ティブ（この場合「Ｌ」）となり、プリチャージ信号お
よびイコライズ信号がクロック信号φ１に同期して出力
され、ビット線４２のプリチャージ及びイコライズが行
なわれる｛（３）の期間｝。

【００４０】クロック信号φ１が立ち下がりプリチャー
ジおよびイコライズが終わると｛（３）から（４）の期
間｝、ｎ行目のワード線２１がアクティブ（この例の場
合「Ｈ」）になり、４個のメモリセル４１のデータがそ
れぞれのビット線４２に出力される。このときＹセレク
タ３２は第１列目を選択している。センスアンプはＸア
ドレス一致信号８１が非アクティブ（この例の場合
「Ｌ」）であることから感度の高いセンスアンプ７１が
選択され、第１列目のビット線４２の微少な電位差が高
速にセンスされる。センスアンプからは図４に示す
（４’）の期間に、アドレス４ｎ＋１の１ビットのデー
タが出力される。

【００４１】クロック信号φ２のタイミングでアドレス
信号１１が４ｎ＋１から４ｎ＋３に変化する場合、Ｘデ
コーダ２に入るアドレスは変化しないため、Ｘアドレス
一致信号８１はアクティブ（この例の場合「Ｈ」）とな
る。この時のアクセスは同じ行のワード線２１をアクセ
スするため、ビット線４２の４対のビット線対には前サ
イクルに読み出されたデータと同じデータが読み出され
る。従ってプリチャージおよびイコライズの必要はな
く、Ｘアドレス一致信号８１がアクティブの時、プリチ
ャージ信号およびイコライズ信号は与えられず、ビット
線４２のプリチャージおよびイコライズは行われない
｛（５）の期間｝。

【００４２】ワード線２１は前サイクルと同様に第ｎ行
目がクロック信号φ１のタイミングでアクティブになる
｛（６）の期間｝。ビット線４２は前サイクルの読み出
しで電位差ΔＶ1 が生じているため、現サイクルの読み
出しではその電位差がさらに広がってΔＶ2 となる。

【００４３】Ｙセレクタ３２は第１列目から第３列目に
切り替わるが、ビット線４２の電位が大きく振幅してい
るためセンスアンプは高感度のものを必要としない。従
ってＸアドレス一致信号８１がアクティブのときは低感
度のセンスアンプ７２が選択される。データはセンスア
ンプからクロック信号φ２が「Ｈ」のタイミングで、図
４に示す（６’）の期間に出力される。

【００４４】この場合のアクセスタイム｛（Ａ２）の期
間｝はＸアドレス一致信号８１が非アクティブで高感度
のセンスアンプを使った場合のアクセスタイム｛（Ａ
１）の期間｝とほぼ同じになる。ここで、アクセスタイ
ムとはクロック信号φ２が立ち上がってからセンスアン
プの出力が確定するまでの時間をいう。

【００４５】なお、以上の説明はメモリからデータを読
み出す場合のみについて行ったが、以下に説明するよう
に、データを書き込む場合についても本発明を適用する
ことができる。

【００４６】図５にライトドライバ９を付加した場合の
回路図を示す。図５において、Ｙセレクタ３２からのＩ
／Ｏ線３３にライトドライバ９が接続されている。クロ
ック信号φ２およびライトイネーブル信号１０がＡＮＤ
回路に接続され、ＡＮＤ回路からのライトパルス信号１
１とライトデータ９１がライトドライバ９に与えられ
る。その他の構成は図１で説明した第１の実施例と同様
である。

【００４７】図６に書き込み時のタイミングチャートを
示す。図６において、クロック信号φ１のタイミングで
与えられたライトイネーブル信号１０が、クロック信号
φ２と共にＡＮＤ回路に与えられてライトパルス信号１
１を出力する。ここで、ライトイネーブル信号１０はア
ドレス一致信号に依存せず、書き込みを望む場合に
「Ｈ」状態とする信号である。ライトドライバ９はライ
トパルス信号１１が「Ｈ」の場合にライトデータをＩ／
Ｏ線３３に出力し、ライトパルス信号１１が「Ｌ」の場
合にはハイインピーダンス状態となる。

【００４８】書き込み時にはライトドライバ９によっ
て、Ｙセレクタ３２を介して選択されたビット線４２の
電位が振幅し、アクティブなワード線２１に選択された
メモリセル４１にデータが書き込まれる。この時Ｙセレ
クタ３２に選択されていないビット線４２については、
ワード線２１がアクティブになることによってデータが
読み出されことになる。従来であれば同じワード線２１
につながるメモリセル４１に続けて書き込む場合、書き
込みを行うごとに同じデータが読み出され、そのたびに
プリチャージおよびイコライズが行われていた。本発明
によって、同じワード線２１つながるメモリセル４１に
続けて書き込む場合にはプリチャージあるいはイコライ
ズを行わないようにすることができ、電流消費を削減す
ることができる。

【００４９】次に、本実施例で用いたセンス感度変更手
段７について説明する。本実施例ではセンス感度の異な
る２つのセンスアンプ、すなわち第１センスアンプ７１
および第２センスアンプ７２を状況に応じて切り替えて
使用することで感度の変更を行った。

【００５０】図７に本実施例で用いたセンス感度変更手
段７の第１例の回路図を示す。図７において、第１セン
スアンプ７１および第２センスアンプ７２は各々同じカ
レントミラー型の回路で構成され、Ｉ／Ｏ線対３３のＩ
／Ｏ線、バーＩ／Ｏ線に接続されている。第１センスア
ンプ７１および第２センスアンプ７２を構成するトラン
ジスタのトランジスタサイズを各々について変えること
で、センスアンプごとに異なったセンス感度を得ること
ができ、センスアンプ制御ラッチ７３からの信号Ａおよ
びＢによって使用するセンスアンプの切り替えを行う。

【００５１】図８に本実施例で用いたセンス感度変更手
段７の第２例の回路図を示す。図８において、第１セン
スアンプ７１は第１例と同様の構成であり、第２センス
アンプ７２は単なるインバータで構成され、センスアン
プ制御ラッチ７３からの信号ＡおよびＢによって使用す
るセンスアンプの切り替えを行う。動作は、ビット線対
４２の電位差が小さい場合は第１センスアンプ７１によ
ってセンスし、ビット線対４２の電位差が大きく、増幅
せずとも出力信号として十分に使用できる場合には第２
センスアンプ７２を使用する。センスアンプ７２はイン
バータなのでバーＩ／Ｏ線がインバータの入力に接続さ
れる図９に本実施例で用いたセンス感度変更手段７の第
３例の回路図を示す。図９において、２つのセンスアン
プが直列に接続されている。前段のセンスアンプはプリ
センスを行うためのクロスカップル型のセンスアンプで
あり、該アンプによりプリセンスを行った後に、さらに
後段のセンスアンプを介することにより増幅率の向上を
図る。なお、後段のセンスアンプには第１例で説明した
カレントミラー型のセンスアンプなどを使用する。動作
はセンスアンプ制御ラッチ７３からの信号ＡおよびＢに
よって使用するセンスアンプの切り替えを行う。ビット
線４２の電位差が小さい場合には前段のクロスカップル
型のセンスアンプおよび後段のセンスアンプを作動させ
てセンスを行い、ビット線４２の電位差が大きい場合に
は前段のクロスカップル型のセンスアンプは作動させず
に後段のセンスアンプのみでセンスを行う。

【００５２】つまり、前段のクロスカップル型のセンス
アンプと後段のセンスアンプを接続した場合を第１セン
スアンプ７１とし、後段のセンスアンプのみの場合を第
２センスアンプ７２と言い替えることができる。

【００５３】なお、以上説明した実施例ではセンス感度
変更手段７を２つのセンスアンプで構成したが、センス
アンプをさらに増して、センス感度の種類を増加させて
も良い。

【００５４】以上説明した実施例は以下に示すような変
形が可能である。すなわち、第１の実施例ではセンス感
度変更手段７はセンス感度の異なる２つのセンスアンプ
で構成され、状況に応じてセンスアンプを切り替えて使
用することでセンス感度の変更を行っていたが、センス
アンプを切り替えるのではなく、センス感度のみを直接
変更しても良い。

【００５５】図１０に本変形例を適用した半導体記憶装
置の回路図を示す。図１０において、センス感度変更手
段７Ａに与えられるセンスアンプ制御ラッチ７３からの
制御信号は制御信号Ｂだけとなっている。その他の構成
は図１で説明した第１の実施例と同様である。

【００５６】図１１にセンス感度変更手段７Ａの回路図
を示す。図１１において、カレントミラーを構成する対
向して配置されたＰチャネルトランジスタＰ１、Ｐ２の
各々に、ＮチャネルトランジスタＮ１、Ｎ２が直列に配
置され、ＮチャネルトランジスタＮ１、Ｎ２のソース電
極は共通して接地電位に接続されている。Ｎチャネルト
ランジスタＮ１のドレイン電極とソース電極の間には直
列に接続されたＮチャネルトランジスタＮ３およびＮ４
が接続され、ＮチャネルトランジスタＮ２のドレイン電
極とソース電極の間には直列に接続されたＮチャネルト
ランジスタＮ５およびＮ６が接続されている。Ｉ／Ｏ線
対３３のＩ／Ｏ線、バーＩ／Ｏ線対は各々、Ｎチャネル
トランジスタＮ１、Ｎ２およびＮ３、Ｎ５のゲート電極
に接続され、制御信号ＢがＮチャネルトランジスタＮ４
およびＮ６のゲート電極に与えられ、Ｐチャネルトラン
ジスタＰ２のドレイン電極から出力信号７４が出力され
る。

【００５７】動作について説明する。制御信号Ｂが
「Ｈ」となった場合、ＮチャネルトランジスタＮ４およ
びＮ６が動作することでＮチャネルトランジスタＮ１お
よびＮ２が動作し、Ｉ／Ｏ線対３３を入力とするトラン
ジスタの個数が増えてセンス感度が向上する。制御信号
Ｂが「Ｌ」の場合はトランジスタの個数は変わらないの
でセンス感度はそのままである。

【００５８】なお、以上説明した実施例および変形例で
はＸアドレス一致信号８１でプリチャージ回路５および
イコライズ回路およびセンス感度変更手段７を制御した
が、プリチャージ回路５およびイコライズ回路の制御だ
けでも電流消費を削減することができる。さらに、電流
消費の大部分をプリチャージが占めるので、プリチャー
ジ回路５の制御だけでも電流消費削減の効果は大であ
る。

【００５９】また、以上説明した実施例および変形例で
はビット線対でデータの転送を行う半導体記憶装置を示
したが、１本のビット線でデータの転送を行う半導体記
憶装置にも本発明を適用でる。その場合にはイコライズ
回路が不要となるので、Ｘアドレス一致信号８１による
制御は、プリチャージ回路５およびセンス感度変更手段
７に対して行われる。特にプリチャージによる電流消費
が多いので、プリチャージ回路５の制御だけでも電流消
費削減の効果は大である。

【００６０】

【発明の効果】請求項１記載の半導体記憶装置によれ
ば、ビット線対への信号読みだしに際してアドレス変化
があった場合にのみ、プリチャージ回路およびイコライ
ズ回路を動作させるので、アドレス変化がない場合には
プリチャージおよびイコライズが行われず、プリチャー
ジおよびイコライズに伴う電流消費が低減される。

【００６１】請求項２記載の半導体記憶装置によれば、
ビット線対への信号読み出しに際してアドレス変化があ
った場合にのみ、プリチャージ回路およびイコライズ回
路を動作させるので、アドレス変化がない場合にはプリ
チャージおよびイコライズが行われず、プリチャージお
よびイコライズに伴う電流消費が低減され、かつ、ビッ
ト線対への信号読み出しに際してのアドレス変化の有無
に対応してセンス感度を変更して増幅するので、必要以
上の高感度センスによる電流消費を抑制することもでき
る。

【００６２】請求項３記載の半導体記憶装置によれば、
センス感度の異なる２以上のセンスアンプを切り替えて
使用することにより、ビット線対への信号読み出しに際
してのアドレス変化の有無に対応して、センス感度を変
更して増幅することができるので、必要以上の高感度セ
ンスによる電流消費を抑制することができる。

【００６３】請求項４記載の半導体記憶装置によれば、
センス感度に係るトランジスタの個数を増減することで
センス感度を変更させるセンスアンプにより、ビット線
対への信号読み出しに際してのアドレス変化の有無に対
応して、センス感度を変更して増幅することができるの
で、必要以上の高感度センスによる電流消費を抑制する
ことができる。

【００６４】請求項５記載の半導体記憶装置によれば、
ビット線への信号読み出しに際してアドレス変化があっ
た場合にのみ、プリチャージ回路およびイコライズ回路
を動作させるので、アドレス変化がない場合にはプリチ
ャージが行われず、プリチャージに伴う電流消費が低減
される。

【００６５】請求項６記載の半導体記憶装置によれば、
ビット線への信号読み出しに際してアドレス変化があっ
た場合にのみ、プリチャージ回路を動作させるので、ア
ドレス変化がない場合にはプリチャージが行われず、プ
リチャージに伴う電流消費が低減され、かつ、ビット線
への信号読み出しに際してのアドレス変化の有無に対応
してセンス感度を変更して増幅するので、必要以上の高
感度センスによる電流消費を抑制することもできる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一実施例を示す
回路図である。

【図２】本発明に係る半導体記憶装置のアドレス変化検
出回路の回路構成図である。

【図３】本発明に係る半導体記憶装置のメモリセルのア
ドレスマップを示す図である。

【図４】本発明に係る半導体記憶装置の動作を示すタイ
ミングチャートである。

【図５】本発明に係る半導体記憶装置の一実施例に書き
込み機能を付加した回路図である。

【図６】本発明に係る半導体記憶装置の書き込み動作を
示すタイミングチャートである。

【図７】本発明に係る半導体記憶装置のセンス感度変更
手段の第１例を示す回路図である。

【図８】本発明に係る半導体記憶装置のセンス感度変更
手段の第２例を示す回路図である。

【図９】本発明に係る半導体記憶装置のセンス感度変更
手段の第３例を示す回路図である。

【図１０】本発明に係る半導体記憶装置の実施例の変形
例を示す回路図である。

【図１１】本発明に係る半導体記憶装置の実施例の変形
例のセンス感度変更手段を示す回路図である。

【図１２】従来の半導体記憶装置を示す回路図である。

【符号の説明】

７、７Ａセンス感度変更手段８アドレス変化検出回路５１プリチャージ制御回路６１イコライズ制御回路７１第１センスアンプ７２第２センスアンプ７３センスアンプ制御ラッチ８１Ｘアドレス一致信号８２、８３ラッチ８４比較器 φ１、φ２クロック信号Ａ、Ｂセンスアンプ制御信号Ｐ１、Ｐ２ＰチャネルトランジスタＮ１〜Ｎ６Ｎチャネルトランジスタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年１月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】

【作用】本発明に係る半導体記憶装置の第１の態様によ
れば、ワード線を選択するアドレス信号の変化を検出す
るアドレス変化検出回路のアドレス変化検出時にのみ、
プリチャージ制御回路およびイコライズ制御回路により
プリチャージ回路およびイコライズ回路を動作させるの
で、ビット線対への信号読み出しに際してアドレス変化
がない場合にはプリチャージおよびイコライズが行われ
ない。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】本発明に係る半導体記憶装置の第５の態様
によれば、ワード線を選択するアドレス信号の変化を検
出するアドレス変化検出回路のアドレス変化検出時にの
み、プリチャージ制御回路によりプリチャージ回路を動
作させるので、ビット線への信号読み出しに際してアド
レス変化がない場合にはプリチャージが行われない。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】図１において、アドレス信号１１はクロッ
ク信号φ２のタイミングでチップ内部の他のブロックあ
るいはチップ外部から与えられ、アドレスラッチ１及び
アドレス変化検出回路８に入力する。アドレスラッチ１
ではアドレス信号をクロック信号φ１でラッチした後、
上位側（ＭＳＢ側）の１０ビットをＸデコーダ２へ、下
位側（ＬＳＢ側）の２ビットをＹデコーダ３に出力す
る。Ｘデコーダ２は上位側１０ビットをデコードし、１
０２４本のワード線２１のうち１本を、クロック信号φ
１が低電位（以後高電位を「Ｈ」、低電位を「Ｌ」と略
記）の期間だけアクティブにする。Ｙデコーダ３は下位
側２ビットをデコードし、４本のＹセレクタ制御信号線
３１のうち１本をアクティブにする。ワード線２１には
１本あたり４個のメモリセル４１が接続されている。ワ
ード線２１がアクティブになると、そのワード線に接続
された４個のメモリセルのアクセスゲートが導通し、メ
モリセル４１内に保持されているデータがビット線４２
の４組のビット線対に出力される。ビット線４２は、ク
ロック信号φ１が「Ｈ」の期間にプリチャージトランジ
スタ回路５とイコライズトランジスタ回路６によって、
プリチャージ及びイコライズが行なわれ、クロック信号
φ１が「Ｈ」の期間には、選択されたワード線に接続さ
れたメモリセル４１のデータが出力される。Ｙセレクタ
３２はビット線対４２の４組のビット線対のうち一対を
アクティブなＹセレクタ制御信号線３１に従って選択す
る。Ｙセレクタ３２の出力はセンス感度変更手段７に与
えられ、感度の異なるセンスアンプ７１、７２のうちど
ちらかでセンスされ、最終的に１ビットのデータが出力
される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００６０

【補正方法】変更

【補正内容】

【００６０】

【発明の効果】請求項１記載の半導体記憶装置によれ
ば、ビット線対への信号読みだしに際して、ワード線を
選択するアドレスの変化があった場合にのみ、プリチャ
ージ回路およびイコライズ回路を動作させるので、アド
レス変化がない場合にはプリチャージおよびイコライズ
が行われず、プリチャージおよびイコライズに伴う電流
消費が低減される。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００６１

【補正方法】変更

【補正内容】

【００６１】請求項２記載の半導体記憶装置によれば、
ビット線対への信号読み出しに際して、ワード線を選択
するアドレスの変化があった場合にのみ、プリチャージ
回路およびイコライズ回路を動作させるので、アドレス
変化がない場合にはプリチャージおよびイコライズが行
われず、プリチャージおよびイコライズに伴う電流消費
が低減され、かつ、ビット線対への信号読み出しに際し
てのアドレス変化の有無に対応してセンス感度を変更し
て増幅するので、必要以上の高感度センスによる電流消
費を抑制することもできる。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００６４

【補正方法】変更

【補正内容】

【００６４】請求項５記載の半導体記憶装置によれば、
ビット線への信号読み出しに際して、ワード線を選択す
るアドレスの変化があった場合にのみ、プリチャージ回
路およびイコライズ回路を動作させるので、アドレス変
化がない場合にはプリチャージが行われず、プリチャー
ジに伴う電流消費が低減される。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００６５

【補正方法】変更

【補正内容】

【００６５】請求項６記載の半導体記憶装置によれば、
ビット線への信号読み出しに際して、ワード線を選択す
るアドレスの変化があった場合にのみ、プリチャージ回
路を動作させるので、アドレス変化がない場合にはプリ
チャージが行われず、プリチャージに伴う電流消費が低
減され、かつ、ビット線への信号読み出しに際してのア
ドレス変化の有無に対応してセンス感度を変更して増幅
するので、必要以上の高感度センスによる電流消費を抑
制することもできる。

Claims

【特許請求の範囲】

【請求項１】アドレス信号に従ってワード線を選択す
る第１のデコーダと、前記アドレス信号に従ってビット線対を選択する第２の
デコーダと、前記ビット線対をプリチャージするプリチャージ回路
と、前記ビット線対をイコライズするイコライズ回路とを備
える半導体記憶装置において、前記第１のデコーダでデコードされるアドレス信号の変
化を検出するアドレス変化検出回路と、前記アドレス変化検出回路のアドレス変化検出時に前記
プリチャージ回路およびイコライズ回路を動作させるプ
リチャージ制御回路およびイコライズ制御回路とを備え
た半導体記憶装置。
【請求項２】アドレス信号に従ってワード線を選択す
る第１のデコーダと、前記アドレス信号に従ってビット線対を選択する第２の
デコーダと、前記ビット線対をプリチャージするプリチャージ回路
と、前記ビット線対をイコライズするイコライズ回路とを備
える半導体記憶装置において、前記第１のデコーダでデコードされるアドレス信号の変
化を検出するアドレス変化検出回路と、前記アドレス変化検出回路のアドレス変化検出時に前記
プリチャージ回路およびイコライズ回路を動作させるプ
リチャージ制御回路およびイコライズ制御回路と、前記プリチャージ制御回路およびイコライズ制御回路の
動作に連動し、前記ビット線対の信号を、センス感度を
変更して増幅するセンス感度変更手段とを備えた半導体
記憶装置。
【請求項３】前記センス感度変更手段がセンス感度の
異なる２以上のセンスアンプを備えることを特徴とする
請求項２記載の半導体記憶装置。
【請求項４】前記センス感度変更手段が、センス感度
に係るトランジスタの個数を増減することでセンス感度
を変更させるセンスアンプを備えることを特徴とする請
求項２記載の半導体記憶装置。
【請求項５】アドレス信号に従ってワード線を選択す
る第１のデコーダと、前記アドレス信号に従ってビット線を選択する第２のデ
コーダと、前記ビット線をプリチャージするプリチャージ回路とを
備える半導体記憶装置において、前記第１のデコーダでデコードされるアドレス信号の変
化を検出するアドレス変化検出回路と、前記アドレス変化検出回路のアドレス変化検出時に前記
プリチャージ回路およを動作させるプリチャージ制御回
路とを備えた半導体記憶装置。
【請求項６】アドレス信号に従ってワード線を選択す
る第１のデコーダと、前記アドレス信号に従ってビット線を選択する第２のデ
コーダと、前記ビット線をプリチャージするプリチャージ回路とを
備える半導体記憶装置において、前記第１のデコーダでデコードされるアドレス信号の変
化を検出するアドレス変化検出回路と、前記アドレス変化検出回路のアドレス変化検出時に前記
プリチャージ回路を動作させるプリチャージ制御回路
と、前記プリチャージ制御回路の動作に連動し、前記ビット
線の信号を、センス感度を変更して増幅するセンス感度
変更手段とを備えた半導体記憶装置。