JPH07109882B2 - バイポーラ型半導体スイッチング装置 - Google Patents
バイポーラ型半導体スイッチング装置Info
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- JPH07109882B2 JPH07109882B2 JP63045115A JP4511588A JPH07109882B2 JP H07109882 B2 JPH07109882 B2 JP H07109882B2 JP 63045115 A JP63045115 A JP 63045115A JP 4511588 A JP4511588 A JP 4511588A JP H07109882 B2 JPH07109882 B2 JP H07109882B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Thyristors (AREA)
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、静電誘導型サイリスタ（以下SIサイリスタ
と称す）、絶縁ゲート型バイポーラトランジスタ（以下
IGBTと称す）およびゲートターンオフサイリスタ（以下
GTOと称す）などのバイポーラ型半導体スイッチング装
置に関する。
と称す）、絶縁ゲート型バイポーラトランジスタ（以下
IGBTと称す）およびゲートターンオフサイリスタ（以下
GTOと称す）などのバイポーラ型半導体スイッチング装
置に関する。
第６図および第７図は従来の埋込み単ゲートSIサイリス
タの構造を示す断面図である。第６図のSIサイリスタは
高耐圧化が容易なＮバッファ層つきのタイプのものであ
り、第７図のSIサイリスタは高速スイッチング化に適し
たショートエミッタタイプのものである。
タの構造を示す断面図である。第６図のSIサイリスタは
高耐圧化が容易なＮバッファ層つきのタイプのものであ
り、第７図のSIサイリスタは高速スイッチング化に適し
たショートエミッタタイプのものである。
第６図を参照して、不純物濃度の比較的低い（すなわち
高比抵抗の）N-半導体基板１の一方表面には、不純物濃
度の比較的高い（すなわち低比抵抗の）N+半導体層より
成るカソード領域２が設けられる。このカソード領域２
上には金属のカソード配線３が形成され、このカソード
配線３にカソード端子Ｋが電気的に接続されている。半
導体基板１の他方表面には低比抵抗のN+バッファ層４が
形成され、その上に低比抵抗のP+半導体層より成るアノ
ード領域５が設けられる。このアノード領域５上には金
属のアノード配線６が形成され、このアノード配線６に
アノード端子Ａが電気的に接続されている。また半導体
基板１には低比抵抗のP+ゲート領域７が埋込まれてお
り、このP+ゲート領域７に囲まれたチャネル領域８を通
ってアノード領域５からカソード領域２へと主電流が流
れる。P+ゲート領域７上には金属のゲート配線９が形成
され、このゲート配線９にゲート端子Ｇが電気的に接続
されている。
高比抵抗の）N-半導体基板１の一方表面には、不純物濃
度の比較的高い（すなわち低比抵抗の）N+半導体層より
成るカソード領域２が設けられる。このカソード領域２
上には金属のカソード配線３が形成され、このカソード
配線３にカソード端子Ｋが電気的に接続されている。半
導体基板１の他方表面には低比抵抗のN+バッファ層４が
形成され、その上に低比抵抗のP+半導体層より成るアノ
ード領域５が設けられる。このアノード領域５上には金
属のアノード配線６が形成され、このアノード配線６に
アノード端子Ａが電気的に接続されている。また半導体
基板１には低比抵抗のP+ゲート領域７が埋込まれてお
り、このP+ゲート領域７に囲まれたチャネル領域８を通
ってアノード領域５からカソード領域２へと主電流が流
れる。P+ゲート領域７上には金属のゲート配線９が形成
され、このゲート配線９にゲート端子Ｇが電気的に接続
されている。
このSIサイリスタのオン・オフ動作は、カソード端子Ｋ
とゲート端子Ｇ間に印加される順・逆バイアスによって
制御される。周知のように、Ｇ−Ｋ間ゼロバイアスでオ
ン状態にあり、逆バイアスを印加することによりオフ状
態になるものをノーマリ・オン型といい、Ｇ−Ｋ間ゼロ
バイアスでオフ状態にあり、順バイアスを印加すること
によりオン状態になるものをノーマリ・オフ型という。
以下にはノーマリ・オン型を例にとって説明する。
とゲート端子Ｇ間に印加される順・逆バイアスによって
制御される。周知のように、Ｇ−Ｋ間ゼロバイアスでオ
ン状態にあり、逆バイアスを印加することによりオフ状
態になるものをノーマリ・オン型といい、Ｇ−Ｋ間ゼロ
バイアスでオフ状態にあり、順バイアスを印加すること
によりオン状態になるものをノーマリ・オフ型という。
以下にはノーマリ・オン型を例にとって説明する。
Ｇ−Ｋ間にゼロバイアスまたは若干の順バイアス状態
で、主電流はチャネル領域８を通ってアノード領域５か
らカソード領域２へと流れて、オン状態が保たれる。オ
フ時には、Ｇ−Ｋ間に逆バイアスを印加することによ
り、ゲート領域７より空乏層が延び出し、チャネル領域
８がピンチオフされて、主電流が遮断される。空乏層は
印加される逆バイアスに応じて基板１全体に広がり、も
しアノード領域５にまで達すればいわゆるパンチスルー
状態となって、Ｇ−Ａ間が短絡される。このため、N+バ
ッファ層４を設けることで空乏層がアノード領域５に達
しにくくし、Ｇ−Ａ間主耐圧が高めている。このように
して高耐圧特性が実現される。
で、主電流はチャネル領域８を通ってアノード領域５か
らカソード領域２へと流れて、オン状態が保たれる。オ
フ時には、Ｇ−Ｋ間に逆バイアスを印加することによ
り、ゲート領域７より空乏層が延び出し、チャネル領域
８がピンチオフされて、主電流が遮断される。空乏層は
印加される逆バイアスに応じて基板１全体に広がり、も
しアノード領域５にまで達すればいわゆるパンチスルー
状態となって、Ｇ−Ａ間が短絡される。このため、N+バ
ッファ層４を設けることで空乏層がアノード領域５に達
しにくくし、Ｇ−Ａ間主耐圧が高めている。このように
して高耐圧特性が実現される。
一方、第７図に示すSIサイリスタは、高耐圧よりはむし
ろ高速スイッチングに適した構造を有している。すなわ
ち、N-半導体基板１の一方表面にP+アノード領域５とN+
ショートエミッタ領域10とが隣接して設けられ、これら
の領域5,10はその上に電気的に接続して設けられたアノ
ード配線６によりショートされている。その他の構造は
第６図のSIサイリスタと同様である。
ろ高速スイッチングに適した構造を有している。すなわ
ち、N-半導体基板１の一方表面にP+アノード領域５とN+
ショートエミッタ領域10とが隣接して設けられ、これら
の領域5,10はその上に電気的に接続して設けられたアノ
ード配線６によりショートされている。その他の構造は
第６図のSIサイリスタと同様である。
このSIサイリスタのオン・オフ動作は基本的には第６図
に示すSIサイリスタと同様である。特徴的な動作とし
て、N+バッファ層４が無いことにより、オン時にはカソ
ード領域２から基板１に注入された電子が直接にアノー
ド領域５に達し、アソード領域５から基板１へのホール
の注入効率も高くなる。これによりターンオン時間およ
びオン抵抗ともに改善される。またターンオフの過度時
には、チャネル領域８のピンチオフ後、空乏化されてい
ない領域にとり残されている電子はプラス電位をもつシ
ョートエミッタ領域10に容易に流れ込むことができるの
で、これに応じ同領域にとり残されているホールもゲー
ト領域７およびアノード領域５へと急速に排出される。
これによりターンオフ時間が改善される。このようにし
て、高速スイッチングおよび低オン抵抗特性が実現され
る。
に示すSIサイリスタと同様である。特徴的な動作とし
て、N+バッファ層４が無いことにより、オン時にはカソ
ード領域２から基板１に注入された電子が直接にアノー
ド領域５に達し、アソード領域５から基板１へのホール
の注入効率も高くなる。これによりターンオン時間およ
びオン抵抗ともに改善される。またターンオフの過度時
には、チャネル領域８のピンチオフ後、空乏化されてい
ない領域にとり残されている電子はプラス電位をもつシ
ョートエミッタ領域10に容易に流れ込むことができるの
で、これに応じ同領域にとり残されているホールもゲー
ト領域７およびアノード領域５へと急速に排出される。
これによりターンオフ時間が改善される。このようにし
て、高速スイッチングおよび低オン抵抗特性が実現され
る。
従来のSIサイリスタ等のパワー用バイポーラ型半導体ス
イッチング装置は以上のように構成され、高耐圧特性
と、高速スイッチングおよび低オン抵抗特性とがいわゆ
るトレードオフの関係、すなわち装置の使用目的に応じ
て両者間の優先度を調整しなければならない関係にあ
る。これを以下に詳述する。
イッチング装置は以上のように構成され、高耐圧特性
と、高速スイッチングおよび低オン抵抗特性とがいわゆ
るトレードオフの関係、すなわち装置の使用目的に応じ
て両者間の優先度を調整しなければならない関係にあ
る。これを以下に詳述する。
第６図に示す構造のSIサイリスタで高速スイッチングお
よび低オン抵抗特性を実現しようとすれば、アノード領
域５の不純物濃度を第７図に示すSIサイリスタのアノー
ド領域５のそれよりも十分に高くしなければならない。
しかしながらそれは以下の理由により困難である。第６
図に示すSIサイリスタにおいて、アノード領域５の形成
は次のいずれかの工程により行われるが、一般的であ
る。（ｉ）まず基板１の一方表面上にN+バッファ層４を
エピタキシャル成長させ、次いでその上にP+アノード領
域５をさらにエピタキシャル成長させる。（ii）まず基
板１の一方表面上にN+バッファ層４をエピタキシャル成
長させ、次いでN+バッファ層４内へのＰ形不純物拡散に
よりP+アノード領域５を形成する。（iii）まず基板１
の一方表面からＮ形不純物拡散によりN+バッファ層４を
形成し、次いでN+バッファ層４内へのＰ形不純物拡散に
よりP+アノード領域５を形成する。
よび低オン抵抗特性を実現しようとすれば、アノード領
域５の不純物濃度を第７図に示すSIサイリスタのアノー
ド領域５のそれよりも十分に高くしなければならない。
しかしながらそれは以下の理由により困難である。第６
図に示すSIサイリスタにおいて、アノード領域５の形成
は次のいずれかの工程により行われるが、一般的であ
る。（ｉ）まず基板１の一方表面上にN+バッファ層４を
エピタキシャル成長させ、次いでその上にP+アノード領
域５をさらにエピタキシャル成長させる。（ii）まず基
板１の一方表面上にN+バッファ層４をエピタキシャル成
長させ、次いでN+バッファ層４内へのＰ形不純物拡散に
よりP+アノード領域５を形成する。（iii）まず基板１
の一方表面からＮ形不純物拡散によりN+バッファ層４を
形成し、次いでN+バッファ層４内へのＰ形不純物拡散に
よりP+アノード領域５を形成する。
上記（ｉ），（ii）の場合はエピタキシャル成長工程が
必要となるので、技術的，工期的，コスト的にも第７図
に示すショートエミッタ構造よりも難しくなる。また上
記（ii），（iii）の場合は、高不純物濃度に形成され
たN+バッファ層４へのＰ形不純物の２重拡散になるの
で、アノード領域５の不純物濃度を十分に高めることが
困難である。したがって第６図に示す構造のSIサイリス
タはどうしても高耐圧特性を優先したものとならざるを
得ない。
必要となるので、技術的，工期的，コスト的にも第７図
に示すショートエミッタ構造よりも難しくなる。また上
記（ii），（iii）の場合は、高不純物濃度に形成され
たN+バッファ層４へのＰ形不純物の２重拡散になるの
で、アノード領域５の不純物濃度を十分に高めることが
困難である。したがって第６図に示す構造のSIサイリス
タはどうしても高耐圧特性を優先したものとならざるを
得ない。
一方、第７図に示す構成のSIサイリスタで高耐圧特性を
実現しようとすれば、（ａ）アノード領域５からのキャ
リア注入を抑えるために、アノード領域５の表面積を小
さくしかつその不純物濃度を下げるか、あるいは（ｂ）
N-基板１の厚みを大きくして空乏層ののびを助けてやる
かしなければならない。上記（ａ）の場合には高速ター
ンオン特性および低オン抵抗特性が損われ、上記（ｂ）
の場合にはオフ時の余剰キャリアの絶対数が増えるので
高速ターンオフ特性が損われる上、装置自体の厚みも大
きいものとなる。したがって第７図に示す構造のSIサイ
リスタはどうしても高速スイッチングおよび低オン抵抗
特性を優先したものとならざるを得ない。
実現しようとすれば、（ａ）アノード領域５からのキャ
リア注入を抑えるために、アノード領域５の表面積を小
さくしかつその不純物濃度を下げるか、あるいは（ｂ）
N-基板１の厚みを大きくして空乏層ののびを助けてやる
かしなければならない。上記（ａ）の場合には高速ター
ンオン特性および低オン抵抗特性が損われ、上記（ｂ）
の場合にはオフ時の余剰キャリアの絶対数が増えるので
高速ターンオフ特性が損われる上、装置自体の厚みも大
きいものとなる。したがって第７図に示す構造のSIサイ
リスタはどうしても高速スイッチングおよび低オン抵抗
特性を優先したものとならざるを得ない。
このように従来のパワー用のバイポーラ型半導体スイッ
チング装置では、高耐圧特性と、高速スイッチングおよ
び低オン抵抗特性とが両立せず、これらの間でいわゆる
トレードオフがとりにくいという問題があった。
チング装置では、高耐圧特性と、高速スイッチングおよ
び低オン抵抗特性とが両立せず、これらの間でいわゆる
トレードオフがとりにくいという問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、高耐圧特性と、高速スイッチングおよび低オ
ン抵抗特性とが両立し、これらの間でトレードオフがと
り易いバイポーラ型半導体スイッチング装置を得ること
を目的とする。
たもので、高耐圧特性と、高速スイッチングおよび低オ
ン抵抗特性とが両立し、これらの間でトレードオフがと
り易いバイポーラ型半導体スイッチング装置を得ること
を目的とする。
この発明に係るバイポーラ型半導体スイッチング装置
は、第１の導電形の半導体基板と、前記半導体基板の一
方主面側に形成された第１の導電形の第１主電極領域
と、前記半導体基板の他方主面側に形成され、所定の幅
および深さの開口部を有する、比較的高い不純物濃度の
第１の導電形のバッファ領域と、前記開口部において前
記半導体基板と接する第２の導電形の第２主電極領域と
を備え、前記バッファ領域は前記開口部の周囲において
前記第２主電極領域の上面を被覆する被覆物を有し、当
該被覆部によって前記開口部の幅および深さが規定さ
れ、前記バッファ領域および前記第２主電極領域を電気
的に接続する接続領域と、前記第１および第２主電極領
域の間の主電流を制御する制御領域とをさらに備えて構
成されている。
は、第１の導電形の半導体基板と、前記半導体基板の一
方主面側に形成された第１の導電形の第１主電極領域
と、前記半導体基板の他方主面側に形成され、所定の幅
および深さの開口部を有する、比較的高い不純物濃度の
第１の導電形のバッファ領域と、前記開口部において前
記半導体基板と接する第２の導電形の第２主電極領域と
を備え、前記バッファ領域は前記開口部の周囲において
前記第２主電極領域の上面を被覆する被覆物を有し、当
該被覆部によって前記開口部の幅および深さが規定さ
れ、前記バッファ領域および前記第２主電極領域を電気
的に接続する接続領域と、前記第１および第２主電極領
域の間の主電流を制御する制御領域とをさらに備えて構
成されている。
この発明におけるバッファ領域は開口部を有し、かつ第
２主電極領域と短絡され、前記開口部において半導体基
板と第２主電極領域とが接している。また、バッファ領
域は開口部の周囲に被覆部を有し、この被覆部で第２主
電極領域の上面を開口部を除いて覆っている。このため
バッファ領域および第２主電極領域と半導体基板との界
面は等電位面となり、開口部における空乏層の延びは開
口側壁からの影響により抑制されるので、この発明にお
けるバッファ領域は高耐圧特性を実現するための従来の
バッファ領域と同様の働きを行う。またこの発明におけ
るバッファ領域は第２主電極領域と短絡されたショート
エミッタ構造となっているので、高速スイッチングおよ
び低オン抵抗特性を実現するための従来のショートエミ
ッタ領域の働きをも兼ね備えている。そして特性の調整
は、被覆部の寸法を変えて開口部の幅および深さの設定
を変化させることなどにより容易に行える。
２主電極領域と短絡され、前記開口部において半導体基
板と第２主電極領域とが接している。また、バッファ領
域は開口部の周囲に被覆部を有し、この被覆部で第２主
電極領域の上面を開口部を除いて覆っている。このため
バッファ領域および第２主電極領域と半導体基板との界
面は等電位面となり、開口部における空乏層の延びは開
口側壁からの影響により抑制されるので、この発明にお
けるバッファ領域は高耐圧特性を実現するための従来の
バッファ領域と同様の働きを行う。またこの発明におけ
るバッファ領域は第２主電極領域と短絡されたショート
エミッタ構造となっているので、高速スイッチングおよ
び低オン抵抗特性を実現するための従来のショートエミ
ッタ領域の働きをも兼ね備えている。そして特性の調整
は、被覆部の寸法を変えて開口部の幅および深さの設定
を変化させることなどにより容易に行える。
第１図はこの発明によるバイポーラ型半導体スイッチン
グ装置の一実施例であるSIサイリスタの構造を示す断面
図である。この実施例に係るSIサイリスタは、N-半導体
基板１の一方表面側に所定の幅および深さの開口部11を
有して形成された低比抵抗のN+バッファ領域12を有し、
この開口部11においてP+アノード領域５がN-半導体基板
１と接している。そしてP+アノード領域５とN+バッファ
領域12とはアノード配線６により電気的に接続され、シ
ョートされた構造となっている。その他の構造は第６図
および第７図に示した従来のSIサイリスタと同様であ
る。
グ装置の一実施例であるSIサイリスタの構造を示す断面
図である。この実施例に係るSIサイリスタは、N-半導体
基板１の一方表面側に所定の幅および深さの開口部11を
有して形成された低比抵抗のN+バッファ領域12を有し、
この開口部11においてP+アノード領域５がN-半導体基板
１と接している。そしてP+アノード領域５とN+バッファ
領域12とはアノード配線６により電気的に接続され、シ
ョートされた構造となっている。その他の構造は第６図
および第７図に示した従来のSIサイリスタと同様であ
る。
アノード側の構造の製造手順において、例えば、N-半導
体基板１の一方表面からの選択的なＮ形不純物拡散によ
りまずN+バッファ領域12を形成する。次いで同じ一方表
面からの選択的なＰ形不純物拡散によりP+アノード領域
５を形成し、さらにN+バッファ領域12とP+アノード領域
５とが重なる部分だけさらに選択的にＰ形不純物拡散を
行って、P+アノード領域５における不純物濃度を均一化
する。そしてP+アノード領域５およびN+バッファ領域12
に電気的につながるようにそれらの上にアノード配線６
を形成する。
体基板１の一方表面からの選択的なＮ形不純物拡散によ
りまずN+バッファ領域12を形成する。次いで同じ一方表
面からの選択的なＰ形不純物拡散によりP+アノード領域
５を形成し、さらにN+バッファ領域12とP+アノード領域
５とが重なる部分だけさらに選択的にＰ形不純物拡散を
行って、P+アノード領域５における不純物濃度を均一化
する。そしてP+アノード領域５およびN+バッファ領域12
に電気的につながるようにそれらの上にアノード配線６
を形成する。
この実施例に係るSIサイリスタのオン・オフ動作は、基
本的には第６図および第７図に示す従来のSIサイリスタ
と同様である。以下には、アノード側の構造に着目し
て、N+バッファ領域12の働きについて第２図および第３
図を参照しつつ説明する。
本的には第６図および第７図に示す従来のSIサイリスタ
と同様である。以下には、アノード側の構造に着目し
て、N+バッファ領域12の働きについて第２図および第３
図を参照しつつ説明する。
第２図は第１図に示す開口部11の拡大図である。図にお
いて点線は、オフ状態において開口部11にまで延びてき
た空乏層の最前面を表す。これは等電位面の例えばＥ＝
０の面と等価であると考えられる。N+バッファ領域12の
不純物濃度がN-半導体基板１のそれに比べて十分に高い
ものとすると、N+バッファ領域12における空乏層の延び
はほとんど無いと考えてよいので、第２図では空乏層の
最前面をN-半導体基板１とN+バッファ領域12との界面に
一致させて示してある。一方、開口部11内へは空乏層は
延びて侵入するが、P+アオード領域５とN+バッファ領域
12とがショートされていることにより、P+アノード領域
５と基板１との界面およびN+バッファ領域12と基板１と
の界面は等電位面となっているので、開口部11の側壁か
らの影響により開口部11内における空乏層最前面の形状
は図示のように円弧を描くことになる。記号ＷおよびＤ
はそれぞれ開口部11の幅および深さを表す。またN+バッ
ファ領域12のうちP+アノード領域５上に存在する部分
（斜線部分）を特に領域12aとして示してある。
いて点線は、オフ状態において開口部11にまで延びてき
た空乏層の最前面を表す。これは等電位面の例えばＥ＝
０の面と等価であると考えられる。N+バッファ領域12の
不純物濃度がN-半導体基板１のそれに比べて十分に高い
ものとすると、N+バッファ領域12における空乏層の延び
はほとんど無いと考えてよいので、第２図では空乏層の
最前面をN-半導体基板１とN+バッファ領域12との界面に
一致させて示してある。一方、開口部11内へは空乏層は
延びて侵入するが、P+アオード領域５とN+バッファ領域
12とがショートされていることにより、P+アノード領域
５と基板１との界面およびN+バッファ領域12と基板１と
の界面は等電位面となっているので、開口部11の側壁か
らの影響により開口部11内における空乏層最前面の形状
は図示のように円弧を描くことになる。記号ＷおよびＤ
はそれぞれ開口部11の幅および深さを表す。またN+バッ
ファ領域12のうちP+アノード領域５上に存在する部分
（斜線部分）を特に領域12aとして示してある。
第3A図〜第3D図は、Ｇ−Ｋ間に一定の逆バイアスを印加
した状態で、開口部11の幅Ｗと深さＤの比D/Wを変化さ
せた場合の、開口部11内への空乏層の侵入の形状の変化
を示す図である。D/Wが比較的小さい第3A図の場合、開
口部11内における空乏層の最前面は、開口部11の側壁か
らの影響を受ける円弧部分と、開口部11の底面からの影
響を受ける水平部分とから成っている。この水平部分
は、アノード領域５に最も近い空乏層の最下面であり、
これがアノード領域５に接触すればパンチスルーが生じ
る。D/Wを大きくしていくと、開口部11の側壁からの影
響が強くなり、空乏層の最下部分は第3B図に示すように
点になる。そして、さらにD/Wを大きくすると、第3C図
および第3D図に示すように、空乏層の最下点は上方に移
動し、アノード領域５から遠ざかる。記号d1〜d4は空乏
層の最下面あるいは点からアノード領域５までの距離を
表わし、d1＝d2＜d3≪d4である。
した状態で、開口部11の幅Ｗと深さＤの比D/Wを変化さ
せた場合の、開口部11内への空乏層の侵入の形状の変化
を示す図である。D/Wが比較的小さい第3A図の場合、開
口部11内における空乏層の最前面は、開口部11の側壁か
らの影響を受ける円弧部分と、開口部11の底面からの影
響を受ける水平部分とから成っている。この水平部分
は、アノード領域５に最も近い空乏層の最下面であり、
これがアノード領域５に接触すればパンチスルーが生じ
る。D/Wを大きくしていくと、開口部11の側壁からの影
響が強くなり、空乏層の最下部分は第3B図に示すように
点になる。そして、さらにD/Wを大きくすると、第3C図
および第3D図に示すように、空乏層の最下点は上方に移
動し、アノード領域５から遠ざかる。記号d1〜d4は空乏
層の最下面あるいは点からアノード領域５までの距離を
表わし、d1＝d2＜d3≪d4である。
このように、D/Wを調整することにより、開口部11内へ
の空乏層の侵入の形状および深さを制御することができ
る。第3A図〜第3D図より明らかなように、Ｇ−Ｋ間に一
定の逆バイアスを印加した状態では、D/Wが大きい程、
開口部11内への空乏層の侵入は少くなる。したがってD/
Wが大きい程、高い耐圧を得ることが可能になる。言い
換えれば、所望の耐圧に合せてD/Wを設計すればよい。
またN+バッファ領域12のアノード被覆部12aの不純物濃
度を変化させた場合、この部分12aへの空乏層の侵入形
状が変化することより、開口部11内への空乏層の侵入形
状も変化する。したがってアノード被覆部12aの不純物
濃度分布の調整によっても耐圧を調整することができ
る。
の空乏層の侵入の形状および深さを制御することができ
る。第3A図〜第3D図より明らかなように、Ｇ−Ｋ間に一
定の逆バイアスを印加した状態では、D/Wが大きい程、
開口部11内への空乏層の侵入は少くなる。したがってD/
Wが大きい程、高い耐圧を得ることが可能になる。言い
換えれば、所望の耐圧に合せてD/Wを設計すればよい。
またN+バッファ領域12のアノード被覆部12aの不純物濃
度を変化させた場合、この部分12aへの空乏層の侵入形
状が変化することより、開口部11内への空乏層の侵入形
状も変化する。したがってアノード被覆部12aの不純物
濃度分布の調整によっても耐圧を調整することができ
る。
オン状態からオフ状態に移行するターンオフ過程におい
て、チャネル領域８がピンチオフされた後、空乏化され
ていない領域にとり残されている電子はプラス電位をも
つバッファ領域12に容易に流れ込むことができるので、
これに応じ同領域にとり残されているホールもゲート領
域７およびアノード領域５へと急速に排出される。これ
によりターンオフ時間が改善される。この改善の程度
は、基板１とバッファ領域12との接合面積が大きいほど
顕著である。したがって本実施例に係るSIサイリスタの
構造によれば、第７図に示す従来のSIサイリスタのショ
ートエミッタ構造に比べて、より速いターンオフ時間を
実現することができる。
て、チャネル領域８がピンチオフされた後、空乏化され
ていない領域にとり残されている電子はプラス電位をも
つバッファ領域12に容易に流れ込むことができるので、
これに応じ同領域にとり残されているホールもゲート領
域７およびアノード領域５へと急速に排出される。これ
によりターンオフ時間が改善される。この改善の程度
は、基板１とバッファ領域12との接合面積が大きいほど
顕著である。したがって本実施例に係るSIサイリスタの
構造によれば、第７図に示す従来のSIサイリスタのショ
ートエミッタ構造に比べて、より速いターンオフ時間を
実現することができる。
オン状態において、開口部11ではアノード領域５から基
板１に高い効率でホールが注入されるとともに、バッフ
ァ領域12のアノード被覆部12aを通ってもホール電流が
流れる。したがって本実施例に係るSIサイリスタの構造
によれば、第６図に示す従来のＮバッファ層つきのSIサ
イリスタに比べて低い、かつ第７図に示すショートエミ
ッタ構造とほぼ同等の低いオン抵抗を実現することがで
きる。また、オフ状態からオン状態に移行するターンオ
ン過程においても、開口部11においてアノード領域５か
ら基板１へのホールの注入が速やかに行われるので、タ
ーンオン時間が短縮される。このようにして、高速スイ
ッチングおよび低オン抵抗特性を得ることができる。
板１に高い効率でホールが注入されるとともに、バッフ
ァ領域12のアノード被覆部12aを通ってもホール電流が
流れる。したがって本実施例に係るSIサイリスタの構造
によれば、第６図に示す従来のＮバッファ層つきのSIサ
イリスタに比べて低い、かつ第７図に示すショートエミ
ッタ構造とほぼ同等の低いオン抵抗を実現することがで
きる。また、オフ状態からオン状態に移行するターンオ
ン過程においても、開口部11においてアノード領域５か
ら基板１へのホールの注入が速やかに行われるので、タ
ーンオン時間が短縮される。このようにして、高速スイ
ッチングおよび低オン抵抗特性を得ることができる。
第４図はこの発明によるバイポーラ型半導体スイッチン
グ装置の他の実施例であるIGBTの構造を示す断面図であ
る。図において、N-半導体基板１の一方主面側には低抵
抗のP+ウェル領域13が形成され、その一部領域に第１図
に示すSIサイリスタのカソード領域２に相当する低抵抗
のN+ソース領域14が形成されている。N-半導体基板１と
N+ソース領域14とで挟まれたP+ウェル領域13の表面領域
15は主電流の通路となるチャネル領域として働き、この
チャネル領域15上方にゲート16が配置される。ゲート16
は酸化膜等の絶縁膜17に包まれてN-半導体基板１から絶
縁されている。18はN+ソース領域14を結ぶソース配線で
あり、第１図に示すSIサイリスタのカソード配線３に相
当する。N-半導体基板１の他方主面側の構造は、第１図
に示すSIサイリスタのそれと同様に、この発明に従って
構成されている。すなわちN+バッファ領域12は開口部11
を有し、この開口部11において第１図に示すSIサイリス
タのP+アノード領域５に相当するP+ドレイン領域19がN-
半導体基板１と接している。N+バッファ領域12およびP+
ドレイン領域19は、第１図に示すSIサイリスタのアノー
ド配線６に相当するドレイン配線20によりショートされ
ている。
グ装置の他の実施例であるIGBTの構造を示す断面図であ
る。図において、N-半導体基板１の一方主面側には低抵
抗のP+ウェル領域13が形成され、その一部領域に第１図
に示すSIサイリスタのカソード領域２に相当する低抵抗
のN+ソース領域14が形成されている。N-半導体基板１と
N+ソース領域14とで挟まれたP+ウェル領域13の表面領域
15は主電流の通路となるチャネル領域として働き、この
チャネル領域15上方にゲート16が配置される。ゲート16
は酸化膜等の絶縁膜17に包まれてN-半導体基板１から絶
縁されている。18はN+ソース領域14を結ぶソース配線で
あり、第１図に示すSIサイリスタのカソード配線３に相
当する。N-半導体基板１の他方主面側の構造は、第１図
に示すSIサイリスタのそれと同様に、この発明に従って
構成されている。すなわちN+バッファ領域12は開口部11
を有し、この開口部11において第１図に示すSIサイリス
タのP+アノード領域５に相当するP+ドレイン領域19がN-
半導体基板１と接している。N+バッファ領域12およびP+
ドレイン領域19は、第１図に示すSIサイリスタのアノー
ド配線６に相当するドレイン配線20によりショートされ
ている。
IGBTのオン・オフ動作は、周知のように、ゲート16に印
加されるバイアスによって制御される。すなわち、ゲー
ト16に正バイアスを印加することによりチャネル領域15
に反転層が形成されてオン状態となり、零バイアスを印
加することにより反転層が消滅してオフ状態となる。ゲ
ート16はMOS型の絶縁ゲートであるため、ターンオフ時
においてゲート16のバイアスを零とした後、N-半導体基
板１中に残ったキャリアをゲート16から引き出すことが
できない。従来のIGBTでは、ターンオフ時間を速めるた
め、第７図に示すSIサイリスタと類似のショートドレイ
ン構造を採用したものもあるが、前述したように高耐圧
特性との両立が困難であるという問題がある。一方、高
耐圧化に主眼をおいて、第６図に示すSIサイリスタと類
似のＮバッファ層つきの構造を採用したものもあるが、
この場合は前述したように良好な高速スイッチング特性
が得られない。第４図に示すこの発明によるIGBTでは、
そのような問題はなく、第１図に示すこの発明によるSI
サイリスタと同様に、高耐圧特性と高速スイッチングお
よび低オン抵抗特性とが容易に両立できる。
加されるバイアスによって制御される。すなわち、ゲー
ト16に正バイアスを印加することによりチャネル領域15
に反転層が形成されてオン状態となり、零バイアスを印
加することにより反転層が消滅してオフ状態となる。ゲ
ート16はMOS型の絶縁ゲートであるため、ターンオフ時
においてゲート16のバイアスを零とした後、N-半導体基
板１中に残ったキャリアをゲート16から引き出すことが
できない。従来のIGBTでは、ターンオフ時間を速めるた
め、第７図に示すSIサイリスタと類似のショートドレイ
ン構造を採用したものもあるが、前述したように高耐圧
特性との両立が困難であるという問題がある。一方、高
耐圧化に主眼をおいて、第６図に示すSIサイリスタと類
似のＮバッファ層つきの構造を採用したものもあるが、
この場合は前述したように良好な高速スイッチング特性
が得られない。第４図に示すこの発明によるIGBTでは、
そのような問題はなく、第１図に示すこの発明によるSI
サイリスタと同様に、高耐圧特性と高速スイッチングお
よび低オン抵抗特性とが容易に両立できる。
第５図はこの発明によるバイポーラ型半導体スイッチン
グ装置のさらに他の実施例であるGTOの構造を示す断面
図である。このGTOは、N+カソード領域２がP+ゲート領
域７で囲まれている点を除いて、第１図に示すSIサイリ
スタと同様の構造を有している。主電流はP+ゲート領域
７を通り抜けて流れる。この実施例においても、高耐圧
特性と高速スイッチングおよび低オン抵抗特性とが容易
に両立できる。
グ装置のさらに他の実施例であるGTOの構造を示す断面
図である。このGTOは、N+カソード領域２がP+ゲート領
域７で囲まれている点を除いて、第１図に示すSIサイリ
スタと同様の構造を有している。主電流はP+ゲート領域
７を通り抜けて流れる。この実施例においても、高耐圧
特性と高速スイッチングおよび低オン抵抗特性とが容易
に両立できる。
なお上記実施例では、SIサイリスタ,IGBTおよびGTOにつ
い説明したが、この発明はバイポーラ型半導体スイッチ
ング装置全般に適用することができる。
い説明したが、この発明はバイポーラ型半導体スイッチ
ング装置全般に適用することができる。
以上説明したように、この発明によれば、第１の導電型
のバッファ領域の開口部において第２の導電型の第２主
電極領域が第１の導電型の半導体基板と接し、かつバッ
ファ領域と第２主電極領域とが電気的に接続され、しか
もバッファ領域が開口部の周囲に被覆部を有してこの被
覆部で第２主電極領域の上面を開口部を除いて覆う構造
としたので、高耐圧特性と高速スイッチングおよび低オ
ン抵抗特性とが容易に両立し、これらの間でいわゆるト
レードオフがとり易いバイポーラ型半導体スイッチング
装置を得ることができるという効果がある。
のバッファ領域の開口部において第２の導電型の第２主
電極領域が第１の導電型の半導体基板と接し、かつバッ
ファ領域と第２主電極領域とが電気的に接続され、しか
もバッファ領域が開口部の周囲に被覆部を有してこの被
覆部で第２主電極領域の上面を開口部を除いて覆う構造
としたので、高耐圧特性と高速スイッチングおよび低オ
ン抵抗特性とが容易に両立し、これらの間でいわゆるト
レードオフがとり易いバイポーラ型半導体スイッチング
装置を得ることができるという効果がある。
第１図はこの発明によるバイポーラ型半導体スイッチン
グ装置の一実施例であるSIサイリスタの構造を示す断面
図、第２図はバッファ領域の開口部の拡大図、第3A図〜
第3D図は開口部の幅と深さの比を変化させた場合の開口
部内への空乏層の侵入の形状の変化を示す図、第４図は
この発明によるバイポーラ型半導体スイッチング装置の
他の実施例であるIGBTの構造を示す断面図、第５図はこ
の発明によるバイポーラ型半導体スイッチング装置のさ
らに他の実施例であるGTOの構造を示す断面図、第６図
および第７図は従来のSIサイリスタの構造を示す断面図
である。 図において、１は半導体基板、２はカソード領域、５は
アノード領域、６はアノード配線、７はゲート領域、11
は開口部、12はバッファ領域、19はドレイン領域、20は
ドレイン配線である。 なお、各図中同一符号は同一または相当部分を示す。
グ装置の一実施例であるSIサイリスタの構造を示す断面
図、第２図はバッファ領域の開口部の拡大図、第3A図〜
第3D図は開口部の幅と深さの比を変化させた場合の開口
部内への空乏層の侵入の形状の変化を示す図、第４図は
この発明によるバイポーラ型半導体スイッチング装置の
他の実施例であるIGBTの構造を示す断面図、第５図はこ
の発明によるバイポーラ型半導体スイッチング装置のさ
らに他の実施例であるGTOの構造を示す断面図、第６図
および第７図は従来のSIサイリスタの構造を示す断面図
である。 図において、１は半導体基板、２はカソード領域、５は
アノード領域、６はアノード配線、７はゲート領域、11
は開口部、12はバッファ領域、19はドレイン領域、20は
ドレイン配線である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】第１の導電形の半導体基板と、 前記半導体基板の一方主面側に形成された第１の導電形
の第１主電極領域と、 前記半導体基板の他方主面側に形成され、所定の幅およ
び深さの開口部を有する、比較的高い不純物濃度の第１
の導電形のバッファ領域と、 前記開口部において前記半導体基板と接する第２の導電
形の第２主電極領域とを備え、 前記バッファ領域は前記開口部の周囲において前記第２
主電極領域の上面を被覆する被覆物を有し、当該被覆部
によって前記開口部の幅および深さが規定され、 前記バッファ領域および前記第２主電極領域を電気的に
接続する接続領域と、 前記第１および第２主電極領域の間の主電流を制御する
制御領域とをさらに備えるバイポーラ型半導体スイッチ
ング装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045115A JPH07109882B2 (ja) | 1988-02-26 | 1988-02-26 | バイポーラ型半導体スイッチング装置 |
| KR1019890001992A KR920003704B1 (ko) | 1988-02-26 | 1989-02-20 | 바이폴라 반도체 스윗칭장치와 그의 제조방법 |
| DE3905434A DE3905434C2 (de) | 1988-02-26 | 1989-02-22 | Bipolare Halbleiterschalteinrichtung und Verfahren zu ihrer Herstellung |
| US07/445,163 US5086330A (en) | 1988-02-26 | 1989-12-06 | Bipolar semiconductor switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045115A JPH07109882B2 (ja) | 1988-02-26 | 1988-02-26 | バイポーラ型半導体スイッチング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01218067A JPH01218067A (ja) | 1989-08-31 |
| JPH07109882B2 true JPH07109882B2 (ja) | 1995-11-22 |
Family
ID=12710266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63045115A Expired - Fee Related JPH07109882B2 (ja) | 1988-02-26 | 1988-02-26 | バイポーラ型半導体スイッチング装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5086330A (ja) |
| JP (1) | JPH07109882B2 (ja) |
| KR (1) | KR920003704B1 (ja) |
| DE (1) | DE3905434C2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3939324A1 (de) * | 1989-11-28 | 1991-05-29 | Eupec Gmbh & Co Kg | Leistungs-halbleiterbauelement mit emitterkurzschluessen |
| JPH03236280A (ja) * | 1990-02-14 | 1991-10-22 | Hitachi Ltd | 半導体装置 |
| US5291050A (en) * | 1990-10-31 | 1994-03-01 | Fuji Electric Co., Ltd. | MOS device having reduced gate-to-drain capacitance |
| JP2509127B2 (ja) * | 1992-03-04 | 1996-06-19 | 財団法人半導体研究振興会 | 静電誘導デバイス |
| JPH0793426B2 (ja) * | 1992-04-07 | 1995-10-09 | 東洋電機製造株式会社 | 静電誘導バッファ構造を有する半導体素子 |
| DE4236557C2 (de) * | 1992-10-29 | 2002-08-01 | Semikron Elektronik Gmbh | Leistungs- Halbleiterbauelement |
| JP2801127B2 (ja) * | 1993-07-28 | 1998-09-21 | 日本碍子株式会社 | 半導体装置およびその製造方法 |
| US5648665A (en) * | 1994-04-28 | 1997-07-15 | Ngk Insulators, Ltd. | Semiconductor device having a plurality of cavity defined gating regions and a fabrication method therefor |
| DE19648041B4 (de) * | 1996-11-20 | 2010-07-15 | Robert Bosch Gmbh | Integriertes vertikales Halbleiterbauelement |
| GB2327295A (en) * | 1997-07-11 | 1999-01-20 | Plessey Semiconductors Ltd | MOS controllable power semiconductor device |
| US7485920B2 (en) * | 2000-06-14 | 2009-02-03 | International Rectifier Corporation | Process to create buried heavy metal at selected depth |
| JP4122775B2 (ja) * | 2002-01-11 | 2008-07-23 | 住友電気工業株式会社 | 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 |
| US7262467B2 (en) * | 2003-09-10 | 2007-08-28 | Ixys Corporation | Over charge protection device |
| KR20110094066A (ko) * | 2008-12-15 | 2011-08-19 | 에이비비 테크놀로지 아게 | 바이폴러 펀치-스루 반도체 디바이스 및 이러한 반도체 디바이스를 제조하는 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111790A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Semiconductor switchgear |
| JPS5933272B2 (ja) * | 1978-06-19 | 1984-08-14 | 株式会社日立製作所 | 半導体装置 |
| JPS5595363A (en) * | 1979-01-11 | 1980-07-19 | Nec Corp | Thyristor |
| DE3145610A1 (de) * | 1981-11-17 | 1983-05-26 | Siemens AG, 1000 Berlin und 8000 München | "verfahren zum herstellen von kontaktauflageflaechen" |
| JPS5940303A (ja) * | 1982-08-31 | 1984-03-06 | Sony Corp | 磁性体着磁用磁気ヘツド装置 |
| JPS6144463A (ja) * | 1984-08-08 | 1986-03-04 | Toyo Electric Mfg Co Ltd | サイリスタのエミツタ短絡構造 |
| DE3628857A1 (de) * | 1985-08-27 | 1987-03-12 | Mitsubishi Electric Corp | Halbleitereinrichtung |
| JPS62219668A (ja) * | 1986-03-20 | 1987-09-26 | Fujitsu Ltd | 縦型ｍｏｓ電界効果トランジスタ |
| JPS631757A (ja) * | 1986-06-19 | 1988-01-06 | Kubota Ltd | エンジンの燃料噴射装置駆動構造 |
-
1988
- 1988-02-26 JP JP63045115A patent/JPH07109882B2/ja not_active Expired - Fee Related
-
1989
- 1989-02-20 KR KR1019890001992A patent/KR920003704B1/ko not_active Expired
- 1989-02-22 DE DE3905434A patent/DE3905434C2/de not_active Expired - Fee Related
- 1989-12-06 US US07/445,163 patent/US5086330A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3905434C2 (de) | 1995-06-29 |
| KR890013784A (ko) | 1989-09-26 |
| US5086330A (en) | 1992-02-04 |
| KR920003704B1 (ko) | 1992-05-09 |
| DE3905434A1 (de) | 1989-08-31 |
| JPH01218067A (ja) | 1989-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |