JPH07112061B2

JPH07112061B2 - ゲ−トタ−ンオフサイリスタ

Info

Publication number: JPH07112061B2
Application number: JP61053103A
Authority: JP
Inventors: 孝四戸; 克彦滝上; 弘通大橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-03-11
Filing date: 1986-03-11
Publication date: 1995-11-29
Anticipated expiration: 2010-11-29
Also published as: JPS62210676A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、MISトランジスタによりターンオフをするゲ
ートターンオフサイリスタに関する。

（従来の技術）ゲートターンオフサイリスタ（以下、GTO）は通常、ゲ
ート電極に負のバイアスを印加してアノード電流の一部
をゲート電流として外部に排出することにより、自己タ
ーンオフするように構成されている。しかしこの動作
は、電流制御型であるため、かなり大きいゲート電力を
必要とする。これに対し、ゲート・カソード間を短絡す
るMISトランジスタを設け、このMISトランジスタにより
ゲート電流を外部に排出するようにしたGTO（以下、MIS
−GTO）は、動作が電圧制御型であるため、小さいゲー
ト電力で自己ターンオフすることができる。このMIS−G
TOには、MISトランジスタをｎチャネル型とするものと
ｐチャネル型とするものがある。

第７図はｎチャネルMISトランジスタを用いたMIS−GTO
の素子断面図である（特公昭59−47469号公報参照）。
図において、１はｎ型の第２エミッタ層、２はｐ型の第
２ベース層、３はｎ型の第１ベース層、４はｐ型の第１
エミッタ層である。第２エミッタ層１にはカソード電極
５が、第１エミッタ層４にはアノード電極６がそれぞれ
オーミックに取付けられている。このGTOに端子Ｓを通
して点弧電圧を供給するために、電極７が設けられてい
る。この電極７を第２ベース層２にオーミック接触させ
るため、電極７の下にはp⁺型層８が形成されている。ま
た電極７のカソード領域に面した部分の下にはn⁺型層９
が形成されている。このn⁺型層９をドレイン領域、第２
エミッタ層１をソース領域とし、この間の第２ベース層
表面にゲート絶縁膜10を介してゲート電極11を形成して
MISトランジスタが構成されている。このMISトランジス
タはｎチャネル型である。13はSiO₂膜である。

このMIS−GTOのゲートターンオフは次のようにして行わ
れる。いま、GTOが導通状態にある時、ゲート端子ＧにM
ISトランジスタのしきい値電圧より高い正電圧を印加す
ると、MISトランジスタが導通する。このとき、アノー
ド電流の一部は図に矢印と破線ａで示すような経路を通
って流れ、カソード電極５から外部に排出される。アノ
ード電流の通常の経路即ち、第２ベース層２からエミッ
タ接合を通って第２エミッタ層１に流れる経路では、約
0.8Vの電圧降下が生じるので、経路ａの抵抗が十分に小
さくその電圧降下が小さい場合には、アノード電流の大
部分が経路ａを通ってカソード電極５に流れ込む。この
結果、カソード電極５から注入される電子の量が減少
し、GTOは導通状態を保てなくなり、非導通状態へ移行
する。

第８図は、ｐチャネルMISトランジスタを用いたMIS−GT
Oの素子断面図である（特公昭60−9668号公報参照）。
主要部の構成は第７図と同様であり、従って第７図と対
応する部分には第７図と同一符号を付してある。この構
造は、第２エミッタ層１内にp⁺型層12を設け、このp⁺型
層12と第２ベース層２に挟まれた第２エミッタ層１表面
部をチャネル領域とし、この上にゲート絶縁膜10を介し
てゲート電極11を形成して、ｐチャネル型MISトランジ
スタが構成されている。

このMIS−GTOのターンオフ動作も原理的に第７図のもの
と同様である。ゲート端子ＧにMISトランジスタのしき
い値電圧以上の負電圧を印加すると、破線で示す電流経
路ｂを通ってアノード電流の一部がカソード電極５から
排出され、これにより導通状態のGTOをターンオフする
ことができる。

これらのMIS−GTOがターンオフできる最大アノード電流
（ピークターンオフ電流）I_TGQMは、破線で示す電流経
路a,bのバイパス抵抗R_sで決まり、 I_TGQM＝G_OFF・V_NP／R_S …（１）で表わされる。ここで、V_NPは第２ベース層２と第２エ
ミッタ層１とから形成されるエミッタ接合の導通状態で
の電圧降下を表わし、その値は約0.8Vである。また、G
_OFFはゲートターンオフした時のゲート電流に対するア
ノード電流の比を表わし、ターンオフゲインと呼ばれ
る。バイパス経路の抵抗R_Sは更に３つの要素からなり、
次式で表わされる。

R_S＝R_ON＋R_L＋R_V …（２）ここで、R_ONはMISトランジスタのオン抵抗、R_LおよびR_V
はそれぞれ第２エミッタ層下のベース層の横方向および
縦方向抵抗である。これらの抵抗をできるだけ小さくす
ることが、ピークターンオフ電流を大きくする上で重要
である。そのためには先ず、R_ONを小さくするために、
（ａ）MISトランジスタのチャネル長をできるだけ小さ
く、且つチャネル幅をできるだけ大きくすることが望ま
しい。また、R_L，R_Vを小さくするためには、（ｂ）微細
化してバイパス経路の全長を減少させること、（ｃ）第
２ベース層２の不純物濃度を高くすること、が望まし
い。これらの手段のうち、（ａ）および（ｂ）は最近の
発達した微細加工技術により容易に達成することができ
る。しかし、MISトランジスタをＥタイプとして適正な
しきい値電圧を実現するためには、チャネル領域の不純
物濃度を約10¹⁷／cm³より低くすることが必要であり、
（ｃ）の手段を用いるには自ずから限界があった。従っ
て従来は専ら個々の第２エミッタ層１の寸法を小さくし
て、R_Lを低減するほかなかった。このため、単位MIS−G
TO内での実効的なGTO部の面積が小さくなり、オン電圧
が大きくなり、サージ電流耐量が小さくなる、という問
題が生じていた。

（発明が解決しようとする問題点）以上のように従来のMIS−GTOでは、第２ベース層または
第２エミッタ層の表面部をそのままチャネル領域として
MISトランジスタを構成していたために、ピークターン
オフ電流を大きくしようとすると、オン電圧が大きく、
またサージ電流耐量が小さくなる、という問題があっ
た。

本発明は、この様な問題を解決したMIS−GTOを提供する
ことを目的とする。

［発明の構成］（問題点を解決するための手段）上記目的を達成するために、本発明に係るゲートターン
オフサイリスタは、第１導電型の第１エミッタ層，第２
導電型の第１ベース層，第１導電型の第２ベース層がこ
の順に積層形成され、第２ベース層表面に選択的に第２
導電型の第２エミッタ層が形成されたpnpn構造と、前記
第１および第２のエミッタ層にそれぞれ接触するオーミ
ック電極と、前記第２ベース層と第２エミッタ層間を短
絡するためのMISトランジスタとを有するゲートターン
オフサイリスタにおいて、前記MISトランジスタのチャ
ネル領域を前記第２ベース層または第２エミッタ層と異
なる前記第２ベース層よりも不純物濃度が低い低不純物
濃度層により構成し、前記第２エミッタ層は前記低不純
物濃度層を貫通して形成されて前記第２ベース層との間
でエミッタ接合を構成し、前記MISトランジスタのソー
ス、ドレイン領域の一方は前記低不純物濃度層を貫通し
て設けられた低抵抗層を介して前記第２ベース層に接続
されたことを特徴とする。

（作用）この発明の構成によれば、MISトランジスタのチャネル
領域と第２ベース層或いは第２エミッタ層の各主要部と
は別個の不純物濃度層としているから、それぞれの不純
物濃度を素子に最も適した値に設定することができる。
即ちターンオフ用のMISトランジスタのしきい値電圧は
他の制約を受けることなく、適切な値に設定することが
できる。逆に、第２ベース層や第２エミッタ層はMISト
ランジスタのしきい値からくる制限を受けることなく、
オン電圧が極端に大きくならない範囲で濃度を十分に高
くすることができる。具体的には例えば、第２ベース層
の不純物濃度を従来より約１桁高くすることができ、こ
れにより、ターンオフ時の電流経路のベース層抵抗を十
分に小さくすることができ、従ってピークターンオフ電
流を固定して第２エミッタ層の面積を大きくすることが
できる。また、本発明では第２エミッタ層が低不純物濃
度層を貫通して第２ベース層とエミッタ接合を形成して
いる。これにより次のような効果が得られる。第１にエ
ミッタ注入効率の低下が防止される。第２に実質的な第
２ベース層内にエピタキシャル成長界面や直接接着界面
等のキャリア寿命の小さい領域を含むことが避けられ、
第２ベース層内のキャリア輸送効率の低下が防止され
る。さらに、本発明ではMISトランジスタのソース，ド
レイン領域の一方は低不純物濃度層を貫通して設けられ
た低抵抗層を介して第２ベース層に接続されているた
め、低不純物濃度層を設けているにも拘らず、バイパス
電流経路の抵抗R_Sのうち縦方向抵抗R_Vを小さく保つこと
ができる。

（実施例）以下本発明の実施例を説明する。

第１図は第１の実施例のMIS−GTOの断面図である。従来
例として示した第７図と対応する部分は同じ符号を付し
て詳細な説明は省く。この実施例では、第２ベース層２
上全面にこれと同じｐ型の低不純物濃度層即ちp^-型層14
が形成され、第２エミッタ層１はこのp^-型層14を貫通し
て第２ベース層２との間でエミッタ接合を形成してい
る。p^-型層14はエピタキシャル成長法、または半導体直
接接着法或いはカウンタードーピング法により形成され
る。そしてp^-型層表面部にソース，ドレイン領域となる
n⁺型層9₁，9₂が形成され、この間のp^-型層14表面をチャ
ネル領域として、この上にゲート絶縁膜10を介してゲー
ト電極11を形成して、ｎチャネルMISトランジスタが構
成されている。MISトランジスタのソース領域であるn⁺
型層9₁はn⁺型の第２エミッタ層１と一部重なるように形
成されてカソード電極５とオーミック接触している。ま
たドレイン領域となるn⁺型層9₂と重なるようにp^-型層14
を貫通するp⁺型層16が形成され、電極７はこれらn⁺型層
9₂およびp⁺型層16にオーミック接触させている。これに
より、MISトランジスタのドレインは第２ベース層２に
低抵抗に接続される。

このように構成されたMIS−GTOのターンオフおよびター
ンオフ動作は従来と変わらない。即ち、第２ベース層２
と第２エミッタ層１間に順方向バイアスを与えることに
より、ターンオフさせることができる。ターンオフはゲ
ート電極11に所定の正電圧を印加してMISトランジスタ
をオンにすることにより行われる。

この実施例によれば、GTOの第２ベース層２とMISトラン
ジスタが形成されるp^-型層14が独立した層として形成さ
れており、それぞれの不純物濃度をそれぞれの素子に適
した最適値に設定することができる。即ち、p^-型層14の
濃度は、MISトランジスタの望ましいしきい値電圧が得
られるように設定すればよく、従来のように第２ベース
層２の濃度を高くしたことにより、高いしきい値電圧で
我慢しなければならない、ということがない。第２ベー
ス層２の濃度は逆に、MISトランジスタのしきい値電圧
により制約されることなく、十分に高い濃度に設定する
ことができる。この結果、例えば第２ベース層２の横方
向抵抗R_Lを従来の約1/3程度にすることが可能である。
そうすると、ピークターンオフ電流I_TGQMを固定して単
純に比較して、第２エミッタ層１の幅を従来の約３倍に
することが可能である。但し実際には、素子全体の面積
は決まっているので、第２エミッタ層幅の拡大は、ピー
クターンオフ電流I_TGQMが大きくなる分だけ単位GTOの個
数を減らし、余った面積を各単位GTOに振分ける方法で
行われる。例えばストライプパターンの場合で見積もる
と、従来の単位GTO中のGTO部が占める面積を50％とする
と、R_L／R_S＝0.5のときエミッタ幅は２倍になり、R_L／R
_S＝0.1のときには1.14倍になる。この分だけGTOの実質
面積が増えるので、従来より小さいオン電圧および大き
いサージ電流耐量が得られることになる。

またこの実施例ではp^-型層14はｐ型の第２ベース層２上
の全面に形成されており、これにより次のような効果が
得られる。第１に、第２エミッタ層１側壁の高濃度の部
分がp^-型層14に接しているのでこの部分からも高い注入
効率で電子が注入される。第２に、第２ベース層２を埋
込むことにより、薄いベース層で低抵抗が実現でき、キ
ャリア輸送効率が高まる。第３に、第２ベース層２の表
面近傍の平坦な不純物分布を持つ部分でエミッタ接合を
構成するので、第２エミッタ層１の拡散に面内分布があ
ったとしても均一なエミッタ接合を作ることができる。
以上により、GTOのnpnトランジスタ部の電流増幅率が面
内で均一に、しかも大きい値に保たれる。

p^-型層14は前述のようにエピタキシャル法、半導体直接
接着法、カウンタドーピング法等いずれの方法により形
成してもよいが、特に後者２つの方法では特有の効果が
得られる。半導体直接接着技術は既に公知であって、鏡
面研磨された半導体表面を親水性に保ち、清浄雰囲気中
で研磨面同士を密着させて接合し加熱処理することによ
り２枚の半導体基板を接着する技術である。この技術を
適用すると例えば、p^-型層14を（100）基板とし、第２
ベース層２側を（111）基板とすることにより、二つの
素子特性をそれぞれ最適条件で引出すことができる。ま
たカウンタードーピング法を用いると、p^-型層14を選択
的に形成することが可能である。これにより、ガードリ
ング法等通常プレーナ素子で用いられる接合終端技術を
使って耐圧を出すことができる。

また第１図の実施例では第２エミッタ層１はp^-型層14を
貫通して第２ベース層２に達するように形成されて第２
ベース層２との間でエミッタ接合を形成している。これ
により次のような二つの効果が得られる。第１にエミッ
タ注入効率の低下が防止される。第２に、実効的な第２
ベース層内にエピタキシャル成長界面や直接接着界面等
キャリア寿命の小さい領域を含むことが避けられ、第２
ベース層内のキャリア輸送効率の低下が防止される。以
上により、GTOのnpnトランジスタ部の電流増幅率が大き
く保たれ、より低いオン電圧を得ることができる。

更に第１図の実施例ではp⁺型層16がp^-型層14を貫通して
第２ベース層２に達する深さに形成されているため、比
較的高抵抗のp^-型層14を設けているにも拘らず、前述し
たバイパス電流経路の抵抗R_Sのうち縦方向抵抗R_Vを小さ
く保つことができる。

第２図は第２の実施例のMIS−GTOの断面図である。この
実施例ではターンオフ用MISトランジスタとしてｐチャ
ネルを用いている。即ち先の実施例と同様に第２ベース
層２上の全面にp^-型層14を形成しているが、これを第１
の低不純物濃度層として更にその表面部に第２の低不純
物濃度層であるn^-型層17を選択的に形成している。そし
てこのn^-型層17表面部をチャネル領域としてこの上にゲ
ート絶縁膜10を介してゲート電極11を形成している。p⁺
型層12₁，12₂はそれぞれMISトランジスタのソース，ド
レイン領域である。GTOの第２エミッタ層１はソース領
域であるp⁺型層12₁と一部重なり、且つn^-型層17とp^-型
層14を貫いて第２ベース層２に達する深さに形成され
て、第２ベース層２との間でエミッタ接合が形成されて
いる。カソード電極５は第２エミッタ層１と同時にp⁺型
層12₁にもオーミック接触させている。ドレイン領域と
なるp⁺型層12₂はこれと重なるp⁺型層16が第２ベース層
２に達する深さに形成されて、第２ベース層２に低抵抗
に接続されている。

第２図ではターンオフ用ゲート部を省略したが、例えば
光トリガ方式としてもよいし、また第１図の実施例と同
様にp⁺型層16にオーミック接触するターンオン用ゲート
電極を設けることもできる。そしてこの実施例の場合、
ターンオフ動作は、ゲート電極11に所定の負電圧を印加
してMISトランジスタを導通させることにより行われ
る。

この実施例によっても、第２ベース層と別の低不純物濃
度層を形成してこれを用いてMISトランジスタを形成し
ており、従って先の実施例と同様の効果が得られる。

第３図は第３の実施例のMIS−GTOの断面図である。この
実施例では第２ベース層２上に形成する低不純物濃度層
として、第２ベース層２とは逆導電型のn^-型層15を用い
ている。そしてこのn^-型層15表面部にソース，ドレイン
領域となるp⁺型層12₁，12₂を設け、この間にゲート絶縁
膜10を介してゲート電極11を設けてｐチャネルMISトラ
ンジスタを構成している。n⁺型の第２エミッタ層１はn^-
型層15を貫通して第２ベース層２との間でエミッタ接合
を形成するようにしていること、カソード電極５はこの
第２エミッタ層１と同時にMISトランジスタのソース領
域であるp⁺型層12₁にオーミック接触させていること、
ドレイン領域となるp⁺型層12₂はn^-型層15を貫通する低
抵抗層であるp⁺型層16により第２ベース層２に接続して
いること、等は先の各実施例と同様である。

この実施例によっても先の各実施例と同様の効果が得ら
れる。

第４図は第４の実施例のMIS−GTOの断面図である。この
実施例では第３図の実施例と同様に第２ベース層２上に
形成される低不純物濃度層はn^-型層15である。但し、第
３図の実施例と異なり、MISトランジスタはｎチャネル
としている。即ち、n^-型層15を第１の低不純物濃度層と
し、その表面に第２の低不純物濃度層としてp^-型層18を
選択的に設け、このp^-型層18表面をチャネル領域として
MISトランジスタを形成している。9₁，9₂はソース，ド
レイン領域となるn⁺型層であり、これらに挟まれた領域
のp^-型層18表面にゲート絶縁膜10を介してゲート電極11
を形成している。第２エミッタ層１はn^-型層15を貫通し
て第２ベース層２との間でエミッタ接合を形成し、カソ
ード電極５は第２エミッタ層１と同時にソース領域であ
るn⁺型層9₁にオーミック接触させること、ドレイン領域
であるn⁺型層9₂はn^-型層15を貫通するp⁺型層16を形成
し、このp⁺型層16とn⁺型層9₂に同時にオーミック接触す
る電極７を設けて低抵抗で第２ベース層２に接続してい
ること、等は先の実施例と同様である。

以上では、素子の要部構造のみを説明し、耐圧向上の手
段については省略したので、以下に本発明での接合終端
技術について説明する。第２ベース層上に低不純物濃度
層を形成する方法として、カウンタードーピング法を用
いた場合には、選択的に低不純物濃度層を形成すること
ができるので、通常のプレーナ素子で用いられているガ
ードリングなどの接合終端技術をそのまま用いることが
できる。低不純物濃度層形成にエピタキシャル成長法或
いは半導体直接接着法を適用した場合は、選択的に低不
純物濃度層を形成することができないので、特別な配慮
を必要とする。

第５図は、第２ベース層２上の全面に低不純物濃度層と
してp^-型層14或いはn^-型層15を形成した後、大型の個別
半導体素子で用いられているベベリング技術により溝を
形成した例である。

第６図は、第２ベース層２を選択拡散法により形成し、
この上に低不純物濃度層としてp^-型層14或いはn^-型層15
を形成した後、この低不純物濃度層を選択的にエッチン
グ除去して第１ベース層３を露出させて、ガードリング
法を適用した例である。

本発明は上記した実施例に限られるものではない。例え
ば各実施例では、ターンオフ時の電流バイパス経路の抵
抗成分R_Sを小さくするために低抵抗層としてp⁺型層16を
設けている。これは、本発明において第２ベース層２上
に高抵抗層であるp^-型層14或いはn^-型層15を設けている
ために重要な意味を持つが、p^-型層14或いはn^-型層15を
形成する前に、第２ベース層２表面に後に形成されるp⁺
型層16と第２エミッタ層１間の横方向抵抗を小さくする
ようにp⁺型層を選択的に形成することは、抵抗R_Sをより
小さくする上で有用である。またp⁺型層16に代わる低抵
抗層として、この部分にエッチングにより溝を形成し、
第２ベース層２とオーミック接触する金属電極を設けて
もよい。また上記実施例では、平面パターンについては
特に言及しなかったが、単位GTOを構成する第２エミッ
タ層パターンはストライプ状でもよいし、または円形等
の島状に分散配置されるものでも構わない。更に上記実
施例では第１導電型としてｐ型、第２導電型としてｎ型
を用いたが、これらを全て逆にした相補型の素子に対し
ても同様に本発明を適用できることは明らかである。

［発明の効果］以上述べたように本発明によれば、第２ベース層とター
ンオフ用のMISトランジスタのチャネル領域を別個の不
純物濃度層とすることによって、MISトランジスタのし
きい値電圧を最適値に設定し、しかもオン電圧を小さ
く、サージ電流耐量を大きく保ったMIS−GTOを実現する
ことができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のMIS−GTOを示す断面
図、第２図は第２の実施例のMIS−GTOを示す断面図、第
３図は第３の実施例のMIS−GTOを示す断面図、第４図は
第４の実施例のMIS−GTOを示す断面図、第５図および第
６図は本発明に適用する接合終端技術の例を示す断面
図、第７図および第８図は従来のMIS−GTOを示す断面図
である。１…ｎ型第１エミッタ層、２…ｐ型第２ベース層、３…
ｎ型第１ベース層、４…ｐ型第１エミッタ層、５…カソ
ード電極、６…アノード電極、７…ターンオフ用電極、
9₁，9₂…n⁺型層（ソース，ドレイン領域）、10…ゲート
絶縁膜、11…ゲート電極、12₁，12₂…p⁺型層（ソース，
ドレイン領域）、13…SiO₂膜、14…p^-型層（低不純物濃
度層）、15…n^-型層（低不純物濃度層）、16…p⁺型層
（低抵抗層）、17…n^-型層（低不純物濃度層）、18…p^-
型層（低不純物濃度層）。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭58−173（ＪＰ，Ａ) 特開昭60−115263（ＪＰ，Ａ) 特開昭60−214566（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】第１導電型の第１エミッタ層，第２導電型
の第１ベース層，第１導電型の第２ベース層がこの順に
積層形成され、第２ベース層表面に選択的に第２導電型
の第２エミッタ層が形成されたpnpn構造と、前記第１お
よび第２のエミッタ層にそれぞれ接触するオーミック電
極と、前記第２ベース層と第２エミッタ層間を短絡する
ためのMISトランジスタとを有するゲートターンオフサ
イリスタにおいて、前記MISトランジスタのチャネル領
域を前記第２ベース層または第２エミッタ層と異なる前
記第２ベース層よりも不純物濃度が低い低不純物濃度層
により構成し、前記第２エミッタ層は前記低不純物濃度
層を貫通して形成されて前記第２ベース層との間でエミ
ッタ接合を構成し、前記MISトランジスタのソース、ド
レイン領域の一方は前記低不純物濃度層を貫通して設け
られた低抵抗層を介して前記第２ベース層に接続された
ことを特徴とするゲートターンオフサイリスタ。
【請求項２】前記低不純物濃度層は前記第２ベース層表
面全面に形成された第１導電型の低不純物濃度層であ
り、前記MISトランジスタは前記低不純物濃度層の表面
部をチャネル領域として形成された第２導電チャネル型
である特許請求の範囲第１項記載のゲートターンオフサ
イリスタ。
【請求項３】前記低不純物濃度層は前記第２ベース層表
面全面に形成された第１導電型の第１の低不純物濃度層
であり、この第１の低不純物濃度層表面部に選択的に第
２導電型の第２の低不純物濃度層が形成され、前記第２
エミッタ層はこれら第1,第２の低不純物濃度層を貫通し
て形成されて前記第２ベース層との間で前記エミッタ接
合を構成し、前記MISトランジスタは前記第２の低不純
物濃度層の表面部をチャネル領域として形成された第１
導電チャネル型である特許請求の範囲第１項記載のゲー
トターンオフサイリスタ。
【請求項４】前記低不純物濃度層は前記第２ベース層表
面全面に形成された第２導電型の低不純物濃度層であ
り、前記MISトランジスタは前記低不純物濃度層の表面
部をチャネル領域として形成された第１導電チャネル型
である特許請求の範囲第１項記載のゲートターンオフサ
イリスタ。
【請求項５】前記低不純物濃度層は前記第２ベース層表
面全面に形成された第２導電型の第１の低不純物濃度層
であり、この第１の低不純物濃度層表面部に選択的に第
１導電型の第２の低不純物濃度層が形成され、前記第２
エミッタ層は前記第１の低不純物濃度層を貫通して形成
されて前記第２ベース層との間で前記エミッタ接合を構
成し、前記MISトランジスタは前記第２の低不純物濃度
層の表面部をチャネル領域として形成された第２導電型
チャネル型である特許請求の範囲第１項記載のゲートタ
ーンオフサイリスタ。
【請求項６】前記低不純物濃度層はエピタキシャル成長
層である特許請求の範囲第１項記載のゲートターンオフ
サイリスタ。
【請求項７】前記低不純物濃度層は半導体の直接接着技
術により形成された層である特許請求の範囲第１項記載
のゲートターンオフサイリスタ。
【請求項８】前記低不純物濃度層は前記第２ベース層に
カウンタードーピング法により形成された層である特許
請求の範囲第１項記載のゲートターンオフサイリスタ。
【請求項９】前記MISトランジスタのソース，ドレイン
領域の他方は前記第２エミッタ層と共にオーミック電極
に接続されている特許請求の範囲第１項記載のゲートタ
ーンオフサイリスタ。
【請求項１０】前記低抵抗層は第１導電型の高不純物濃
度層である特許請求の範囲第１項記載のゲートターンオ
フサイリスタ。
【請求項１１】前記低抵抗層は金属である特許請求の範
囲第１項記載のゲートターンオフサイリスタ。
【請求項１２】前記低抵抗層に点弧用電極が設けられて
いる特許請求の範囲第１項記載のゲートターンオフサイ
リスタ。
【請求項１３】前記第２ベース層を選択的に拡散して素
子領域を形成し、前記低不純物濃度層の少なくとも素子
領域以外の部分を除去して第１ベース層を露出させ、こ
の部分にプレーナ型接合終端技術による構造を形成した
特許請求の範囲第１項記載のゲートターンオフサイリス
タ。