JPH0465552B2 - - Google Patents
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- Publication number
- JPH0465552B2 JPH0465552B2 JP58113295A JP11329583A JPH0465552B2 JP H0465552 B2 JPH0465552 B2 JP H0465552B2 JP 58113295 A JP58113295 A JP 58113295A JP 11329583 A JP11329583 A JP 11329583A JP H0465552 B2 JPH0465552 B2 JP H0465552B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- resistance
- drain region
- exposed
- conductivity type
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Description
【発明の詳細な説明】
技術分野
本発明は縦型の絶縁ゲート電界効果トランジス
タ（以下MOSFETと呼ぶ）に関し、更に詳細に
は、電力損失の少ない縦型MOSFETに関する。
タ（以下MOSFETと呼ぶ）に関し、更に詳細に
は、電力損失の少ない縦型MOSFETに関する。
従来技術
従来の縦型ｎチヤンネルMOSFETは、第１図
及び第２図に示す如く、シリコン半導体基板１の
表面に露出する部分２ａを有するように設けられ
たn-型（第１導電型）の高抵抗ドレイン領域２
と、この高抵抗ドレイン領域２の下部に設けられ
たn+型の低抵抗ドレイン領域３とを有し、ドレ
イン電流が基板１の厚み方向に流れるように構成
されている。４はｐ型（第２導電型）のベース領
域即ちバルク領域であり、高抵抗ドレイン領域２
の表面露出部分２ａを環状に囲むように形成され
ている。なお、この表面露出部分によつてチヤネ
ル領域４ａが環状に設けられている。５はn+型
（第１導電型）のソース領域であり、ベース領域
４に囲まれるように形成されている。このソース
領域５は第２図から明らかなように高抵抗ドレイ
ン領域２の表面露出部分２ａを環状に囲むように
形成され且つ基板１の表面に露出する部分を有す
る。６はSiO2から成るゲート絶縁膜であり、チ
ヤネル領域４ａの上に設けられている。７はゲー
ト絶縁膜６の上に設けられたゲート電極、８はソ
ース領域５の上に設けられたソース電極、８ａは
ベース領域４の上にソース電極８と一体に設けら
れたソース接続用電極、９は低抵抗ドレイン領域
３に設けられたドレイン電極、１０は保護絶縁膜
である。
及び第２図に示す如く、シリコン半導体基板１の
表面に露出する部分２ａを有するように設けられ
たn-型（第１導電型）の高抵抗ドレイン領域２
と、この高抵抗ドレイン領域２の下部に設けられ
たn+型の低抵抗ドレイン領域３とを有し、ドレ
イン電流が基板１の厚み方向に流れるように構成
されている。４はｐ型（第２導電型）のベース領
域即ちバルク領域であり、高抵抗ドレイン領域２
の表面露出部分２ａを環状に囲むように形成され
ている。なお、この表面露出部分によつてチヤネ
ル領域４ａが環状に設けられている。５はn+型
（第１導電型）のソース領域であり、ベース領域
４に囲まれるように形成されている。このソース
領域５は第２図から明らかなように高抵抗ドレイ
ン領域２の表面露出部分２ａを環状に囲むように
形成され且つ基板１の表面に露出する部分を有す
る。６はSiO2から成るゲート絶縁膜であり、チ
ヤネル領域４ａの上に設けられている。７はゲー
ト絶縁膜６の上に設けられたゲート電極、８はソ
ース領域５の上に設けられたソース電極、８ａは
ベース領域４の上にソース電極８と一体に設けら
れたソース接続用電極、９は低抵抗ドレイン領域
３に設けられたドレイン電極、１０は保護絶縁膜
である。
このMOSFETのソース電極８に負の電圧、ゲ
ート電極７及びドレイン電極９に正電圧を印加す
ると、MOS効果によつてチヤネル領域４ａがｎ
型反転層となり、ソース領域５とチヤネル領域４
ａと高抵抗ドレイン領域２と低抵抗ドレイン領域
３とから成る多数キヤリア（電子）が流れる通路
が形成され、ドレイン電流が流れる。
ート電極７及びドレイン電極９に正電圧を印加す
ると、MOS効果によつてチヤネル領域４ａがｎ
型反転層となり、ソース領域５とチヤネル領域４
ａと高抵抗ドレイン領域２と低抵抗ドレイン領域
３とから成る多数キヤリア（電子）が流れる通路
が形成され、ドレイン電流が流れる。
ところが、高耐圧の縦型MOSFETを得るため
には、高抵抗ドレイン領域２の不純物濃度をベー
ス領域４の不純物濃度よりも小に設計し、更にベ
ース領域４と高抵抗ドレイン領域４との間のpn
接合における空乏層の広がりを許すようにドレイ
ン領域４の幅Ｗを大に設計しなければならない。
従つて、大きなドレイン電流が流れた時に高抵抗
ドレイン領域２における電圧降下が大きくなり
（1000V級の素子では全電圧降下に占める割合が
70〜90％になる）、電力損失が大きくなつた。
には、高抵抗ドレイン領域２の不純物濃度をベー
ス領域４の不純物濃度よりも小に設計し、更にベ
ース領域４と高抵抗ドレイン領域４との間のpn
接合における空乏層の広がりを許すようにドレイ
ン領域４の幅Ｗを大に設計しなければならない。
従つて、大きなドレイン電流が流れた時に高抵抗
ドレイン領域２における電圧降下が大きくなり
（1000V級の素子では全電圧降下に占める割合が
70〜90％になる）、電力損失が大きくなつた。
この種の問題を解決するため、本件出願人は第
３図に示す構造の縦型MOSFETを作製した。次
にこのMOSFETを説明する。但し、第３図にお
いて、符号１〜１０で示すものは第１図及び第２
図で同一符号で示すものと同一であるので、その
説明を省略する。第３図のMOSFETは、ドレイ
ン電極９に接続されたｐ型（第２導電型）のキヤ
リア注入領域１１を有している。このキヤリア注
入領域１１はドレイン電流の通路に小数キヤリア
（正孔）を注入するために、高抵抗ドレイン領域
２の表面露出部分２ａ及びチヤネル領域４ａの下
部に相当する位置に設けられている。各領域の平
均不純物濃度を例示すると、高抵抗ドレイン領域
２は２×1014／cm3、低抵抗ドレイン領域３は１×
1019／cm3、ベース領域４は２×1017／cm3、ソース
領域は１×1019／cm3、キヤリア注入領域１１は１
×1017／cm3の平均不純物濃度を有する。
３図に示す構造の縦型MOSFETを作製した。次
にこのMOSFETを説明する。但し、第３図にお
いて、符号１〜１０で示すものは第１図及び第２
図で同一符号で示すものと同一であるので、その
説明を省略する。第３図のMOSFETは、ドレイ
ン電極９に接続されたｐ型（第２導電型）のキヤ
リア注入領域１１を有している。このキヤリア注
入領域１１はドレイン電流の通路に小数キヤリア
（正孔）を注入するために、高抵抗ドレイン領域
２の表面露出部分２ａ及びチヤネル領域４ａの下
部に相当する位置に設けられている。各領域の平
均不純物濃度を例示すると、高抵抗ドレイン領域
２は２×1014／cm3、低抵抗ドレイン領域３は１×
1019／cm3、ベース領域４は２×1017／cm3、ソース
領域は１×1019／cm3、キヤリア注入領域１１は１
×1017／cm3の平均不純物濃度を有する。
この第３図のMOSFETに第１図のMOSFET
と同様に電圧を印加すると、チヤネル領域４ａが
ｎ型反転層になり、ドレイン電流が流れる。この
場合、小電流領域では、キヤリア注入領域１１と
ドレイン領域２，３との間のpn接合に立上り電
圧（約0.55V）以上の電圧が加らないので、点線
１２で示すような通路で電流が流れる。一方、ド
レイン電流が増大すると、キヤリア注入領域１１
とドレイン領域２，３との境界近傍を流れる電流
に基づく電圧降下がpn接合の順方向立上り電圧
以上になる部分が生じ、ここから小数キヤリア
（正孔）が高抵抗ドレイン領域２に点線１３で示
すように注入される。この結果、高抵抗ドレイン
領域２が伝導度変調を受けて抵抗率が低下したと
等価な状態になり、ソース・ドレイン間の電圧降
下の増大が制限されて大電流領域に於ける電力損
失が少なくなる。なおスイツチオン時にキヤリア
注入領域１１から注入された正孔は、チヤネル領
域４ａからドレイン領域２に流れ込む電子と再結
合する。
と同様に電圧を印加すると、チヤネル領域４ａが
ｎ型反転層になり、ドレイン電流が流れる。この
場合、小電流領域では、キヤリア注入領域１１と
ドレイン領域２，３との間のpn接合に立上り電
圧（約0.55V）以上の電圧が加らないので、点線
１２で示すような通路で電流が流れる。一方、ド
レイン電流が増大すると、キヤリア注入領域１１
とドレイン領域２，３との境界近傍を流れる電流
に基づく電圧降下がpn接合の順方向立上り電圧
以上になる部分が生じ、ここから小数キヤリア
（正孔）が高抵抗ドレイン領域２に点線１３で示
すように注入される。この結果、高抵抗ドレイン
領域２が伝導度変調を受けて抵抗率が低下したと
等価な状態になり、ソース・ドレイン間の電圧降
下の増大が制限されて大電流領域に於ける電力損
失が少なくなる。なおスイツチオン時にキヤリア
注入領域１１から注入された正孔は、チヤネル領
域４ａからドレイン領域２に流れ込む電子と再結
合する。
ところで、ｐ型のキヤリア注入領域１１とn-
型のドレイン領域２とｐ型のベース領域４とn+
型のソース領域５とから成るpnpn四層構造がサ
イリスタとして動作するとMOSFETの機能が得
られない。従つて、このMOSFETはサイリスタ
として動作しないように構成されている。サイリ
スタとして動作しないための条件は、キヤリア注
入領域１１、高抵抗ドレイン領域２、ベース領域
を夫々エミツタ、ベース、コレクタとするpnpト
ランジスタのベース接地電流増幅率をα1とし、ソ
ース領域５、ベース領域４、ドレイン領域２を
夫々エミツタ、ベース、コレクタとするnpnトラ
ンジスタのベース接地電流増幅率をα2とした時、
α1＋α2＜１である。
型のドレイン領域２とｐ型のベース領域４とn+
型のソース領域５とから成るpnpn四層構造がサ
イリスタとして動作するとMOSFETの機能が得
られない。従つて、このMOSFETはサイリスタ
として動作しないように構成されている。サイリ
スタとして動作しないための条件は、キヤリア注
入領域１１、高抵抗ドレイン領域２、ベース領域
を夫々エミツタ、ベース、コレクタとするpnpト
ランジスタのベース接地電流増幅率をα1とし、ソ
ース領域５、ベース領域４、ドレイン領域２を
夫々エミツタ、ベース、コレクタとするnpnトラ
ンジスタのベース接地電流増幅率をα2とした時、
α1＋α2＜１である。
この条件を満足させるために、具体的には、高
抵抗ドレイン領域２の幅Ｗを約100μmとし、ドレ
イン領域２における正孔の拡散長Ｌを約80μmと
することにより、Ｌ≦Ｗとしている。また、ｐ型
のキヤリア注入領域１１の不純物濃度を１×
1017／cm3と低くすることによつてα1を小さくして
いる。またソース領域５の平均不純物濃度（１×
1019／cm3）とベース領域４の平均不純物濃度（２
×1017／cm3）との比を100倍以下にすることによ
つてα2を小さくしている。
抵抗ドレイン領域２の幅Ｗを約100μmとし、ドレ
イン領域２における正孔の拡散長Ｌを約80μmと
することにより、Ｌ≦Ｗとしている。また、ｐ型
のキヤリア注入領域１１の不純物濃度を１×
1017／cm3と低くすることによつてα1を小さくして
いる。またソース領域５の平均不純物濃度（１×
1019／cm3）とベース領域４の平均不純物濃度（２
×1017／cm3）との比を100倍以下にすることによ
つてα2を小さくしている。
しかし、サイリスタ動作を更に確実に防止する
ことできる縦型MOSFETが要求されている。
ことできる縦型MOSFETが要求されている。
そこで、本発明の目的は上述の要求に応えるこ
とができる縦型電界効果トランジスタを提供する
ことにある。
とができる縦型電界効果トランジスタを提供する
ことにある。
発明の構成
上記目的を達成するための本発明は、実施例を
示す図面の符号を参照して説明すると、半導体基
板の表面に露出する部分を有する第１導電型の高
抵抗ドレイン領域２と、前記半導体基板の裏面に
露出する部分を有し且つ前記高抵抗ドレイン領域
２に隣接配置され且つ前記高抵抗ドレイン領域２
よりも高い不純物濃度を有している第１導電型の
低抵抗ドレイン領域３と、前記高抵抗ドレイン領
域２に隣接するように設けられ且つ前記表面に環
状に露出するチヤネル部分４ａを有し且つ前記第
１導電型と反対の第２導電型を有している高抵抗
ベース領域４と、前記高抵抗ドレイン領域２及び
前記高抵抗ベース領域４に隣接配置され且つ前記
表面に露出する部分を有して前記高抵抗ベース領
域４の外側に形成され且つ前記高抵抗ベース領域
４よりも高い不純物濃度を有している第２導電型
の低抵抗ベース領域４ｂと、前記表面に露出する
部分を有し且つこの露出する部分を除いて前記高
抵抗ベース領域４と前記低抵抗ベース領域４ｂと
によつて囲まれている第１導電型のソース領域５
と、前記低抵抗ドレイン領域３によつて囲まれる
ように前記裏面に露出し、且つ前記高抵抗ドレイ
ン領域２に隣接し、且つ前記高抵抗ドレイン領域
２に少数キヤリアを注入するように形成された第
２の導電型のキヤリア注入領域１１と、少なくと
も前記高抵抗ベース領域４のチヤネル部分４ａを
被覆するゲート絶縁膜６と、前記ゲート絶縁膜６
を介して前記チヤネル部分４ａに対向するように
設けられたゲート電極７と、前記ソース領域５に
設けられたソース電極８と、前記ソース領域５と
前記低抵抗ベース領域４ｂとを前記チヤネル部分
４ａから離れた位置で接続するためのベース・ソ
ース接続用電極８ａと、前記低抵抗ドレイン領域
３及び前記キヤリア注入領域１１の前記裏面に露
出する部分に設けられたドレイン電極９とを有
し、前記キヤリア注入領域１１は、前記高抵抗ベ
ース領域４によつて囲まれた前記高抵抗ドレイン
領域２の表面露出部分及び前記チヤネル部分４ａ
に対向するが、前記低抵抗ベース領域４ｂには対
向しないように配置されていることを特徴とする
縦型絶縁ゲート電界効果トランジスタに係わるも
のである。
示す図面の符号を参照して説明すると、半導体基
板の表面に露出する部分を有する第１導電型の高
抵抗ドレイン領域２と、前記半導体基板の裏面に
露出する部分を有し且つ前記高抵抗ドレイン領域
２に隣接配置され且つ前記高抵抗ドレイン領域２
よりも高い不純物濃度を有している第１導電型の
低抵抗ドレイン領域３と、前記高抵抗ドレイン領
域２に隣接するように設けられ且つ前記表面に環
状に露出するチヤネル部分４ａを有し且つ前記第
１導電型と反対の第２導電型を有している高抵抗
ベース領域４と、前記高抵抗ドレイン領域２及び
前記高抵抗ベース領域４に隣接配置され且つ前記
表面に露出する部分を有して前記高抵抗ベース領
域４の外側に形成され且つ前記高抵抗ベース領域
４よりも高い不純物濃度を有している第２導電型
の低抵抗ベース領域４ｂと、前記表面に露出する
部分を有し且つこの露出する部分を除いて前記高
抵抗ベース領域４と前記低抵抗ベース領域４ｂと
によつて囲まれている第１導電型のソース領域５
と、前記低抵抗ドレイン領域３によつて囲まれる
ように前記裏面に露出し、且つ前記高抵抗ドレイ
ン領域２に隣接し、且つ前記高抵抗ドレイン領域
２に少数キヤリアを注入するように形成された第
２の導電型のキヤリア注入領域１１と、少なくと
も前記高抵抗ベース領域４のチヤネル部分４ａを
被覆するゲート絶縁膜６と、前記ゲート絶縁膜６
を介して前記チヤネル部分４ａに対向するように
設けられたゲート電極７と、前記ソース領域５に
設けられたソース電極８と、前記ソース領域５と
前記低抵抗ベース領域４ｂとを前記チヤネル部分
４ａから離れた位置で接続するためのベース・ソ
ース接続用電極８ａと、前記低抵抗ドレイン領域
３及び前記キヤリア注入領域１１の前記裏面に露
出する部分に設けられたドレイン電極９とを有
し、前記キヤリア注入領域１１は、前記高抵抗ベ
ース領域４によつて囲まれた前記高抵抗ドレイン
領域２の表面露出部分及び前記チヤネル部分４ａ
に対向するが、前記低抵抗ベース領域４ｂには対
向しないように配置されていることを特徴とする
縦型絶縁ゲート電界効果トランジスタに係わるも
のである。
発明の作用効果
上記発明においては、低抵抗ベース領域４ｂを
設けることによつて、ソース領域５、ベース領域
４，４ｂ、高抵抗ドレイン領域２で構成されるト
ランジスタの電流増幅率α2が小さくなり、キヤリ
ア注入領域１１を設けることによつて生じるおそ
れのあるサイリスタ動作を確実に防止することが
できる。なお、第３図のベース領域４全部の不純
物濃度を高めて電流増幅率を下げるとチヤネルを
良好に形成することが不可能になるが、本発明で
はチヤネル部分４ａは高抵抗状態に保つので、こ
のような問題が生じない。また、本発明では、キ
ヤリア注入領域１１が高抵抗ドレイン領域２の表
面露出部分、チヤネル部分４ａには対向するが、
低抵抗ベース領域４ｂには対向しないように配置
されているので、キヤリア注入領域１１と高抵抗
ドレイン領域２とベース領域４，４ｂとに基づく
トランジスタ作用が生じにくくなる。
設けることによつて、ソース領域５、ベース領域
４，４ｂ、高抵抗ドレイン領域２で構成されるト
ランジスタの電流増幅率α2が小さくなり、キヤリ
ア注入領域１１を設けることによつて生じるおそ
れのあるサイリスタ動作を確実に防止することが
できる。なお、第３図のベース領域４全部の不純
物濃度を高めて電流増幅率を下げるとチヤネルを
良好に形成することが不可能になるが、本発明で
はチヤネル部分４ａは高抵抗状態に保つので、こ
のような問題が生じない。また、本発明では、キ
ヤリア注入領域１１が高抵抗ドレイン領域２の表
面露出部分、チヤネル部分４ａには対向するが、
低抵抗ベース領域４ｂには対向しないように配置
されているので、キヤリア注入領域１１と高抵抗
ドレイン領域２とベース領域４，４ｂとに基づく
トランジスタ作用が生じにくくなる。
実施例
次に、第４図を参照して本発明の実施例に係わ
る縦型MOSFETを説明する。但し、第４図にお
いて第１図〜第３図と共通する部分には同一の符
号を付してその説明を省略する。この実施例では
平均不純物濃度が１×1016／cm3である高抵抗ベー
ス領域４と平均不純物濃度が１×1018／cm3である
低抵抗ベース領域４ｂとによつてベース領域が構
成され、低抵抗ベース領域４ｂにソース接続用電
極８ａが設けられている。これ以外の部分は第３
図と同一に構成されている。このように構成すれ
ば、α2が小さくなり、サイリスタ動作が確実に防
止される。また低いゲート電圧でチヤネルを得る
ことが可能になる。
る縦型MOSFETを説明する。但し、第４図にお
いて第１図〜第３図と共通する部分には同一の符
号を付してその説明を省略する。この実施例では
平均不純物濃度が１×1016／cm3である高抵抗ベー
ス領域４と平均不純物濃度が１×1018／cm3である
低抵抗ベース領域４ｂとによつてベース領域が構
成され、低抵抗ベース領域４ｂにソース接続用電
極８ａが設けられている。これ以外の部分は第３
図と同一に構成されている。このように構成すれ
ば、α2が小さくなり、サイリスタ動作が確実に防
止される。また低いゲート電圧でチヤネルを得る
ことが可能になる。
変形例
本発明は上述の実施例に限定されるものでな
く、変形例が可能なものである。
く、変形例が可能なものである。
(A) ドレイン領域２に於ける正孔の拡散長Ｌを大
幅に短かくしたいときには、PtやAu等のライ
フタイムキラーをドレイン領域２内にドープし
てもよい。
幅に短かくしたいときには、PtやAu等のライ
フタイムキラーをドレイン領域２内にドープし
てもよい。
(B) キヤリア注入層１１を高抵抗ドレイン領域２
の中に突出するように、更に深く形成してもよ
い。また逆に低抵抗ドレイン領域３よりも浅く
形成してもよい。
の中に突出するように、更に深く形成してもよ
い。また逆に低抵抗ドレイン領域３よりも浅く
形成してもよい。
(C) ソース接続用電極８ａをソース電極８と一体
に形成しているが、両者を分離した状態に形成
し、外部回路で接続してもよい。
に形成しているが、両者を分離した状態に形成
し、外部回路で接続してもよい。
第１図は従来の縦型MOSFETを示す断面図、
第２図は第１図のFETの基板の表面の一部を示
す平面図、第３図は従来の別のMOSFETを示す
断面図、第４図は本発明の実施例のMOSFETを
示す断面図である。 １…半導体基板、２…高抵抗ドレイン領域、３
…低抵抗ドレイン領域、４…ベース領域、４ａ…
チヤネル領域、５…ソース領域、６…ゲート絶縁
膜、７…ゲート電極、８…ソース電極、８ａ…ソ
ース接続用電極、９…ドレイン電極、１１…キヤ
リア注入領域。
第２図は第１図のFETの基板の表面の一部を示
す平面図、第３図は従来の別のMOSFETを示す
断面図、第４図は本発明の実施例のMOSFETを
示す断面図である。 １…半導体基板、２…高抵抗ドレイン領域、３
…低抵抗ドレイン領域、４…ベース領域、４ａ…
チヤネル領域、５…ソース領域、６…ゲート絶縁
膜、７…ゲート電極、８…ソース電極、８ａ…ソ
ース接続用電極、９…ドレイン電極、１１…キヤ
リア注入領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面に露出する部分を有する第
１導電型の高抵抗ドレイン領域２と、 前記半導体基板の裏面に露出する部分を有し且
つ前記高抵抗ドレイン領域２に隣接配置され且つ
前記高抵抗ドレイン領域２よりも高い不純物濃度
を有している第１導電型の低抵抗ドレイン領域３
と、 前記高抵抗ドレイン領域２に隣接するように設
けられ且つ前記表面に環状に露出するチヤネル部
分４ａを有し且つ前記第１導電型と反対の第２導
電型を有している高抵抗ベース領域４と、 前記高抵抗ドレイン領域２及び前記高抵抗ベー
ス領域４に隣接配置され且つ前記表面に露出する
部分を有して前記高抵抗ベース領域４の外側に形
成され且つ前記高抵抗ベース領域４よりも高い不
純物濃度を有している第２導電型の低抵抗ベース
領域４ｂと、 前記表面に露出する部分を有し且つこの露出す
る部分を除いて前記高抵抗ベース領域４と前記低
抵抗ベース領域４ｂとによつて囲まれている第１
導電型のソース領域５と、 前記低抵抗ドレイン領域３によつて囲まれるよ
うに前記裏面に露出し、且つ前記高抵抗ドレイン
領域２に隣接し、且つ前記高抵抗ドレイン領域２
に少数キヤリアを注入するように形成された第２
の導電型のキヤリア注入領域１１と、 少なくとも前記高抵抗ベース領域４のチヤネル
部分４ａを被覆するゲート絶縁膜６と、 前記ゲート絶縁膜６を介して前記チヤネル部分
４ａに対向するように設けられたゲート電極７
と、 前記ソース領域５に設けられたソース電極８
と、 前記ソース領域５と前記低抵抗ベース領域４ｂ
とを前記チヤネル部分４ａから離れた位置で接続
するためのベース・ソース接続用電極８ａと、 前記低抵抗ドレイン領域３及び前記キヤリア注
入領域１１の前記裏面に露出する部分に設けられ
たドレイン電極９と、 を有し、前記キヤリア注入領域１１は、前記高抵
抗ベース領域４によつて囲まれた前記高抵抗ドレ
イン領域２の表面露出部分及び前記チヤネル部分
４ａに対向するが、前記低抵抗ベース領域４ｂに
は対向しないように配置されていることを特徴と
する縦型絶縁ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113295A JPS605568A (ja) | 1983-06-23 | 1983-06-23 | 縦型絶縁ゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113295A JPS605568A (ja) | 1983-06-23 | 1983-06-23 | 縦型絶縁ゲ−ト電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605568A JPS605568A (ja) | 1985-01-12 |
| JPH0465552B2 true JPH0465552B2 (ja) | 1992-10-20 |
Family
ID=14608573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113295A Granted JPS605568A (ja) | 1983-06-23 | 1983-06-23 | 縦型絶縁ゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605568A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0199293B2 (en) * | 1985-04-24 | 1995-08-30 | General Electric Company | Insulated gate semiconductor device |
| DE3628857A1 (de) * | 1985-08-27 | 1987-03-12 | Mitsubishi Electric Corp | Halbleitereinrichtung |
| JPS62109365A (ja) * | 1985-11-07 | 1987-05-20 | Fuji Electric Co Ltd | 半導体装置 |
| JPS62282465A (ja) * | 1986-03-05 | 1987-12-08 | イクシス・コーポレーション | モノリシツク半導体デバイスおよびその製造方法 |
| JP2513640B2 (ja) * | 1986-09-17 | 1996-07-03 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| JP2557367B2 (ja) * | 1987-02-26 | 1996-11-27 | 株式会社東芝 | 絶縁ゲ−ト型自己タ−ンオフサイリスタ |
| JP2679074B2 (ja) * | 1988-01-27 | 1997-11-19 | 富士電機株式会社 | 電界効果トランジスタ |
| JP2864629B2 (ja) * | 1990-03-05 | 1999-03-03 | 富士電機株式会社 | 伝導度変調型ｍｏｓｆｅｔ |
| JP2001077354A (ja) | 1999-08-31 | 2001-03-23 | Miyazaki Oki Electric Co Ltd | 縦型絶縁ゲート半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE8107136L (sv) * | 1980-12-02 | 1982-06-03 | Gen Electric | Styrelektrodforsedd likriktaranordning |
| JPS594077A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | 電界効果トランジスタ |
-
1983
- 1983-06-23 JP JP58113295A patent/JPS605568A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS605568A (ja) | 1985-01-12 |
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