JPH07112101B2 - 混成集積回路用多層配線回路を有するハーメチックパッケージ構造体およびその製造方法 - Google Patents
混成集積回路用多層配線回路を有するハーメチックパッケージ構造体およびその製造方法Info
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- JPH07112101B2 JPH07112101B2 JP63300003A JP30000388A JPH07112101B2 JP H07112101 B2 JPH07112101 B2 JP H07112101B2 JP 63300003 A JP63300003 A JP 63300003A JP 30000388 A JP30000388 A JP 30000388A JP H07112101 B2 JPH07112101 B2 JP H07112101B2
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
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- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多層配線基板とハーメチックパッケージとを
一体化した混成集積回路構造体およびその製造方法に関
し、更に詳しくは内部にICベアチップ、チップコンデン
サ、厚膜抵抗等の少なくとも１つが実装されている多層
配線基板とハーメチックパッケージとを一体化した混成
集積回路構造体および製造方法に関するものである。
一体化した混成集積回路構造体およびその製造方法に関
し、更に詳しくは内部にICベアチップ、チップコンデン
サ、厚膜抵抗等の少なくとも１つが実装されている多層
配線基板とハーメチックパッケージとを一体化した混成
集積回路構造体および製造方法に関するものである。
従来、メタルまたはセラミックからなるハーメチックパ
ッケージは、この中に一般に電子部品や構成集積回路が
実装されている回路基板が個別的に内蔵され、そしてそ
のパッケージ中には窒素等の不活性ガスが封入されてい
る。
ッケージは、この中に一般に電子部品や構成集積回路が
実装されている回路基板が個別的に内蔵され、そしてそ
のパッケージ中には窒素等の不活性ガスが封入されてい
る。
一方、高温レイヤーパッケージの場合は、導体成分に高
融点のタングステンやモリブデン等の金属を使用し、生
のセラミックシートに前記導体成分を含む、導体ペース
トを用いて回路を印刷した後、このセラミックシートを
重ね合わせてプレスし、1500℃前後で焼成することによ
り製造され、さらに前記回路導体に金等のメッキを施し
ている。また上記セラミックシートの代りに、セラミッ
クにガラスを混合して形成した生のセラミックシート
を、850℃前後で焼成して得られる低温焼成セラミック
シート等も知られている。
融点のタングステンやモリブデン等の金属を使用し、生
のセラミックシートに前記導体成分を含む、導体ペース
トを用いて回路を印刷した後、このセラミックシートを
重ね合わせてプレスし、1500℃前後で焼成することによ
り製造され、さらに前記回路導体に金等のメッキを施し
ている。また上記セラミックシートの代りに、セラミッ
クにガラスを混合して形成した生のセラミックシート
を、850℃前後で焼成して得られる低温焼成セラミック
シート等も知られている。
しかしながら、回路基板が内蔵されている前記ハーメチ
ックパッケージを備えた混成集積回路においては、回路
部分以外のパッケージ部分が、集積化の妨げとなるとと
もに、パッケージ自体のコストが高価となるという問題
があり、さらにパッケージを実装する際には、プリント
基板に孔を開ける必要があるため、レイアウト上、プリ
ント基板へ高密度実装する場合の妨げとなるという問題
がある。
ックパッケージを備えた混成集積回路においては、回路
部分以外のパッケージ部分が、集積化の妨げとなるとと
もに、パッケージ自体のコストが高価となるという問題
があり、さらにパッケージを実装する際には、プリント
基板に孔を開ける必要があるため、レイアウト上、プリ
ント基板へ高密度実装する場合の妨げとなるという問題
がある。
また、高温レイヤーパッケージの場合は、焼結温度が高
く、しかも導体の抵抗が金、銀、銅等に比べてはるかに
高いために、その導体を金等でメッキする必要があり、
作業上およびコスト上からみて好ましくない。
く、しかも導体の抵抗が金、銀、銅等に比べてはるかに
高いために、その導体を金等でメッキする必要があり、
作業上およびコスト上からみて好ましくない。
一方、高温焼成の場合にかえて低温焼成のセラミックシ
ートを用いた場合には、焼成の前後のセラミック基板の
寸法精度が十分でにくく、特にガラスが混ざると強度が
低下する欠点がある。また製造過程でプレスする場合、
井戸型等の複雑な構造では均一プレスが困難であるばか
りではなく、金型の制作コストが高価であり、このよう
な製造方法は、多くの厚膜混成集積回路メーカーにおい
て採用するには問題があった。
ートを用いた場合には、焼成の前後のセラミック基板の
寸法精度が十分でにくく、特にガラスが混ざると強度が
低下する欠点がある。また製造過程でプレスする場合、
井戸型等の複雑な構造では均一プレスが困難であるばか
りではなく、金型の制作コストが高価であり、このよう
な製造方法は、多くの厚膜混成集積回路メーカーにおい
て採用するには問題があった。
そこで、本発明者は、前記の問題点に鑑みて、パッケー
ジ中の回路基板を高集積度化する技術を検討中、ハーメ
チックパッケージと回路基板とを一体化すること、すな
わち１つのセラミックハーメチックシールパッケージに
複数のハーメチックパッケージと多層回路が組み込まれ
ている混成集積回路構造体を形成することによって、前
記の問題点が解決されることを見出し、本発明はこれに
基づいて発明されたものである。
ジ中の回路基板を高集積度化する技術を検討中、ハーメ
チックパッケージと回路基板とを一体化すること、すな
わち１つのセラミックハーメチックシールパッケージに
複数のハーメチックパッケージと多層回路が組み込まれ
ている混成集積回路構造体を形成することによって、前
記の問題点が解決されることを見出し、本発明はこれに
基づいて発明されたものである。
したがって、本発明の第１の目的は、内部にICベアチッ
プ、チップコンデンサ、厚膜抵抗等の部品を実装し、し
かも回路の集積度が向上するとともに表面実装すること
ができる多層配線基板とハーメチックパッケージとを一
体化した混成集積回路構造体を提供することにある。
プ、チップコンデンサ、厚膜抵抗等の部品を実装し、し
かも回路の集積度が向上するとともに表面実装すること
ができる多層配線基板とハーメチックパッケージとを一
体化した混成集積回路構造体を提供することにある。
また、本発明の第２の目的は、このような混成集積回路
用多層配線基板を厚膜焼成炉で簡単かつ能率的に作製す
ることができる多層配線基板とハーメチックパッケージ
とを一体化した混成集積回路構造体を製造する方法を提
供することにある。
用多層配線基板を厚膜焼成炉で簡単かつ能率的に作製す
ることができる多層配線基板とハーメチックパッケージ
とを一体化した混成集積回路構造体を製造する方法を提
供することにある。
したがって、本発明の前記諸目的は、以下のそれぞれの
発明によって達成される。
発明によって達成される。
１）統一した外形寸法を有するセラミック基板及び所定
の位置に規格化されたそれぞれの寸法の大きさの打ち抜
きパターンを有するセラミック基板を複数枚重畳して形
成された混成集積回路構造体において、該混成集積回路
構造体の表面にある電子部品を内蔵した凹部の少なくと
も１つにふたを有し、また該混成集積回路構造体は、前
記セラミック基板がガラス接着剤で気密封止された空間
に電子部品が内蔵されていることを特徴とする多層配線
基板とハーメチックパッケージとを一体化した混成集積
回路構造体。
の位置に規格化されたそれぞれの寸法の大きさの打ち抜
きパターンを有するセラミック基板を複数枚重畳して形
成された混成集積回路構造体において、該混成集積回路
構造体の表面にある電子部品を内蔵した凹部の少なくと
も１つにふたを有し、また該混成集積回路構造体は、前
記セラミック基板がガラス接着剤で気密封止された空間
に電子部品が内蔵されていることを特徴とする多層配線
基板とハーメチックパッケージとを一体化した混成集積
回路構造体。
２）下記の（ａ）〜（ｆ）の工程、即ち （ａ）統一した外形寸法を有するセラミック基板の周辺
の所定の位置にスクライブラインを形成し、該ライン上
にスルーホールを設けると共に、該セラミック基板を複
数枚作製する工程 （ｂ）レーザーまたは金型、あるいはこの両者の併用に
よる打ち抜き成形によって、前記セラミック基板の一部
を使用して所定の位置に規格化されたそれぞれの寸法の
大きさの打ち抜きパターンを作製すると共に該セラミッ
ク基板を複数枚作製する工程 （ｃ）前記（ａ）と（ｂ）で作製したセラミック基板の
中から混成集積回路構造体を形成するに必要なセラミッ
ク基板を選択する工程 （ｄ）重畳接続技術により、前記複数枚のセラミック基
板から多層配線用基板を作製する工程 （ｅ）前記の複数の多層配線用基板によって形成された
前記打ち抜きパターン部分に電子部品を実装する工程 （ｆ）前記の多層配線用基板にガラス接着剤を介在させ
て融着して、該基板で囲まれ電子部品が実装された打ち
抜きパターン部分を気密封止する工程からなることを特
徴とする多層配線基板とハーメチックパッケージとを一
体化した混成集積回路構造体の製造方法。
の所定の位置にスクライブラインを形成し、該ライン上
にスルーホールを設けると共に、該セラミック基板を複
数枚作製する工程 （ｂ）レーザーまたは金型、あるいはこの両者の併用に
よる打ち抜き成形によって、前記セラミック基板の一部
を使用して所定の位置に規格化されたそれぞれの寸法の
大きさの打ち抜きパターンを作製すると共に該セラミッ
ク基板を複数枚作製する工程 （ｃ）前記（ａ）と（ｂ）で作製したセラミック基板の
中から混成集積回路構造体を形成するに必要なセラミッ
ク基板を選択する工程 （ｄ）重畳接続技術により、前記複数枚のセラミック基
板から多層配線用基板を作製する工程 （ｅ）前記の複数の多層配線用基板によって形成された
前記打ち抜きパターン部分に電子部品を実装する工程 （ｆ）前記の多層配線用基板にガラス接着剤を介在させ
て融着して、該基板で囲まれ電子部品が実装された打ち
抜きパターン部分を気密封止する工程からなることを特
徴とする多層配線基板とハーメチックパッケージとを一
体化した混成集積回路構造体の製造方法。
次に本発明を更に具体的に説明すると、本発明の多層配
線基板とハーメチックパッケージとを一体化した混成集
積回路構造体とは、焼結済のセラミック基板に厚膜技術
を用いて回路等を印刷し、焼成した後、得られた各厚膜
回路基板をガラス接着剤（又はガラスペーストともい
う。）で貼り合せた多層配線基板の内部に形成された封
止空間または表面露出部分に形成された凹みに電子部品
が実装されており、そして前記正面露出部分に形成され
た凹みの少なくとも１つが気密封止されているものを意
味している。
線基板とハーメチックパッケージとを一体化した混成集
積回路構造体とは、焼結済のセラミック基板に厚膜技術
を用いて回路等を印刷し、焼成した後、得られた各厚膜
回路基板をガラス接着剤（又はガラスペーストともい
う。）で貼り合せた多層配線基板の内部に形成された封
止空間または表面露出部分に形成された凹みに電子部品
が実装されており、そして前記正面露出部分に形成され
た凹みの少なくとも１つが気密封止されているものを意
味している。
また重畳接続技術とは、焼成済のセラミック基板に厚膜
技術を用いて回路等を印刷し、焼成した後、得られた各
厚回路基板をガラスペーストで貼り合せて多層配線基板
を製造する技術をいい、この技術自体は、この技術分野
において知られている技術である。
技術を用いて回路等を印刷し、焼成した後、得られた各
厚回路基板をガラスペーストで貼り合せて多層配線基板
を製造する技術をいい、この技術自体は、この技術分野
において知られている技術である。
前記の電子部品や厚膜技術は従来慣用されているものを
使用することができる。またこのようにして得られた回
路等の電気的検査は、この技術分野において通常用いら
れている方法で行うことができる。また統一した外形寸
法を有するセラミック基板は、複数重ねられて多層基板
を形成するが、このセラミック基板１枚の厚さは適宜の
厚さのものが用いられ、0.1mmの厚さのときは、８〜10
枚、0.2mmのときは、４〜５枚程度重ねて多層基板とす
ることが好ましい。
使用することができる。またこのようにして得られた回
路等の電気的検査は、この技術分野において通常用いら
れている方法で行うことができる。また統一した外形寸
法を有するセラミック基板は、複数重ねられて多層基板
を形成するが、このセラミック基板１枚の厚さは適宜の
厚さのものが用いられ、0.1mmの厚さのときは、８〜10
枚、0.2mmのときは、４〜５枚程度重ねて多層基板とす
ることが好ましい。
このようなセラミック基板を用いてレーザーまたは金
型、あるいは両者の併用によって打ち抜かれた所定の寸
法の大きさ、位置および数の打ち抜き部分で所定のパタ
ーンが形成され、数種類のセラミック基板が作製され
る。これらのセラミック基板を複数枚重ねて多層基板を
形成した場合には、所定の位置に規格化されたそれぞれ
の寸法の大きさの打ち抜きパターンが相互に所定位置に
配置され、それによって形成された多層配線基板の内部
および表面露出部分には、空隙部や凹部が形成され、こ
れらの中に厚膜抵抗や電子部品が内蔵されている。また
前記の所定の位置に規格化されたそれぞれの寸法の大き
さの打ち抜きパターンを有するセラミック基板におい
て、該打ち抜きパターンの周辺にはレーザーによりスル
ーホールが形成されている。
型、あるいは両者の併用によって打ち抜かれた所定の寸
法の大きさ、位置および数の打ち抜き部分で所定のパタ
ーンが形成され、数種類のセラミック基板が作製され
る。これらのセラミック基板を複数枚重ねて多層基板を
形成した場合には、所定の位置に規格化されたそれぞれ
の寸法の大きさの打ち抜きパターンが相互に所定位置に
配置され、それによって形成された多層配線基板の内部
および表面露出部分には、空隙部や凹部が形成され、こ
れらの中に厚膜抵抗や電子部品が内蔵されている。また
前記の所定の位置に規格化されたそれぞれの寸法の大き
さの打ち抜きパターンを有するセラミック基板におい
て、該打ち抜きパターンの周辺にはレーザーによりスル
ーホールが形成されている。
第４図には、前記各種の打ち抜きパターンを有するセラ
ミック基板の例が示されており、そのうちでａで示され
る基板111は、横および縦の25.4mm幅の互いに直交する
スクライブライン８、９を有し、これらのスクラブライ
ン８、９に沿ったスルーホール10を有する。
ミック基板の例が示されており、そのうちでａで示され
る基板111は、横および縦の25.4mm幅の互いに直交する
スクライブライン８、９を有し、これらのスクラブライ
ン８、９に沿ったスルーホール10を有する。
第４図のｂで示される基板112は、前記の第４図ａで示
されるアルミナ基板に正方形の打ち抜き部分によって形
成されたパターンが設けられている。それぞれ第４図の
ｃおよびｄで示される基板113および114は、第４図ｂで
示される正方形の打ち抜き部分の大きさ、位置または数
を変えて配置することによって形成された別の打ち抜き
パターンをそれぞれ示している。
されるアルミナ基板に正方形の打ち抜き部分によって形
成されたパターンが設けられている。それぞれ第４図の
ｃおよびｄで示される基板113および114は、第４図ｂで
示される正方形の打ち抜き部分の大きさ、位置または数
を変えて配置することによって形成された別の打ち抜き
パターンをそれぞれ示している。
これらの所定の位置に規格化された寸法の大きさの同一
または異なる打ち抜きパターンを有する複数のセラミッ
ク基板を適宜重ね合わせることによって、様々な形状、
大きさ、配置および数等を有する打ち抜き部分が多層基
板に形成される。
または異なる打ち抜きパターンを有する複数のセラミッ
ク基板を適宜重ね合わせることによって、様々な形状、
大きさ、配置および数等を有する打ち抜き部分が多層基
板に形成される。
このようにして得られたセラミック基板に多種の厚膜印
刷を施した後、焼成する。ついで得られた基板に接合用
のガラスペーストを印刷し、これらの各層を重ねた後、
500℃〜900℃の範囲で焼成することにより基板中に厚膜
部品を内蔵した多層配線基板が得られる。
刷を施した後、焼成する。ついで得られた基板に接合用
のガラスペーストを印刷し、これらの各層を重ねた後、
500℃〜900℃の範囲で焼成することにより基板中に厚膜
部品を内蔵した多層配線基板が得られる。
接合用のガラスペーストの印刷は、基板面の全面または
部分に施されるが、部分に印刷する場合は、少なくとも
気密性が得られるように混成集積回路構造体の内部に形
成された打ち抜き部分、即ち凹部の周囲に所定の幅、少
なくとも1mm以上の幅の接合用ガラスの被覆領域を設け
る必要がある。好ましくは接合用のガラスペーストは全
面に設けられる。
部分に施されるが、部分に印刷する場合は、少なくとも
気密性が得られるように混成集積回路構造体の内部に形
成された打ち抜き部分、即ち凹部の周囲に所定の幅、少
なくとも1mm以上の幅の接合用ガラスの被覆領域を設け
る必要がある。好ましくは接合用のガラスペーストは全
面に設けられる。
この接合用のガラスペーストとしては、例えばホウ珪酸
ガラス、結晶化ガラス等が挙げられる。その後、多層配
線基板の表面露出部分の凹みには、ICベアチップ等の電
子部品を実装し、電気的動作検査を行った後、例えばIC
ベアチップが実装された部分の凹みを気密封止する。
ガラス、結晶化ガラス等が挙げられる。その後、多層配
線基板の表面露出部分の凹みには、ICベアチップ等の電
子部品を実装し、電気的動作検査を行った後、例えばIC
ベアチップが実装された部分の凹みを気密封止する。
以上のようにして得られた多層配線基板とハーメチック
パッケージとを一体化した混成集積回路構造体は、セラ
ミックリードレスチップキャリア（CLCC）型またはクワ
ットフラバットパッケージ（QFP）型にして使用するこ
とができる。
パッケージとを一体化した混成集積回路構造体は、セラ
ミックリードレスチップキャリア（CLCC）型またはクワ
ットフラバットパッケージ（QFP）型にして使用するこ
とができる。
本発明は、所定の位置に規格化された寸法の大きさの打
ち抜きパターンを有するセラミック基板を複数枚重ねて
多層配線基板を形成しているので、該基板中に電子部品
を内蔵することができる気密封止された空隙乃至空間を
打ち抜きパターン部分を重ねることにより形成すること
ができると共に、その表面に形成された凹部はリッドで
気密封止することにより十分な気密状態を形成すること
ができる。
ち抜きパターンを有するセラミック基板を複数枚重ねて
多層配線基板を形成しているので、該基板中に電子部品
を内蔵することができる気密封止された空隙乃至空間を
打ち抜きパターン部分を重ねることにより形成すること
ができると共に、その表面に形成された凹部はリッドで
気密封止することにより十分な気密状態を形成すること
ができる。
次に、本発明を図面を参照しながら実施例によって、更
に詳しく説明するがこれは本発明の好ましい実施態様の
例を示すにすぎず、本発明はこれに限定されない。
に詳しく説明するがこれは本発明の好ましい実施態様の
例を示すにすぎず、本発明はこれに限定されない。
実施例 第１図は、本発明の多層配線基板とハーメチックパッケ
ージとを一体化した混成集積回路構造体Ａを示す斜視図
であり、ａはQFP型であり、またｂはCLCC型である。
ージとを一体化した混成集積回路構造体Ａを示す斜視図
であり、ａはQFP型であり、またｂはCLCC型である。
まず、第１図ａにおいて、１は多層配線基板、11、12、
13および14はアルミナ基板であり、３はチップコンデン
サ、４はリッド、41、31、71は打ち抜きパターン部分の
凹み、６はリード、７は厚膜抵抗である。
13および14はアルミナ基板であり、３はチップコンデン
サ、４はリッド、41、31、71は打ち抜きパターン部分の
凹み、６はリード、７は厚膜抵抗である。
第２図は、本発明のQFP型の多層配線基板とハーメチッ
クパッケージとを一体化した混成集積回路構造体を示す
断面図であり、第１図のＩ〜II線で切断した個所を示
す。第２図において、アルミナ基板11〜14を積み重ねて
得られた打ち抜き部分の凹み41中には、ICベアチップ２
が配置され、上部はリッド４で気密封止されている。同
様に上部が開放された打ち抜きパターンの凹み31中には
チップコンデンサ３が実装されている。
クパッケージとを一体化した混成集積回路構造体を示す
断面図であり、第１図のＩ〜II線で切断した個所を示
す。第２図において、アルミナ基板11〜14を積み重ねて
得られた打ち抜き部分の凹み41中には、ICベアチップ２
が配置され、上部はリッド４で気密封止されている。同
様に上部が開放された打ち抜きパターンの凹み31中には
チップコンデンサ３が実装されている。
以下、このような本発明の混成集積回路用多層配線基板
の製造方法を図面を参照にして説明すると、第３図に示
されるように、まず、外径粋報が76.2mm×76.2mmで厚さ
が0.2mmの焼成済アルミナ基板に縦８および横９のスク
ライブラインを25.4mmの幅で設け、さらにライン上にピ
ッチが1.27mmでスルーホール10を形成して基板111を形
成する。（第３図イ） 次ぎに、この基板111を４枚用意し、これらのうち３枚
の基板111に打ち抜きパターンとしてコンデンサ用打ち
抜き部分31B、ICベアチップ用打ち抜き部分41Cおよび厚
膜抵抗打ち抜き部分71A、71D、71D′をそれぞれ所定の
位置にレーザー加工により形成し、基板112、113および
114を得る。このような打ち抜き部分は、金型を用いて
も形成することができる。ついでこれら基板111、112、
113および114に重畳接続技術を用いて厚膜回路を形成す
る。
の製造方法を図面を参照にして説明すると、第３図に示
されるように、まず、外径粋報が76.2mm×76.2mmで厚さ
が0.2mmの焼成済アルミナ基板に縦８および横９のスク
ライブラインを25.4mmの幅で設け、さらにライン上にピ
ッチが1.27mmでスルーホール10を形成して基板111を形
成する。（第３図イ） 次ぎに、この基板111を４枚用意し、これらのうち３枚
の基板111に打ち抜きパターンとしてコンデンサ用打ち
抜き部分31B、ICベアチップ用打ち抜き部分41Cおよび厚
膜抵抗打ち抜き部分71A、71D、71D′をそれぞれ所定の
位置にレーザー加工により形成し、基板112、113および
114を得る。このような打ち抜き部分は、金型を用いて
も形成することができる。ついでこれら基板111、112、
113および114に重畳接続技術を用いて厚膜回路を形成す
る。
（第３図イ、ロ、ハ、ニ） すなわち、前記の基板11、112、113および114に厚膜回
路および厚膜抵抗を印刷した後、850℃で焼成し、つい
でガラス接着剤を印刷した後、これらの各基板を850℃
で焼成して多層配線基板を作製する。
路および厚膜抵抗を印刷した後、850℃で焼成し、つい
でガラス接着剤を印刷した後、これらの各基板を850℃
で焼成して多層配線基板を作製する。
以上のようにして得られた多層配線基板の打ち抜き部分
の凹部31にはコンデンサー３を実装し、また打ち抜き部
分の凹部41にはICベアチップ２を実装する。更に打ち抜
き部分の凹部71には、厚膜抵抗７が形成されており、ま
た該基板のICベアチップ２を有する凹部41はリッド４に
より気密封止する。
の凹部31にはコンデンサー３を実装し、また打ち抜き部
分の凹部41にはICベアチップ２を実装する。更に打ち抜
き部分の凹部71には、厚膜抵抗７が形成されており、ま
た該基板のICベアチップ２を有する凹部41はリッド４に
より気密封止する。
このようにして得られる多層配線基板とハーメチックパ
ッケージとを一体化した混成集積回路構造体をQFP型の
ものとするためには、該多層配線基板にリードハンダ付
けする。
ッケージとを一体化した混成集積回路構造体をQFP型の
ものとするためには、該多層配線基板にリードハンダ付
けする。
さらに、前記のような混成集積回路用多層配線基板は、
マザーボードに搭載されるが、QFP型のものはリードを
ハンダ付けするか、またはワイヤーボンデングし、CLCC
型のものはハンダ付けする。また上記の混成集積回路用
多層配線基板同士をさらに貼り合わせてもよいことは勿
論である。
マザーボードに搭載されるが、QFP型のものはリードを
ハンダ付けするか、またはワイヤーボンデングし、CLCC
型のものはハンダ付けする。また上記の混成集積回路用
多層配線基板同士をさらに貼り合わせてもよいことは勿
論である。
以上述べた説明から明らかなように、本発明において
は、予め所定の位置に規格化された寸法のそれぞれの大
きさの打ち抜きパターンを有する複数枚のセラミック基
板を重ね合わせ気密封止された空間に電子部品を配置す
ることによって多層配線基板とハーメチックバッケージ
とを一体化した混成集積回路構造体を形成しているの
で、集積度が向上して、小型化に適したものが得られ
る。
は、予め所定の位置に規格化された寸法のそれぞれの大
きさの打ち抜きパターンを有する複数枚のセラミック基
板を重ね合わせ気密封止された空間に電子部品を配置す
ることによって多層配線基板とハーメチックバッケージ
とを一体化した混成集積回路構造体を形成しているの
で、集積度が向上して、小型化に適したものが得られ
る。
さらにパッケージが、上記の混成集積回路構造体の形に
形成されているので、プリント基板等にハンダで表面実
装することができるともにパッケージ外径の寸法精度が
厚膜焼成の前後で変化することがなく、それによって初
期の基板加工精度が維持される。
形成されているので、プリント基板等にハンダで表面実
装することができるともにパッケージ外径の寸法精度が
厚膜焼成の前後で変化することがなく、それによって初
期の基板加工精度が維持される。
そして、本発明の製造方法によれば、多層配線基板とハ
ーメチックパッケージとを一体化した混成集積回路構造
体を製造する際に、凹部の形成にレーザーを用いる場合
は、プレス加工用の複雑な金型を必要とすることがな
く、重畳接続技術を用いるだけで、厚膜焼成炉で簡単に
かつ能率的に、しかも短納期で安価に上記混成集積回路
構造体を製造することができる。
ーメチックパッケージとを一体化した混成集積回路構造
体を製造する際に、凹部の形成にレーザーを用いる場合
は、プレス加工用の複雑な金型を必要とすることがな
く、重畳接続技術を用いるだけで、厚膜焼成炉で簡単に
かつ能率的に、しかも短納期で安価に上記混成集積回路
構造体を製造することができる。
特にこのような混成集積回路構造体およびその製造方法
により混成集積回路メーカーやASICメーカー向けに、短
納期でかつ安価な、多層配線基板とハーメチックパッケ
ージとを一体化した混成集積回路構造体（セミカスタム
パッケージ）を提供することができる。
により混成集積回路メーカーやASICメーカー向けに、短
納期でかつ安価な、多層配線基板とハーメチックパッケ
ージとを一体化した混成集積回路構造体（セミカスタム
パッケージ）を提供することができる。
第１図は、本発明のハーメチックパッケージが一体に組
み込まれている混成集積回路用多層配線基板の概要を示
す斜視図であり、そのａはQFP型を示し、またｂはCLCC
型を示す。 第２図は、第１図の多層配線基板のＩ−II線に沿って切
断した断面を示す断面図を示す。 第３図は、本発明の多層配線基板を構成するセラミック
基板の例を示す平面図である。 第４図は、本発明の別の多層配線基板を構成するセラミ
ック基板の別の例を示す平面図である。 符号の説明 A1……ハーメチックパッケージが一体に組み込まれてい
る混成集積回路用多層配線基板 １……多層配線用基板 11〜14、111〜114……アルミナ基板 ２……ICベアチップ ３……コンデンサ 41、31、71……凹部 41C、31B、71A、71D、71D′……打ち抜きパターン ５……ボンデングワイヤー ６……リード ７……厚膜抵抗 ８、９……スクライブライン 10……スルーホール
み込まれている混成集積回路用多層配線基板の概要を示
す斜視図であり、そのａはQFP型を示し、またｂはCLCC
型を示す。 第２図は、第１図の多層配線基板のＩ−II線に沿って切
断した断面を示す断面図を示す。 第３図は、本発明の多層配線基板を構成するセラミック
基板の例を示す平面図である。 第４図は、本発明の別の多層配線基板を構成するセラミ
ック基板の別の例を示す平面図である。 符号の説明 A1……ハーメチックパッケージが一体に組み込まれてい
る混成集積回路用多層配線基板 １……多層配線用基板 11〜14、111〜114……アルミナ基板 ２……ICベアチップ ３……コンデンサ 41、31、71……凹部 41C、31B、71A、71D、71D′……打ち抜きパターン ５……ボンデングワイヤー ６……リード ７……厚膜抵抗 ８、９……スクライブライン 10……スルーホール
Claims (2)
- 【請求項１】統一した外形寸法を有するセラミック基板
及び所定の位置に規格化されたそれぞれの寸法の大きさ
の打ち抜きパターンを有するセラミック基板を複数枚重
畳して形成された混成集積回路構造体において、該混成
集積回路構造体の表面にある電子部品を内蔵した凹部の
少なくとも１つにふたを有し、また該混成集積回路構造
体は、前記セラミック基板がガラス接着剤で気密封止さ
れた空間に電子部品が内蔵されていることを特徴とする
多層配線基板とハーメチックパッケージとを一体化した
混成集積回路構造体。 - 【請求項２】下記の（ａ）〜（ｆ）の工程、即ち （ａ）統一した外形寸法を有するセラミック基板の周辺
の所定の位置にスクライブラインを形成し、該ライン上
にスルーホールを設けると共に、該セラミック基板を複
数枚作製する工程 （ｂ）レーザーまたは金型、あるいはこの両者の併用に
よる打ち抜き成形によって、前記セラミック基板の一部
を使用して所定の位置に規格化されたそれぞれの寸法の
大きさの打ち抜きパターンを作製すると共に該セラミッ
ク基板を複数枚作製する工程 （ｃ）前記（ａ）と（ｂ）で作製したセラミック基板の
中から混成集積回路構造体を形成するに必要なセラミッ
ク基板を選択する工程 （ｄ）重畳接続技術により、前記複数枚のセラミック基
板から多層配線用基板を作製する工程 （ｅ）前記の複数の多層配線用基板によって形成された
前記打ち抜きパターン部分に電子部品を実装する工程 （ｆ）前記の多層配線用基板にガラス接着剤を介在させ
て融着し、該基板で囲まれ電子部品が実装された打ち抜
きパターン部分を気密封止する工程からなることを特徴
とする多層配線基板とハーメチックパッケージとを一体
化した混成集積回路構造体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300003A JPH07112101B2 (ja) | 1988-11-28 | 1988-11-28 | 混成集積回路用多層配線回路を有するハーメチックパッケージ構造体およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300003A JPH07112101B2 (ja) | 1988-11-28 | 1988-11-28 | 混成集積回路用多層配線回路を有するハーメチックパッケージ構造体およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146791A JPH02146791A (ja) | 1990-06-05 |
| JPH07112101B2 true JPH07112101B2 (ja) | 1995-11-29 |
Family
ID=17879558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63300003A Expired - Lifetime JPH07112101B2 (ja) | 1988-11-28 | 1988-11-28 | 混成集積回路用多層配線回路を有するハーメチックパッケージ構造体およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112101B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008226466A (ja) * | 2007-03-08 | 2008-09-25 | Daito Giken:Kk | Ｉｃ用治具、ｉｃソケット、及びｉｃ |
| JP5109422B2 (ja) * | 2007-03-16 | 2012-12-26 | 富士通セミコンダクター株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509757A (ja) * | 1973-06-02 | 1975-01-31 | ||
| JPS6457653A (en) * | 1987-08-27 | 1989-03-03 | Fujitsu Ltd | Mounting structure of hybrid integrated circuit component |
-
1988
- 1988-11-28 JP JP63300003A patent/JPH07112101B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02146791A (ja) | 1990-06-05 |
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