JPH03280496A

JPH03280496A - 多層基板の電子部品実装構造及びその実装方法

Info

Publication number: JPH03280496A
Application number: JP2080437A
Authority: JP
Inventors: Masayoshi Tsunemi; 常見　昌義
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 1990-03-28
Filing date: 1990-03-28
Publication date: 1991-12-11
Anticipated expiration: 2010-04-12
Also published as: JPH0734511B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、多層基板にチップ状の電子部品を実装する構
造及び実装方法に関するものである。

（従来の技術）近年、電子回路の小型化、高密度化に伴って、複数枚の
基板を積層してなる多層基板が多く用いられている。な
かでもセラミック多層基板は導体パターンを形成する際
に、高密度化が可能なため広く採用されている。また、
積層中に抵抗器やコンデンサ等の部品を内蔵し、より高
密度な部品実装を図った多層基板も知られている。

一方、基板に実装される電子部品自体の形状も小型化さ
れ、半導体電子部品においては基板上にチップ状の電子
部品を搭載すると共に、この電子部品と基板に形成され
た導体パターンとの間をワイヤーボンディングによって
接続し、電子部品の高密度実装を図っている。

さらに、基板へのチップ状電子部品の高密度実装を図る
ための技術としてＴ　Ａ　Ｂ　（Ｔａｐｅ　ＡｕｔＯｆ
ｆｌａｔｅｄ　Ｂｏｎｄｉｎｇ）技術か知られている。

これは第２ａ図に示すように、長いフィルムキャリヤ１
の１駒ごとにフィルムリード２を形成し、フィルムリー
ド２にチップ状の電子部品３をインナーリードボンディ
ングして、電子部品３の運搬を自動的に行う。さらに、
第２ｂ図に示すように、この電子部品３を基板４に実装
する際には、フィルムキャリヤ１からフィルムリード２
の部分を含めて電子部品３を切り離し、基板４に形成さ
れた導体パタン５にフィルムリード２を半田付けによっ
てアウターリードボンディングする。これにより、前述
したようにフィルムリード２か接続されたチップ状の電
子部品３を自動的に運搬することができる。

さらに、基板４への実装の際にワイヤーボンデインクを
行わずにすむので、第２ｂ図に示すようにチップ状の電
子部品３を積み重ねて実装することができ、部品の実装
密度を高めることができる。

（発明が解決しようとする課題）前述したＴＡＢ技術によって基板４上の少ない面積内に
多数のチップ状電子部品３を実装することが可能となっ
た。しかしながら、基板４上に電子部品３を積み重ねて
いるので、部品実装高さが増加し、電子回路全体の形状
を小型にすることができないという問題点があった。

本発明の目的は上記の問題点に鑑み、多層基板の少ない
面積内に複数のチップ状電子部品を高密度実装すること
ができると共に、部品実装高さを低減できる多層基板の
電子部品実装構造及びその実装方法を提供することにあ
る。

（課題を解決するための手段）本発明は上記の目的を達成するために、請求項（１）で
は、所定の導体パターンが形成された複数枚の基板を積
層してなる多層基板に、複数のチップ状の電子部品を実
装する多層基板の電子部品実装構造であって、前記電子
部品の実装位置に対応して所定形状の貫通孔を有し、該
貫通孔が対応するように隣接して積層された複数枚の基
板と、前記貫通孔に挿入され、前記基板の積層方向に所
定間隔をあけて重置された複数のチップ状の電子部品と
、該複数の電子部品のそれぞれを所定の基板の導体パタ
ーンに接続する複数のフィルムリードとからなる多層基
板の電子部品実装構造を提案する。

また、請求項（２）では、所定の導体パターンが形成さ
れた複数枚の基板を積層してなる多層基板に複数のチッ
プ状の電子部品を実装する多層基板の電子部品実装方法
であって、前記複数枚の基板のそれぞれに、前記電子部
品の実装位置に対応して所定形状の貫通孔を形成すると
共に、前記各基板の所定位置にスルーホールを形成し、
前記各基板のそれぞれに所定の導体パターンを形成する
と共に、前記複数枚の基板を隣接させ、かつ前記各基板
の貫通孔を対応させ、該複数枚の基板を積層して前記複
数の貫通孔からなる部品配置孔を有する多層基板を形成
した後、フィルムリードにインナーリードボンディング
されたチップ状の電子部品を前記部品配置孔に挿入し、
該電子部品のフィルムリード゛を対応する基板の導体？
々ターンにアウターリードボンディングし、この後、該
電子部品に所定間隔をあけて、同様にフィルムリードに
インナーリードボンディングされた他のチップ状の電子
部品を重置し、該電子部品のフィルムリードを対応する
基板の導体パターンにアウターリードボンディングする
多層基板の電子部品実装方法を提案する。

（作　用）本発明の請求項（１）によれば、貫通孔を対応させて複
数枚の基板が積層される。また、前記貫通孔にチップ状
の電子部品が挿入され、該電子部品は対応する基板の導
体パターンにフィルムリードを介して接続される。さら
に、この電子部品に対して、前記基板の積層方向に所定
間隔をあけて他のチップ状の電子部品が重置され、該電
子部品は対応する基板の導体パターンにフィルムリード
を介して接続される。同様にして、１つの貫通孔に所定
個数の電子部品が挿入され、フィルムリードを介して対
応する基板の導体パターンに接続される。

また、請求項（２）によれば、複数枚の基板のそれぞれ
に、電子部品の実装位置に対応して所定形状の貫通孔が
形成されると共に、各基板のそれぞれの所定位置にスル
ーホールが形成され、さらに所定の導体パターンが形成
される。この後、前記貫通孔を対応させて、前記複数枚
の基板が隣接され、これら複数枚の基板が積層されて多
層基板が形成される。この後、フィルムリードにインナ
ーリードボンディングされたチップ状の電子部品が前記
複数の貫通孔からなる部品配置孔に挿入され、該電子部
品のフィルムリードが対応する基板の導体パターンにア
ウターリードボンディングされる。

さらに、この電子部品に所定間隔をあけて、同様にフィ
ルムリードにインナーリードボンディングされた他のチ
ップ状の電子部品が重置され、該電子部品のフィルムリ
ードが対応する基板の導体パターンにアウターリードボ
ンディングされる。

（実施例）第１ａ図は本発明の一実施例の要部を示す側面断面図、
第１ｂ図は一実施例を示す分解斜視図である。図におい
て、１０はセラミック材からなる５枚の基板１１〜１５
を積層してなる多層基板である。最上層に位置する第１
の基板１１と、この第１の基板１１の下側に積層された
第２乃至第５の基板１２〜１５のそれぞれには、チップ
状の電子部品１６．１７の実装位置に対応して所定形状
の貫通孔１１ａ、１２ａ、１３ａ、１４ａ、１５ａが形
成されている。本実施例では、これらの貫通孔１１ａ、
１２ａ、１３ａ、１４ａ、１５ａに２個のチップ状電子
部品１６．１７を重ねて挿入し、実装している。即ち、
第１乃至第３の基板１１〜１３のそれぞれには、下側に
位置する電子部品１６の形状よりも大きく、かつ電子部
品１７を挿入可能な形状の貫通孔１１ａ、１２ａ、１３
ａが形成されている。第４及び第５の基板１４，１５に
は貫通孔１１ａ、１２ａ、１３ａよりも小さく、かつ電
子部品１７を挿入可能な貫通孔１４ａ１５ａか形成され
ている。これらの貫通孔１１ａ。

１２ａ、１３ａ、１４ａ、１５ａが連結されて部品配置
孔１８か形成される。また各基板１１〜１５のそれぞれ
には、所定位置に複数のスルーホール１９か形成される
と共に、所定の導体パターン２０が形成されている。

さらに、多層基板１０へは前述したＴＡＢ技術によって
電子部品１６．１７が実装される。即ち、第２ａ図に示
すフィルムキャリヤ１によって搬送された電子部品１６
は、フィルムキャリヤ１からフレームリード２の部分を
含めて切り離され、部品配置孔１８の下部に挿入された
後、フレームリード２が貫通孔１４ａの周縁部、即ち第
４の基板１４の上面に形成された導体パターン２０に半
田付けによってアウターリードボンディングされる。

このとき、電子部品１６とフレームリード２とのインナ
ーリードボンディング部分は上側に位置される。また、
電子部品１６．１７の表面及びインナーリードボンディ
ング部分には絶縁のため予めエポキシ系保護樹脂Ｅが塗
布されている。この後、前述と同様にして電子部品１７
が電子部品１６の上部に所定間隔をあけて重置され、こ
の電子部品１７のフレームリード２は貫通孔１１ａの周
縁部、即ち第１の基板１１の上面に形成された導体７寸
ターン２０にアウターリードボンディングされる。

次に、前述した構成における多層基板１０への電子部品
１６．１７の実装方法を説明する。

まず、高温度で焼結する前のセラミ・ンクからなる第１
乃至第５の基板１１〜１５のそれぞれに金型を用いて所
定のスルーホール１９を形成する。

また、これと同時に第１乃至第５の基板１１〜１５のそ
れぞれに前述した貫通孔１１ａ、’１２ａ。

１３ａ、１４ａ、１５ａを形成する。この後、各基板１
１〜１５の表面にＡｇ系ペースト及びＡｕペーストを用
いて、所定の導体パターン２０をスクリーン印刷すると
共に、各スルーホール１９の内部にＡｇ系ペーストを充
填する。

次に、第１乃至第５の基板１１〜１５を前述した順序で
積層して圧着する。さらに、脱ノくインダ処理を行った
後、積層した第１乃至第５の基板１１〜１５を所定温度
、例えば９４０°Ｃの温度で焼結する。次いで第１及び
第５の基板１１．１５の表面に電極、抵抗及びオーバー
コートガラス等（図示せず）を印刷し、乾燥し、焼成し
て多層基板１０を形成する。この後、前記電極上に半田
スクリーンを用いてクリーム半田を印刷し、コンデンサ
等の部品（図示せず）をマウントした後、図示せぬりフ
ロー装置によて半田付けを行う。

一方、チップ状の電子部品１６．１７は周知の転写バン
ブ方式によってフィルムキャリヤ１のフィルムリード２
にインナーリードボンディングされる。この後、電子部
品１６．１７の表面及びインナーリードボンディング部
分にエポキシ系保護樹脂Ｅを塗布する。次いで、電子部
品１６．１７の電気的な検査を行った後、部品配置孔１
８の下部に挿入される電子部品１６をフィルムキャリヤ
１からフィルムリード２を含めて切り離すと共に、図示
せぬ搬送装置によって、切り離された電子部品１６を真
空吸着して多層基板１０の部品配置孔１８の位置に搬送
し、部品配置孔１８の下部に挿入する。さらに、フィル
ムリード２と第４の基板１４の上面に形成された導体パ
ターン２０との位置合わせを行い、半田付けによってア
ウターリドボンディングする。

次に、前述と同様にして電子部品１７をフィルムキャリ
ヤ１から切り離し、部品配置孔１８に挿入して電子部品
１６の上に所定間隔をあけて重置する。さらに、電子部
品１７のフィルムリードと第１の基板１１の上面に形成
された導体／＜ターン２０との位置合せを行い、アウタ
ーリードボンディングする。この後、電子部品１６．１
７の表面にシリコーン樹脂（図示せず）を塗布する。

前述したように、本実施例によれば、多層基板の少ない
面積内に複数のチップ状電子部品１６゜１７を高密度で
実装することができる。さらに、前記電子部品１６．１
７の実装高さを従来よりも低減することができるので、
電子回路全体の形状を小型にすることが可能となる。

尚、本実施例では、第１乃至第５の基板１１〜１５によ
って多層基板１０を構成したが、これに限定されること
はない。

また、本実施例では２個のチップ状電子部品１６．１７
を積み重ねて貫通孔１１ａ、１２ａ。

１３ａに挿入し、多層基板１０に実装したが、２個以上
の電子部品を積み重ねて実装するようにしても同様の効
果を得ることができる。

さらに、本実施例ではセラミックによって多層基板１０
を形成したが、これに限定されないことは言うまでもな
いことである。

（発明の効果）以上説明したように本発明の請求項（１）によれは、基
板に形成された貫通孔に複数のチップ状の電子部品が積
み重ねて挿入実装されるので、多層基板の少ない面積内
に複数のチップ状電子部品を高密度実装することができ
る。さらに、部品実装高さを低減できるので、電子回路
全体の形状を小型にすることができる。

また、請求項（２）によれば、多層基板に部品配置孔を
容易に形成することができる。さらに、フィルムリード
によってチップ状の電子部品を前記多層基板の導体パタ
ーンに接続しているので、前記部品配置孔に複数のチッ
プ状電子部品を挿入して実装することができる。これに
より、前記多層基板の少ない面積内に複数のチップ状電
子部品を高密度実装することができると共に、部品実装
高さを低減できるので、電子回路全体の形状を小型にす
ることができるという非常に優れた効果を発揮するもの
である。

【図面の簡単な説明】

第１ａ図は本発明の一実施例の要部を示す側面断面図、
第１ｂ図は一実施例を示す分解斜視図、第２ａ図はＴＡ
Ｂ技術を説明する図、第２ｂ図はＴＡＢ技術による部品
実装例を示す図である。１・・・フィルムキャリヤ、２・・・フィルムリード、
１０・・・多層基板、１１〜１５・・・第１乃至第５の
基板、ｌｌａ、１２ａ、１３ａ、１４ａ、１５ａ・・・
貫通孔、１６．１７・・・チップ状電子部品、１８・・
・部品配置孔、１９・・・スルーホール、２０・・・導
体パターン。実施例を〒です分解１（祝図第１ｂ図

Claims

【特許請求の範囲】

（１）所定の導体パターンが形成された複数枚の基板を
積層してなる多層基板に、複数のチップ状の電子部品を
実装する多層基板の電子部品実装構造であって、前記電子部品の実装位置に対応して所定形状の貫通孔を
有し、該貫通孔が対応するように隣接して積層された複
数枚の基板と、前記貫通孔に挿入され、前記基板の積層方向に所定間隔
をあけて重置された複数のチップ状の電子部品と、該複数の電子部品のそれぞれを所定の基板の導体パター
ンに接続する複数のフィルムリードとからなる、ことを特徴とする多層基板の電子部品実装構造。
（２）所定の導体パターンが形成された複数枚の基板を
積層してなる多層基板に複数のチップ状の電子部品を実
装する多層基板の電子部品実装方法であって、前記複数枚の基板のそれぞれに、前記電子部品の実装位
置に対応して所定形状の貫通孔を形成すると共に、前記各基板の所定位置にスルーホールを形成した後、前記各基板のそれぞれに所定の導体パターンを形成する
と共に、前記複数枚の基板を隣接させ、かつ前記各基板の貫通孔
を対応させ、該複数枚の基板を積層して前記複数の貫通
孔からなる部品配置孔を有する多層基板を形成した後、フィルムリードにインナーリードボンディングされたチ
ップ状の電子部品を前記部品配置孔に挿入し、該電子部品のフィルムリードを対応する基板の導体パタ
ーンにアウターリードボンディングし、この後、該電子
部品に所定間隔をあけて、同様にフィルムリードにイン
ナーリードボンディングされた他のチップ状の電子部品
を重置し、該電子部品のフィルムリードを対応する基板の導体パタ
ーンにアウターリードボンディングする、ことを特徴と
する多層基板の電子部品実装方法。