JPS6360611A - 差動入力差動出力型増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は差動入力差動出力型増幅器において、入力イン
ピーダンスを高く設定すると系の安定性が悪くなる従来
例の問題点を解決するため、差動入力を直接２個の人力
段ＦＥＴのゲートに供給し、この入力段ＦＥＴから２ｆ
Ｉのカレントミラー回路を介してその間から差動出力を
取出づ゛構成とすることにより、 従来のものと同じ利１ｑを持ち、かつ、入力インピーダ
ンスが高く、系の安定性が良好な回路を得るようにした
ものである。

〔産業上の利用分野〕

本発明は差動入力差動出力型増幅器に関する。

特に、微小信号の差動入力差動出力型増幅器においては
、入力インピーダンスが高いことが重要であり、このよ
うな増幅器が必要とされている。

〔従来の技術〕

第６図は従来の差動増幅器の一例を示す。入力側子１１
．１２に印加された入力電圧Ｖ＋　、Ｉ２はその差をと
られて出力端子２に出力電圧Ｖｏとして取出される。こ
の回路の利１ｑは、となり、出力電圧Ｖｏは、 となる。又、入力電圧ｖ１の変化分をΔＶＩ、入力電流
１１の変化分をΔｒ１とすると、この回路の入力インピ
ーダンスＺは、 〔発明が解決しようとする問題点〕 上記従来のものは、利得Ｒ２／Ｒ１を得るための抵抗Ｒ
１が入力側子１１．１２に直接接続されており、これに
より、ＤＣ的にパスがあって電流１１．１２が流れ、入
力インピーダンスＺが比較的低い問題点があった。

又、利（ｑを一定にして入力インピーダンスＺを高くし
ようとすると必然的に抵抗Ｒ１とＲ２の値を大にしなけ
ればならず、このようにすると、抵抗Ｒ２の寄生容量等
により安定性が悪化する問題点があった。

〔問題点を解決するための手段〕

本発明になる差動入力差動出力型増幅器は、第１図に示
す如く、 入力側子（１１，１２）に入来する差動入力（ＶＩ　、
Ｉ２　）を直接夫々のゲートに供給される２個の入力段
ＦＥＴ（Ｔｓ、Ｉ４　）と、入力段ＦＥＴ　（Ｔｓ　、
　Ｉ４　）の夫々のソースに同じ抵抗値の抵抗（Ｒ＋　
）を夫々介して共通の第１の定電流源（Ｉ３）に接続さ
れた入力側゛電流回路と、入力段ＦＥＴ　（Ｔｓ　、Ｔ
ａ　）の夫々のドレインに別のＦＥＴ　（Ｔ＋　、Ｔｓ
　、及び、Ｉ２　、７６　）で構成されるカレントミラ
ー回路を介して夫々同じ電流値の第２の定電流源（Ｉ４
）を接続され、別のＦＥＴ　（Ｔ＋　、Ｔｓ　、及び、
Ｉ２　、　Ｔｓ　）と第２の定電流源（Ｉ４）との接続
点の間に同じ抵抗値の抵抗（Ｒ２）を２個直列に接続さ
れた出力側電流回路と、出力側電流回路における上記別
のＦ　Ｅ　Ｔ（Ｔ＋　、Ｔｓ　、及び、Ｉ２．Ｔａ）と
上記第２の定電流１１ｕ（Ｉａ）との夫々の接続点より
差動出力（Ｖｏ　＋　、　Ｖｏ　２　）を取出す出力端
子（２１゜２２）とより構成してなる。

〔作用〕

差動入力を（ＶＩ　　Ｉ２）、利得をＲ２／Ｒ１とする
と、差動出力（Ｖ０１　　Ｖ０２）は（Ｒ２／Ｒ１＞　
・（ＶＩ　−Ｉ２　）　となり、従来回路と同じ利得Ｒ
２／Ｒ１を持ち、かつ、差動入力を直接２個の入力段Ｆ
ＥＴ　　Ｔｓ　、Ｉ４に供給しているところから入力イ
ンピーダンスの高い差動入力差動出力型増幅器を得るこ
とかできる。

〔実施例〕

第１図は本発明になる差動入力差動出力型増幅器の第１
実施例の回路図を示す。同図において、入ノｊ端子１１
、１ｚｔＬ夫々直接ＭＯ８ＦＥＴＴ３　、Ｉ４のゲート
に接続されており、ＦＥＴＴ３　、Ｔａのソースは抵抗
Ｒ１を介して共通に定電流源■４に接続されており、そ
のドレインはＭＯＳＦＥＴ　　Ｔ＋　、Ｉ２のドレイン
及びゲートに接続されている。ＦＥＴ　　Ｔ＋　、Ｉ２
のソースは電源に接続されており、そのトレイン及びゲ
ートはＭＯＳＦＥＴ　　Ｔｓ　、Ｔｓ　（７）ゲートに
接続されている。ＦＥＴ　　Ｔａ　、Ｔｓにて第１のカ
レントミラー回路、ＦＥＴ　　Ｔ２．Ｔ６にて第２のカ
レントミラー回路が構成されている。

ＦＥＴＴｓ、Ｔｓのソースは電源に接続されており、そ
のドレインは夫々出力端子２＋　、２２に接続されてい
ると共に、夫々定電流源Ｉ４に接続されている。ＦＥＴ
　　Ｔｓ　、Ｔｓの各ドレイン間には２個の抵抗Ｒ２が
直列に接続されている。

ここで、ＦＥＴ　　Ｔａ　、Ｔ２　、Ｔｓ　、Ｔｓの電
流増幅率を夫々βＴ１．βＴ２．βＴ５．βＴ６とし、
ＦＥＴ　　Ｔ３　、Ｔａの相互コンダクタンスを夫々ｑ
、ｑＩｌ１丁、とすると、 Ｔ３ なる条件を満足するとき、出力差動利得はＲ２／Ｒ＋　
となり、差動出力（Ｖｏ　＋　　Ｖｏ　２　）は、とな
る。以下、これについて説明する。

いま、ＶＩ　＝Ｖ２　（７）定常時（７）ＦＥＴ　　Ｔ
３のソース電位をＶ３Ａ、定電流源■３と抵抗Ｒ１との
接続点の電位をＶＡとすると、ＶＩ　　Ｖ２＝Δｖ１の
ように入力側子１１が変動した場合、ＦＥＴ　　Ｔ３の
ソース電位はＶ３Ａ＋Δ■１になり、定電流源Ｉ３と抵
抗Ｒ＋　どの接続点の電位はになる。これにより、ＦＥ
Ｔ　　Ｔ３側の抵抗Ｒ１に流れる電流は、 になり、ＦＥＴ　　ＴＡ側の抵抗Ｒ１に流れる電流は、 となる。ここに、ＶＡ　ＡはＦＥＴ　　Ｔｓのソース電
位である。

従って、ＦＥＴ　　Ｔｆ側の抵抗Ｒ＋に流れる電流の変
化分は、 Δｖ１ ２Ｒ＋ となり、ＦＥＴ　　Ｔ４側の抵抗Ｒ１に流れる電流の変
化分は、 一ΔＶ１ ２Ｒ＋ となる。電流変化分へＶ＋／２Ｒ＋はカレントミラーと
してＦＥＴ　　Ｔａを介してｔ＝　Ｅ　Ｔ　　王５に流
れる一方、電流変化分−（ΔＶ＋／２Ｒ＋）はカレント
ミラーとしてＦＥＴ　　Ｔ２を介してＦＥＴ　　Ｔｓに
流れる。この場合、電流変化分ΔＶ１／２Ｒ１は２個の
抵抗Ｒ２を介して右側の定電流源Ｉ４に流れ、この２個
の抵抗Ｒ２にはなる電圧を生じ、これが出力端子２＋　
、２２間より取出されて差動出力（Ｖｏ　＋　　Ｖｏ　
２　）となる。

一方、前述の条件を、 にすると、差動出力（Ｖｏ　＋−Ｖ０２）は、となる。

このように、本発明の差動入力差動出力型増幅器は、入
力側子１１．１２に直接ＭＯ８ＦＥＴＴ３　、Ｔ４のゲ
ートが接続されているので、第６図示の従来回路に比し
て入力インピーダンスを高くとりｌ？　（ＤＣ的にパス
がない）、この場合、従来回路と同じ利得Ｒ２／Ｒ＋を
有する。

次に、ＦＥＴ　　Ｔａ　、Ｔｓ　、或いは、Ｆ　Ｅ　Ｔ
Ｔ２　、Ｔｓによるカレントミラー回路の消！￥電力に
ついて考えてみる。第１図示の回路のカレントミラー回
路の概略を示すと第２図に示す如くとなる。同図におい
て、入力側電流■１は入力側トランジスタＱ１を経て流
れる一方、この入力側電流１１に比例した大きさの出力
側電流■２が出力側トランジスタＱ２を経て流れる。

ここで、トランジスタＱ＋　、Ｑ２の電流増幅率を夫々
β１．β２とすると、出力側電流Ｉ２は、ｌ２−（β２
／β１）■１　　　　　　　（１）となる。ここで、入
力側電流１＋の微小変化分又は実信号成分をΔＩＩ、入
力側電流１１のＤＣ成分（一定）をＩＩ　ｏｃとすると
、入力側電流１１は Ｉｔ　＝ｌＩ　ＤＣ＋Δ１１　　　　　　　　■となり
、（１）式、２式より、出力側電流１２はｌ２＝（β２
／β１）・（ＩＩＤｃ十Δ１１）■ となる。

ところで、本発明では回路構成上、出力側電流Ｉ２に入
力側電流１１のＤＣ成分を取出したくない。つまり、主
として（β２／β１）・Δ１１を得たい。このような場
合、上記０式中、（β２／β１）・ＩＩｏｃの項は余分
であり、出力側電流Ｉ２にはこの（β２／βＩ）・ＩＩ
ｏｃなる比較的大きな電流が流れ、この分だけ消￥１電
力が多くなる不都合を生じる。

第３図は上記不都合を除去した本発明になる差動入力差
動出力型増幅器の第２実施例の回路図を示し、同図中、
第１図と同一構成部分には同一番号、同一符号を付す。

同図において、ＭＯ３ＦＥＴＴ＋’　はＦＥＴ　　Ｔ＋
　と並列に接続されており、ＭＯＳＦＥＴ　　Ｔ２’　
はＦＥＴ　　Ｔ２と並列に接続されている。ＦＥＴ　　
Ｔ＋　’　、Ｔ２　’　のゲートは共通にＤＣバイアス
端子３に接続されている。つまり、ＦＥＴ　　Ｔ＋　、
Ｔ＋　’　、Ｔｓにて第１のカレントミラー回路、ＦＥ
Ｔ　　Ｔ２　、、Ｔ２　’　。

Ｔ６にて第２のカレントミラー回路が構成されている。

いま、一方のカレントミラー回路の概略を第４図に示し
、その原理図を第５図に示す。

第５図において、入力側電流１１は一定電流Ｉ　ｎとし
て定電流ｇｉＡに流れると共に、電流１１２として入力
側トランジスタＱ１を経て流れる。このように、定電流
源Ａを設けたため、入力側電流１１のＤＣ成分はこの定
電流源Ａを経て流れる一定電流１　＋＋分だけ少なくな
る。従って、前記０式より、出力側電流１２は、 １２＝ （β２／β＋　）　　（（Ｉｔ　ｏｃ−Ｉｎ　＞十Δ１
１））となり、（β２／β１）・１１１だけ第２図示の
回路のものよりも省電力化を図り得る。

これと同様に、第４図において、入力側電流Ｉ＋は電流
Ｉ　ｎとしてトランジスタＱ３を経て流れると共に、電
流ｒ　１２として入力側トランジスタＱ１を経て流れる
。この場合、トランジスタＱ３のドレイン飽和領域（５
ａｔｕｒａｔｉｏｎ領域）におけるドレイン・ソース間
電圧対ドレイン・ソース電流特性の傾きＲｏｓが充分大
であるとすれば、端子３からＤＣバイアスにより定流１
　ｕを任意の大きさに設定できる。従って、前記４）式
中、Ｉ＋ｏｃ＝ｈ！に設定することもでき、ＤＣ成分を
全く無視し得る程度にすることができる。

このように、第３図示の第２実施例のものは、第１図示
の第１実施例のものに比して省電力化を図り得る。その
伯の動作は第１実施例と同様であるので、その説用を省
略する。

〔発明の効果〕

本発明によれば、従来回路と同じ利得を有し、かつ、入
力インピーダンスの高い増幅器を得ることができ、従来
のものに比して系を安定にし１ｑ、更に、主として交流
信号をカレントミラーすることで省電力化を図り得る等
の特長を有する。

【図面の簡単な説明】

第１図は本発明の第１実施例の回路図、第２図は一般の
カレントミラー回路の回路図、第３図は本発明の第２実
施例の回路図、第４図は本発明におけるカレントミラー
回路の回路図、 第５図は本発明におけるカレントミラー回路の原理図、 第６図は従来の回路図である。 図にＪ３いて、 ＩＩ、１２は差動入力側子、 ２１．２２は差動出力端子、 ３はＤＣバイアス端子、 ■１〜Ｔｓ　、Ｔ＋　’　、Ｔ２’はＦＥＴ、Ｒ＋　、
Ｒ２は抵抗、 １３．１４は定電流源である。

Claims (2)

【特許請求の範囲】
1. （１）入力端子（１＿１、１＿２）に入来する差動入力
   （Ｖ＿１、Ｖ＿２）を直接夫々のゲートに供給される２
   個の入力段ＦＥＴ（Ｔ＿３、Ｔ＿４）と、該入力段ＦＥ
   Ｔ（Ｔ＿３、Ｔ＿４）の夫々のソースに同じ抵抗値の抵
   抗（Ｒ＿１）を夫々介して共通の第１の定電流源（Ｉ＿
   ３）に接続された入力側電流回路と、 該入力段ＦＥＴ（Ｔ＿３、Ｔ＿４）の夫々のドレインに
   別のＦＥＴ（Ｔ＿１、Ｔ＿５、及び、Ｔ＿２、Ｔ＿６）
   で構成されるカレントミラー回路を介して夫々同じ電流
   値の第２の定電流源（Ｉ＿４）を接続され、該別のＦＥ
   Ｔ（Ｔ＿１、Ｔ＿５、及び、Ｔ＿２、Ｔ＿６）と該第２
   の定電流源（Ｉ＿４）との接続点の間に同じ抵抗値の抵
   抗（Ｒ＿２）を２個直列に接続された出力側電流回路と
   、 該出力側電流回路における上記別のＦＥＴ （Ｔ＿１、Ｔ＿５、及び、Ｔ＿２、Ｔ＿６）と上記第２
   の定電流源（Ｉ＿４）との夫々の接続点より差動出力（
   Ｖ＿０＿１、Ｖ＿０＿２）を取出す出力端子（２＿１、
   ２＿２）とより構成してなることを特徴とする差動入力
   差動出力型増幅器。
2. （２）該カレントミラー回路は、入力側トランジスタ（
   Ｔ＿１又はＴ＿２）に並列に定電流回路（Ｔ＿１′と３
   、又は、Ｔ＿２′と３）を接続してなることを特徴とす
   る特許請求の範囲第１項記載の差動入力差動出力型増幅
   器。