JPH07112154B2 - Ｐｌｌ周波数シンセサイザ回路 - Google Patents
Ｐｌｌ周波数シンセサイザ回路Info
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- JPH07112154B2 JPH07112154B2 JP63162225A JP16222588A JPH07112154B2 JP H07112154 B2 JPH07112154 B2 JP H07112154B2 JP 63162225 A JP63162225 A JP 63162225A JP 16222588 A JP16222588 A JP 16222588A JP H07112154 B2 JPH07112154 B2 JP H07112154B2
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- frequency
- signal
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、PLL回路（フェーズロックループ回路）を用
いて基準信号に対して周波数変調（以下、FMまたはFM変
調という）を行うPLL周波数シンセサイザ回路に関する
ものである。
いて基準信号に対して周波数変調（以下、FMまたはFM変
調という）を行うPLL周波数シンセサイザ回路に関する
ものである。
（従来の技術） PLL回路は、同調回路、復調回路、変調回路等の種々の
用途に用いられており、その基本構成図を第２図に示
す。
用途に用いられており、その基本構成図を第２図に示
す。
このPLL回路は、一定の基準周波数Finと分周後の分周信
号φinとの位相を比較し、それに応じた電圧V0を出力す
る特性V0/φin＝Kdの位相比較器１を備え、その位相比
較器１に対してループ状に、特性Vin/V0＝Ｆ（ｓ）（但
し、s;ラプラス演算子）のループフィルタ２、特性φ0/
Vin＝Kv/Sの電圧制御発振器（以下、VCOという）３、及
び分周比φ0/φin＝1/Nの分周器４が接続されている。
号φinとの位相を比較し、それに応じた電圧V0を出力す
る特性V0/φin＝Kdの位相比較器１を備え、その位相比
較器１に対してループ状に、特性Vin/V0＝Ｆ（ｓ）（但
し、s;ラプラス演算子）のループフィルタ２、特性φ0/
Vin＝Kv/Sの電圧制御発振器（以下、VCOという）３、及
び分周比φ0/φin＝1/Nの分周器４が接続されている。
以上の構成において、基準周波数Finの位相と分周器４
から出力される分周信号φinの位相とは、位相比較器１
で比較され、その出力電圧V0がループフィルタ２で高周
波分を除去された後、電圧Vinの形でVCO3に供給され
る。すると、VCO3は電圧Vinに対応して発振周波数が変
化し、その発振周波数の信号φ０が分周器４で1/Nに分
周された後、信号φinの形で位相比較器１にフィードバ
ックされる。
から出力される分周信号φinの位相とは、位相比較器１
で比較され、その出力電圧V0がループフィルタ２で高周
波分を除去された後、電圧Vinの形でVCO3に供給され
る。すると、VCO3は電圧Vinに対応して発振周波数が変
化し、その発振周波数の信号φ０が分周器４で1/Nに分
周された後、信号φinの形で位相比較器１にフィードバ
ックされる。
PLL回路の動作は、ループフィルタ２における入出力特
性Ｆ（ｓ）の帯域内と帯域外とで大きく異なり、帯域内
ではすべての位相変動を押えるように作動する。このこ
とは、帯域内では通常の方法でFM変調がかけられないと
いうことになる。帯域外FMとは、Ｆ（ｓ）の帯域外の変
調周波数によるFM変調を意味する。また、帯域内FMと
は、Ｆ（ｓ）の帯域内の変調周波数によるFM変調を意味
する。
性Ｆ（ｓ）の帯域内と帯域外とで大きく異なり、帯域内
ではすべての位相変動を押えるように作動する。このこ
とは、帯域内では通常の方法でFM変調がかけられないと
いうことになる。帯域外FMとは、Ｆ（ｓ）の帯域外の変
調周波数によるFM変調を意味する。また、帯域内FMと
は、Ｆ（ｓ）の帯域内の変調周波数によるFM変調を意味
する。
従来、この種のPLL回路を用いてFM変調を行うためのPLL
周波数シンセサイザ回路としては、例えば次のようなも
のがあった。
周波数シンセサイザ回路としては、例えば次のようなも
のがあった。
第３図は、従来の帯域外FM用のPLL周波数シンセサイザ
回路を示す構成図である。
回路を示す構成図である。
このPLL周波数シンセサイザ回路では、ループフィルタ
２の出力側に加算器10を設け、その加算器10により、ル
ープフィルタ２の出力と変調信号Sinとを加算してその
加算結果をVCO3に供給する構成になっている。変調信号
SinとVCO3の出力周波数Foutは、次式のように表わされ
る。
２の出力側に加算器10を設け、その加算器10により、ル
ープフィルタ２の出力と変調信号Sinとを加算してその
加算結果をVCO3に供給する構成になっている。変調信号
SinとVCO3の出力周波数Foutは、次式のように表わされ
る。
この（１）式を図示すると、第４図のような帯域外FMの
特性図が得られる。第４図から明らかなように、横軸に
変調周波数、縦軸に変調感度をとった場合、Ｆ（ｓ）の
帯域外において変調感度が２πKvという一定の周波数偏
移のFMが得られるので、変調感度が一定となる帯域を利
用することにより、的確な帯域外FMが行える。
特性図が得られる。第４図から明らかなように、横軸に
変調周波数、縦軸に変調感度をとった場合、Ｆ（ｓ）の
帯域外において変調感度が２πKvという一定の周波数偏
移のFMが得られるので、変調感度が一定となる帯域を利
用することにより、的確な帯域外FMが行える。
変調帯域幅をループ帯域幅より低いところまで拡張する
必要がある場合には、例えば第５図に示すような帯域内
FM用のPLL周波数シンセサイザ回路が提案されている。
必要がある場合には、例えば第５図に示すような帯域内
FM用のPLL周波数シンセサイザ回路が提案されている。
このPLL周波数シンセサイザ回路は、第２図のPLL回路に
おいて、特性Ｅ（ｓ）の積分器11で変調信号Sinを積分
し、その積分器11の出力V1と位相比較器１の出力とを加
算器12で加算し、その加算結果をループフィルタ２に与
える構成になっている。変調信号Sinと出力周波数Fout
は、次式のように表わせる。
おいて、特性Ｅ（ｓ）の積分器11で変調信号Sinを積分
し、その積分器11の出力V1と位相比較器１の出力とを加
算器12で加算し、その加算結果をループフィルタ２に与
える構成になっている。変調信号Sinと出力周波数Fout
は、次式のように表わせる。
もしラプラス演算子が十分小さければ、Ｅ（ｓ）＝A/S
（但し、A;定数）として（２）式は（３）式のように近
似される。
（但し、A;定数）として（２）式は（３）式のように近
似される。
（３）式を図示すると、第６図のような帯域内FMの特性
図が得られる。第６図に示すように、横軸に変調周波
数、縦軸に変調感度をとった場合、Ｆ（ｓ）の帯域内に
おいて変調感度が２πNA/Kdという一定の周波数変移が
得られるので、変調感度が一定となる帯域を利用するこ
とにより、高精度な帯域内FMが得られる。
図が得られる。第６図に示すように、横軸に変調周波
数、縦軸に変調感度をとった場合、Ｆ（ｓ）の帯域内に
おいて変調感度が２πNA/Kdという一定の周波数変移が
得られるので、変調感度が一定となる帯域を利用するこ
とにより、高精度な帯域内FMが得られる。
従って、第３図の帯域外FMと第５図の帯域内FMとを合成
し、それら両者の変調感度が一定となるように設定すれ
ば、低い変調周波数からFM変調を行なうことができ、広
帯域な搬送周波数が得られる。
し、それら両者の変調感度が一定となるように設定すれ
ば、低い変調周波数からFM変調を行なうことができ、広
帯域な搬送周波数が得られる。
（発明が解決しようとする課題） しかしながら、上記構成の回路では、次のような課題が
あった。
あった。
広帯域な搬送周波数を得るためには、第３図の帯域外FM
と第５図の帯域内FMとを合成し、それら両者の変調感度
が一定となるように設定しなければならないため、部品
点数が増加して回路が複雑になると共に、コスト高にな
るという問題があり、それらを解決することが困難であ
った。
と第５図の帯域内FMとを合成し、それら両者の変調感度
が一定となるように設定しなければならないため、部品
点数が増加して回路が複雑になると共に、コスト高にな
るという問題があり、それらを解決することが困難であ
った。
本発明は前記従来技術が持っていた課題として、部品点
数の増加による回路の複雑化とコスト高の点について解
決したPLL周波数シンセサイザ回路を提供するものであ
る。
数の増加による回路の複雑化とコスト高の点について解
決したPLL周波数シンセサイザ回路を提供するものであ
る。
（課題を解決するための手段） 本発明は、前記課題を解決するために、基準信号と分周
信号の位相を比較する位相比較器と、前記位相比較器の
出力の低周波分のみを通過させるループフィルタと、前
記ループフィルタの出力に変調信号を加える加算器と、
前記加算器の出力電圧に応じた周波数の出力信号を送出
するVCOと、前記VCOの出力信号を所定の分周数で分周し
て前記分周信号を出力する分周器とを、備えたPLL周波
数シンセサイザ回路において、次のような手段を講じて
いる。
信号の位相を比較する位相比較器と、前記位相比較器の
出力の低周波分のみを通過させるループフィルタと、前
記ループフィルタの出力に変調信号を加える加算器と、
前記加算器の出力電圧に応じた周波数の出力信号を送出
するVCOと、前記VCOの出力信号を所定の分周数で分周し
て前記分周信号を出力する分周器とを、備えたPLL周波
数シンセサイザ回路において、次のような手段を講じて
いる。
すなわち、本発明では、複数個の並列抵抗が固定抵抗に
分岐接続され、それらの抵抗分割比によって前記変調信
号のレベルを変化させる変調信号レベル補正用の抵抗分
割回路と、抵抗駆動データとそのデータに対応する分周
数データとを有する２進コードのシリアルデータを入力
するシフトレジスタと、前記シフトレジスタから出力さ
れる前記抵抗駆動データに基づき、前記複数個の並列抵
抗の抵抗値を2n倍（但し、ｎは複数）で変化させるドラ
イバと、前記抵抗分割回路の出力電圧に応じた周波数の
基準信号を出力して前記位相比較器に供給する基準信号
発生器とを設けている。さらに前記分周器は、前記シフ
トレジスタから出力される前記分周数データによって分
周数が設定されるプログラマブル分周器で構成してい
る。
分岐接続され、それらの抵抗分割比によって前記変調信
号のレベルを変化させる変調信号レベル補正用の抵抗分
割回路と、抵抗駆動データとそのデータに対応する分周
数データとを有する２進コードのシリアルデータを入力
するシフトレジスタと、前記シフトレジスタから出力さ
れる前記抵抗駆動データに基づき、前記複数個の並列抵
抗の抵抗値を2n倍（但し、ｎは複数）で変化させるドラ
イバと、前記抵抗分割回路の出力電圧に応じた周波数の
基準信号を出力して前記位相比較器に供給する基準信号
発生器とを設けている。さらに前記分周器は、前記シフ
トレジスタから出力される前記分周数データによって分
周数が設定されるプログラマブル分周器で構成してい
る。
（作 用） 本発明によれば、以上のようにPLL周波数シンセサイザ
回路を構成したので、シリアルデータがシフトレジスタ
に入力されると、そのシフトレジスタから、プログラマ
ブル分周器の分周比に応じた抵抗駆動データと、その抵
抗駆動データに対応する分周数データとが出力される。
プログラマブル分周器では、入力される分周数データに
応じて分周比を設定する。さらに、ドライバが抵抗駆動
データに基づいて抵抗分割回路の抵抗値を変え、その抵
抗分割回路の抵抗分割比によって入力変調信号のレベル
が変化する。この抵抗分割回路の出力電圧により、それ
に応じた周波数の基準信号が基準信号発生器から出力さ
れ、位相比較器に与えられる。位相比較器では、基準信
号の位相と、プログラマブル分周器から出力される分周
信号の位相とを比較する。この比較結果は、加算器によ
って変調信号と加算され、その加算結果によってVCOの
発振周波数が制御され、該VCOの出力信号がプログラマ
ブル分周器で分周されて位相比較器へフィードバックさ
れる。
回路を構成したので、シリアルデータがシフトレジスタ
に入力されると、そのシフトレジスタから、プログラマ
ブル分周器の分周比に応じた抵抗駆動データと、その抵
抗駆動データに対応する分周数データとが出力される。
プログラマブル分周器では、入力される分周数データに
応じて分周比を設定する。さらに、ドライバが抵抗駆動
データに基づいて抵抗分割回路の抵抗値を変え、その抵
抗分割回路の抵抗分割比によって入力変調信号のレベル
が変化する。この抵抗分割回路の出力電圧により、それ
に応じた周波数の基準信号が基準信号発生器から出力さ
れ、位相比較器に与えられる。位相比較器では、基準信
号の位相と、プログラマブル分周器から出力される分周
信号の位相とを比較する。この比較結果は、加算器によ
って変調信号と加算され、その加算結果によってVCOの
発振周波数が制御され、該VCOの出力信号がプログラマ
ブル分周器で分周されて位相比較器へフィードバックさ
れる。
これにより、例えば、変調感度一定の帯域外FMと、変調
感度がプログラマブル分周器の分周比によって変化する
帯域内FMとが合成され、低い変調周波数からFM変調が行
なえる。特に、分周比に応じた抵抗駆動データがドライ
バに与えられて抵抗分割回路の抵抗値が変わり、その抵
抗分割比によって変調信号のレベルが変化し、そのレベ
ルに応じた基準信号が基準信号発生器から出力されて位
相比較器へ与えられるので、搬送波周波数の安定化に時
間を要することなく、変調感度が変化する帯域内FMの変
調感度が一定に保たれる。従って、変調感度が帯域内、
外ともに一定となる。
感度がプログラマブル分周器の分周比によって変化する
帯域内FMとが合成され、低い変調周波数からFM変調が行
なえる。特に、分周比に応じた抵抗駆動データがドライ
バに与えられて抵抗分割回路の抵抗値が変わり、その抵
抗分割比によって変調信号のレベルが変化し、そのレベ
ルに応じた基準信号が基準信号発生器から出力されて位
相比較器へ与えられるので、搬送波周波数の安定化に時
間を要することなく、変調感度が変化する帯域内FMの変
調感度が一定に保たれる。従って、変調感度が帯域内、
外ともに一定となる。
（実施例） 第１図は本発明の一実施例を示すPLL周波数シンセサイ
ザ回路の構成図である。
ザ回路の構成図である。
このPLL周波数シンセサイザ回路は、集積回路等で構成
されるPLL回路20を備え、そのPLL回路20に変調感度補正
用の回路が接続されている。
されるPLL回路20を備え、そのPLL回路20に変調感度補正
用の回路が接続されている。
PLL回路20は、補正された基準信号Faと分周後の分周信
号S25との位相を比較し、それに応じた信号S21を出力す
る特性S21/S25＝Kdの位相比較器21を備え、その位相比
較器21の出力側に、ループフィルタ22が接続されてい
る。ループフィルタ22は、信号S21の低周波分のみを信
号S22の形で通過させるもので、特性S22/S21＝Ｆ（ｓ）
を有している。ループフィルタ22の出力信号S22と変調
信号Sinとは加算器23に接続され、その加算器23の出力
信号23がVCO24及びプログラマブル分周器25を介して位
相比較器21に接続されている。VCO24は信号S23に対応し
た周波数Foutの信号S24を出力する発振器で、特性S24/S
23＝Kv/Sを有している。プログラマブル分周器25はクロ
ック信号CLKに同期して動作し、２進コードで表わされ
たシリアルな分周数Ｎデータをストローブ信号SBにより
取込み、その分周数Ｎデータに基づき信号S24を分周し
て分周信号S25を出力し、その分周信号S25を位相比較器
21へ与える機能を有している。
号S25との位相を比較し、それに応じた信号S21を出力す
る特性S21/S25＝Kdの位相比較器21を備え、その位相比
較器21の出力側に、ループフィルタ22が接続されてい
る。ループフィルタ22は、信号S21の低周波分のみを信
号S22の形で通過させるもので、特性S22/S21＝Ｆ（ｓ）
を有している。ループフィルタ22の出力信号S22と変調
信号Sinとは加算器23に接続され、その加算器23の出力
信号23がVCO24及びプログラマブル分周器25を介して位
相比較器21に接続されている。VCO24は信号S23に対応し
た周波数Foutの信号S24を出力する発振器で、特性S24/S
23＝Kv/Sを有している。プログラマブル分周器25はクロ
ック信号CLKに同期して動作し、２進コードで表わされ
たシリアルな分周数Ｎデータをストローブ信号SBにより
取込み、その分周数Ｎデータに基づき信号S24を分周し
て分周信号S25を出力し、その分周信号S25を位相比較器
21へ与える機能を有している。
本実施例では、次のような理由から、変調感度補正用の
回路を設けている。
回路を設けている。
前記（３）式において、帯域内FMの変調感度は２πNA/K
dとなり、A,Kdは回路の性能から一定となるが、Ｎはプ
ログラマブル分周器25の分周数であり、この分周数Ｎに
よって変調感度が変化する。特に、搬送波の周波数範囲
が広い場合、変調感度の変化は顕著であり、入力される
変調信号Sinのレベルを変える必要がある。
dとなり、A,Kdは回路の性能から一定となるが、Ｎはプ
ログラマブル分周器25の分周数であり、この分周数Ｎに
よって変調感度が変化する。特に、搬送波の周波数範囲
が広い場合、変調感度の変化は顕著であり、入力される
変調信号Sinのレベルを変える必要がある。
また、変調信号Sinを低い周波数から使用したい場合、V
CO24に入力される信号S22に変調信号Sinを重畳するだけ
の帯域内FMでは、PLL回路20内におけるループフィルタ2
2の機能上、搬送波周波数の安定化に時間を要する。そ
のため、基準信号Faの周波数も変調信号Sinによって制
御する帯域内FMを併用することにより、短時間で搬送波
周波数を安定化でき、低周波数の変調信号Sinから変調
をかけることができる。そこで、変調感度補正用の回路
を設けている。
CO24に入力される信号S22に変調信号Sinを重畳するだけ
の帯域内FMでは、PLL回路20内におけるループフィルタ2
2の機能上、搬送波周波数の安定化に時間を要する。そ
のため、基準信号Faの周波数も変調信号Sinによって制
御する帯域内FMを併用することにより、短時間で搬送波
周波数を安定化でき、低周波数の変調信号Sinから変調
をかけることができる。そこで、変調感度補正用の回路
を設けている。
この変調感度補正用の回路は、変調信号Sinを増幅する
利得可変型の増幅器30を有し、その増幅器30の出力信号
S30が抵抗分割回路31、及び帯域内FMをかけるための基
準信号発生器32を介して位相比較器32に接続されてい
る。抵抗分割回路31は、増幅器30の出力信号S30のレベ
ルを変化させて信号S31を基準信号発生器32へ与える回
路であり、増幅器30と基準信号発生器32間に直列に接続
された固定抵抗Raと、その固定抵抗Raに分岐接続された
並列抵抗Rbとで構成されている。並列抵抗Rbは、例えば
６個の抵抗R,2R,4R,8R,16R,32Rで構成されている。ここ
で、例えば抵抗2Rは抵抗Ｒに対して２倍の抵抗値を有す
ることを表わしている。基準信号発生器32は、抵抗分割
回路31の出力信号S31に対応した周波数の基準信号Faを
出力し、それを位相比較器21へ供給する機能を有してお
り、例えばVCO24よりも安定性の良い電圧制御水晶発振
器（以下、VCXOという）で構成されている。また、デー
タ入力用のシフトレジスタ33が設けられ、そのシフトレ
ジスタ33に抵抗分割回路駆動用のドライバ34が接続され
ている。シフトレジスタ33は、抵抗駆動データ及び分周
数Ｎデータを有する２進コードのシリアルデータDAをク
ロック信号CLKに同期して入力していき、ストローブ信
号SBにより抵抗駆動データをトライバ34にラッチさせる
と共に、分周数Ｎデータをプログラマブル分周器25へ供
給する機能を有している。ドライバ34は、抵抗駆動デー
タを基づき、抵抗分割回路31の抵抗値を変化させる機能
を有している。
利得可変型の増幅器30を有し、その増幅器30の出力信号
S30が抵抗分割回路31、及び帯域内FMをかけるための基
準信号発生器32を介して位相比較器32に接続されてい
る。抵抗分割回路31は、増幅器30の出力信号S30のレベ
ルを変化させて信号S31を基準信号発生器32へ与える回
路であり、増幅器30と基準信号発生器32間に直列に接続
された固定抵抗Raと、その固定抵抗Raに分岐接続された
並列抵抗Rbとで構成されている。並列抵抗Rbは、例えば
６個の抵抗R,2R,4R,8R,16R,32Rで構成されている。ここ
で、例えば抵抗2Rは抵抗Ｒに対して２倍の抵抗値を有す
ることを表わしている。基準信号発生器32は、抵抗分割
回路31の出力信号S31に対応した周波数の基準信号Faを
出力し、それを位相比較器21へ供給する機能を有してお
り、例えばVCO24よりも安定性の良い電圧制御水晶発振
器（以下、VCXOという）で構成されている。また、デー
タ入力用のシフトレジスタ33が設けられ、そのシフトレ
ジスタ33に抵抗分割回路駆動用のドライバ34が接続され
ている。シフトレジスタ33は、抵抗駆動データ及び分周
数Ｎデータを有する２進コードのシリアルデータDAをク
ロック信号CLKに同期して入力していき、ストローブ信
号SBにより抵抗駆動データをトライバ34にラッチさせる
と共に、分周数Ｎデータをプログラマブル分周器25へ供
給する機能を有している。ドライバ34は、抵抗駆動デー
タを基づき、抵抗分割回路31の抵抗値を変化させる機能
を有している。
第７図は第１図のシリアルデータDAの構成図、及び第８
図は第１図のドライバの構成図である。
図は第１図のドライバの構成図である。
第７図において、２進コードのシリアルデータDAは、例
えば複数ビットの分周数ＮデータDA1、及び５ビットの
抵抗駆動データDA2等で構成されている。分周数NAデー
タDA1と抵抗駆動データDA2とは、予め対応するように設
定されている。
えば複数ビットの分周数ＮデータDA1、及び５ビットの
抵抗駆動データDA2等で構成されている。分周数NAデー
タDA1と抵抗駆動データDA2とは、予め対応するように設
定されている。
また第８図において、ドライバ34は例えば６個のスイッ
チ34a〜34fで構成され、それらの各スイッチ34a〜34fが
抵抗分割回路31の各（抵抗）Ｒ〜36Rにそれぞれ直列に
接続されている。各スイッチ34a〜34fは、抵抗駆動デー
タDA2の各ビットのデータによりオン、オフ動作する機
能を有している。
チ34a〜34fで構成され、それらの各スイッチ34a〜34fが
抵抗分割回路31の各（抵抗）Ｒ〜36Rにそれぞれ直列に
接続されている。各スイッチ34a〜34fは、抵抗駆動デー
タDA2の各ビットのデータによりオン、オフ動作する機
能を有している。
以上のように構成されたPLL周波数シンセサイザ回路の
動作を説明する。
動作を説明する。
先ず、このPLL周波数シンセサイザ回路の基本動作を説
明する。
明する。
第１図において、変調信号Sinを加算器23に供給する
と、加算器23はループフィルタ22の出力信号S22に変調
信号Sinを加算し、その出力信号S23をVCO24に供給す
る。これにより、従来の第５図と同様に帯域外FMが可能
となる。
と、加算器23はループフィルタ22の出力信号S22に変調
信号Sinを加算し、その出力信号S23をVCO24に供給す
る。これにより、従来の第５図と同様に帯域外FMが可能
となる。
一方、帯域内FMの場合、前記（３）式より、Fout/Faは
プログラマブル分周器25の分周数Ｎに比例し、その最低
チャネルの分周数をNl、最高チャネルの分周数をNhとす
ると、Fout/Faの差は、 20Log10Nh/Nl（dB） …（４） となる。従ってこのレベル差を補正して常に変調感度を
一定とするために、抵抗分割回路31の抵抗値をチャネル
毎に変えるようにして位相比較器21に入力される基準信
号Faのレベルを制御すれば、適切な帯域内FMが行える。
ここで、抵抗分割回路31における固定抵抗Raの抵抗値
は、 即ち、 より求められ、その値に設定される。
プログラマブル分周器25の分周数Ｎに比例し、その最低
チャネルの分周数をNl、最高チャネルの分周数をNhとす
ると、Fout/Faの差は、 20Log10Nh/Nl（dB） …（４） となる。従ってこのレベル差を補正して常に変調感度を
一定とするために、抵抗分割回路31の抵抗値をチャネル
毎に変えるようにして位相比較器21に入力される基準信
号Faのレベルを制御すれば、適切な帯域内FMが行える。
ここで、抵抗分割回路31における固定抵抗Raの抵抗値
は、 即ち、 より求められ、その値に設定される。
次に、PLL周波数シンセサイザ回路の具体的な帯域外FM
動作（１）、及び帯域内FM動作（２）について説明す
る。
動作（１）、及び帯域内FM動作（２）について説明す
る。
（１）帯域外FM動作 基準信号発生器32から一定周波数の基準信号Faが出力さ
れ、それが位相比較器21に供給される。基準信号Faと、
プログラマブル分周器25から出力された分周信号S25と
は、位相比較器21により位相が比較され、その位相比較
器21の出力信号S21がループフィルタ22により高周波分
を除去された後、信号S22の形で加算器23に与えられ
る。信号S22と変調信号Sinとは、加算器23で加算され、
その出力信号S23に対応する周波数Foutの信号S24がVCO2
4から出力されてプログラマブル分周器25に与えられ
る。プログラマブル分周器25は一定の分周数Ｎで周波数
Foutを分周し、それを分周信号S25の形で位相比較器21
にフィードバックする。このようなPLLループの動作に
より、帯域外FM変調を受けた周波数Foutの搬送波をVCO2
4から送信できる。
れ、それが位相比較器21に供給される。基準信号Faと、
プログラマブル分周器25から出力された分周信号S25と
は、位相比較器21により位相が比較され、その位相比較
器21の出力信号S21がループフィルタ22により高周波分
を除去された後、信号S22の形で加算器23に与えられ
る。信号S22と変調信号Sinとは、加算器23で加算され、
その出力信号S23に対応する周波数Foutの信号S24がVCO2
4から出力されてプログラマブル分周器25に与えられ
る。プログラマブル分周器25は一定の分周数Ｎで周波数
Foutを分周し、それを分周信号S25の形で位相比較器21
にフィードバックする。このようなPLLループの動作に
より、帯域外FM変調を受けた周波数Foutの搬送波をVCO2
4から送信できる。
（２）帯域内FM動作 シリアルデータDAをシフトレジスタ33に供給すると、シ
フトレジスタ33はクロック信号CLKに同期してシリアル
データDAを順次入力していき、第７図の分周数Ｎデータ
DA1をプログラマブル分周器25に供給すると共に、抵抗
駆動データDA2をドライバ34に供給する。ストローブ信
号SBにより、分周数ＮデータDA1はプログラマブル分周
器25にラッチされると共に、抵抗駆動データDA2はドラ
イバ34にラッチされる。すると、プログラマブル分周器
25は分周数Ｎデータに対応した分周数Ｎを設定する。
フトレジスタ33はクロック信号CLKに同期してシリアル
データDAを順次入力していき、第７図の分周数Ｎデータ
DA1をプログラマブル分周器25に供給すると共に、抵抗
駆動データDA2をドライバ34に供給する。ストローブ信
号SBにより、分周数ＮデータDA1はプログラマブル分周
器25にラッチされると共に、抵抗駆動データDA2はドラ
イバ34にラッチされる。すると、プログラマブル分周器
25は分周数Ｎデータに対応した分周数Ｎを設定する。
一方、ドライバ34は抵抗駆動データDA2に基づき、抵抗R
bの抵抗値を設定する。例えば、チャネル数を32とし、
第８図に示す抵抗駆動データDA2のビット５が論理“1"
の場合、スイッチ34aがオンして抵抗Rbの抵抗値がＲと
なる。また、抵抗駆動データDA2の全ビットが“1"の場
合、全てのスイッチ34a〜34fがオンし、抵抗Rbの抵抗値
が（32/63）Ｒとなり、その間、32個の抵抗値の変化が
可能であり、それは32から63までの２進数に対応して抵
抗値がほぼ線形にＲから0.5Rまで変化する。即ち、ドラ
イバ34により、32から63までの２進数に対して32段階に
抵抗分割回路31の抵抗値が変化することになる。その様
子を次表に示す。
bの抵抗値を設定する。例えば、チャネル数を32とし、
第８図に示す抵抗駆動データDA2のビット５が論理“1"
の場合、スイッチ34aがオンして抵抗Rbの抵抗値がＲと
なる。また、抵抗駆動データDA2の全ビットが“1"の場
合、全てのスイッチ34a〜34fがオンし、抵抗Rbの抵抗値
が（32/63）Ｒとなり、その間、32個の抵抗値の変化が
可能であり、それは32から63までの２進数に対応して抵
抗値がほぼ線形にＲから0.5Rまで変化する。即ち、ドラ
イバ34により、32から63までの２進数に対して32段階に
抵抗分割回路31の抵抗値が変化することになる。その様
子を次表に示す。
変調信号Sinが増幅器30で増幅されると、その出力信号S
30は、前記のように抵抗値が設定された抵抗分割回路31
により、チャネルに対応したレベルに調整された後、信
号S31の形で基準信号発生器32に与えられる。基準信号
発生器32は信号S31に対応した周波数の基準信号Faを出
力し、それを位相比較器21に与える。
30は、前記のように抵抗値が設定された抵抗分割回路31
により、チャネルに対応したレベルに調整された後、信
号S31の形で基準信号発生器32に与えられる。基準信号
発生器32は信号S31に対応した周波数の基準信号Faを出
力し、それを位相比較器21に与える。
従って、VCO24から出力された信号S24は、プログラマブ
ル分周器25により、分周数Ｎデータで設定された分周数
で分周され、その分周信号S25が位相比較器21にフィー
ドバックされる。すると、位相比較器21はチャネルに対
応した周波数の基準信号Faと分周信号S25との位相を比
較し、その出力信号S21をループフィルタ22に供給する
ため、帯域内FM変調を受けた周波数Foutの搬送波がVCO2
4から送信されることになる。
ル分周器25により、分周数Ｎデータで設定された分周数
で分周され、その分周信号S25が位相比較器21にフィー
ドバックされる。すると、位相比較器21はチャネルに対
応した周波数の基準信号Faと分周信号S25との位相を比
較し、その出力信号S21をループフィルタ22に供給する
ため、帯域内FM変調を受けた周波数Foutの搬送波がVCO2
4から送信されることになる。
本実施例では、抵抗分割回路31の抵抗値をチャネル毎に
変えるようにしたので、分周数Ｎによって変化する帯域
内FMの変調感度を直線性良く補正することができる。ま
た、２進コードのシリアルデータDAにより、抵抗分割回
路31の抵抗値及びプログラマブル分周器25の分周数を設
定する構成にしたので、部品点数が少なく、簡単な回路
構成で、しかも低コストに、搬送波周波数の安定化に時
間を要することなく、低い変調周波数からFM変調を行な
い、かつ広いチャネル間隔と多数のチャネルを持つ、広
帯域な搬送周波数の送信が可能なPLL周波数シンセサイ
ザ回路が得られる。
変えるようにしたので、分周数Ｎによって変化する帯域
内FMの変調感度を直線性良く補正することができる。ま
た、２進コードのシリアルデータDAにより、抵抗分割回
路31の抵抗値及びプログラマブル分周器25の分周数を設
定する構成にしたので、部品点数が少なく、簡単な回路
構成で、しかも低コストに、搬送波周波数の安定化に時
間を要することなく、低い変調周波数からFM変調を行な
い、かつ広いチャネル間隔と多数のチャネルを持つ、広
帯域な搬送周波数の送信が可能なPLL周波数シンセサイ
ザ回路が得られる。
なお、本発明の図示の実施例に限定されず、チャネル数
を32以外の数にし、それに応じて抵抗駆動データDA2の
ビット数及び抵抗Rbの数を図示以外の数に変形する等、
種々の変形が可能である。
を32以外の数にし、それに応じて抵抗駆動データDA2の
ビット数及び抵抗Rbの数を図示以外の数に変形する等、
種々の変形が可能である。
（発明の効果） 以上詳細に説明したように、本発明によれば、シフトレ
ジスタ及びドライバにより、抵抗分割回路の抵抗値を変
え、変調信号のレベルを抵抗波の周波数に対応して変化
する構成にしたので、搬送波周波数の安定化時間が短
く、変調感度が一定な帯域内FMが的確に行える。その
上、シフトレジスタ及びドライバを用いて抵抗分割回路
の抵抗値をディジタル的に変化させる構成であるため、
部品点数の減少、回路構成の簡単化及び低コスト化とい
う効果が期待できる。
ジスタ及びドライバにより、抵抗分割回路の抵抗値を変
え、変調信号のレベルを抵抗波の周波数に対応して変化
する構成にしたので、搬送波周波数の安定化時間が短
く、変調感度が一定な帯域内FMが的確に行える。その
上、シフトレジスタ及びドライバを用いて抵抗分割回路
の抵抗値をディジタル的に変化させる構成であるため、
部品点数の減少、回路構成の簡単化及び低コスト化とい
う効果が期待できる。
第１図は本発明のPLL周波数シンセサイザ回路の構成
図、第２図はPLL回路の基本構成図、第３図は従来の帯
域外FMの構成図、第４図は従来の帯域外FMの特性図、第
５図は従来の帯域内FMの構成図、第６図は従来の帯域内
FMの特性図、第７図は第１図のシリアルデータの構成
図、第８図は第１図のドライバの構成図である。 20……PLL回路、21……位相比較器、22……ループフィ
ルタ、23……加算器、24……VCO、25……プログラマブ
ル分周器、31……抵抗分割回路、Ra……固定抵抗、Rb…
…並列抵抗、32……基準信号発生器、33……シフトレジ
スタ、43……ドライバ。
図、第２図はPLL回路の基本構成図、第３図は従来の帯
域外FMの構成図、第４図は従来の帯域外FMの特性図、第
５図は従来の帯域内FMの構成図、第６図は従来の帯域内
FMの特性図、第７図は第１図のシリアルデータの構成
図、第８図は第１図のドライバの構成図である。 20……PLL回路、21……位相比較器、22……ループフィ
ルタ、23……加算器、24……VCO、25……プログラマブ
ル分周器、31……抵抗分割回路、Ra……固定抵抗、Rb…
…並列抵抗、32……基準信号発生器、33……シフトレジ
スタ、43……ドライバ。
Claims (1)
- 【請求項１】基準信号と分周信号の位相を比較する位相
比較器と、前記位相比較器の出力の低周波分のみを通過
させるループフィルタと、前記ループフィルタの出力に
変調信号を加える加算器と、前記加算器の出力電圧に応
じた周波数の出力信号を送出する電圧制御発振器と、前
記電圧制御発振器の出力信号を所定の分周数で分周して
前記分周信号を出力する分周器とを、備えたPLL周波数
シンセサイザ回路において、 複数個の並列抵抗が固定抵抗に分岐接続され、それらの
抵抗分割比によって前記変調信号のレベルを変化させる
変調信号レベル補正用の抵抗分割回路と、 抵抗駆動データとそのデータに対応する分周数データと
を有する２進コードのシリアルデータを入力するシフト
レジスタと、 前記シフトレジスタから出力される前記抵抗駆動データ
に基づき、前記複数個の並列抵抗の抵抗値を2n倍（但
し、ｎは複数）で変化させるドライバと、 前記抵抗分割回路の出力電圧に応じた周波数の基準信号
を出力して前記位相比較器に供給する基準信号発生器と
を設け、 さらに前記分周器は、前記シフトレジスタから出力され
る前記分周数データによって分周数が設定されるプログ
ラマブル分周器で構成したことを特徴とするPLL周波数
シンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162225A JPH07112154B2 (ja) | 1988-06-28 | 1988-06-28 | Ｐｌｌ周波数シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162225A JPH07112154B2 (ja) | 1988-06-28 | 1988-06-28 | Ｐｌｌ周波数シンセサイザ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210923A JPH0210923A (ja) | 1990-01-16 |
| JPH07112154B2 true JPH07112154B2 (ja) | 1995-11-29 |
Family
ID=15750349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162225A Expired - Lifetime JPH07112154B2 (ja) | 1988-06-28 | 1988-06-28 | Ｐｌｌ周波数シンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112154B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021754A (en) * | 1990-07-16 | 1991-06-04 | Motorola, Inc. | Fractional-N synthesizer having modulation spur compensation |
-
1988
- 1988-06-28 JP JP63162225A patent/JPH07112154B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210923A (ja) | 1990-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081129 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
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