JPH0210923A - Ｐｌｌ周波数シンセサイザ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、１．）　Ｌ　１回路（フェーズロックループ
回路）を用いて基準信号に対して周波数変調（以下、Ｆ
ＭまたはＦＭ変調という）を行うＰＬ、１５周波数シン
セサイザ回路に関するものである。

（１１で来の技術） Ｐｌ−１、回路は、回訓１回路、復調回路、変調１回路
等の種々の用途に用いられており、その基本構成図を第
２図に示す。

このＩ）　Ｌ　１回路は、一定の基準周波数Ｆｉｏと分
周後の分周信号φｉ＋＋どの位相を比較し、それに応じ
た電圧■。を出力する特性Ｖ。／′φ１ｎ−Ｋｄの位相
比較器１を備え、その位相比較器１に対してループ状に
、特性ｖ、ｏ／ｖｏ＝Ｆ　（Ｓ）（但し、Ｓニラプラス
演算子）のループフィルタ２、特性φｏ／Ｖｉｏ＝に、
／Ｓの電圧制御発振器（以下、ｖｃｏという）３、及び
分周比φ。／′φｉｎ””１／Ｎの分周器４が接続され
ている。

以上の構成において、基準周波数Ｆｉｏの位相と分周器
４から出力される分周信号φｉｎの位相とは、位相比較
器１で比較され、その出力電圧■。がループフィルタ２
で高周波分を除去された後、電圧Ｖｉｎの形でＶＣＯＢ
に供給される。すると、ＶＣＯＢは電圧■・１１に対応
して発振周波数が変化し、その発振周波数の信号φ。が
分周器４で１／Ｎに分周された？組信号φｉｎの形で位
相比較器１にフィードバックされる。

１）　Ｌ　Ｌ回路の動作は、ループフィルタ２における
入出力持性Ｆ　（ｓ）の帯域内と帯域外とで大きく興な
り、帯域内ではすべての位相変動を押えるるように作動
する。このことは、帯域内では通常の方法でＦＭ変調が
かけられないということになる。帯域外Ｆ’Ｍとは、Ｆ
　（ｓ）の帯域外の変調周波数によるｌ”Ｍ変調を意味
する。また、帯域内１”　Ｍとは、Ｆ　（ｓ）の帯域内
の変調周波数によるＦＭ変調を意味する。

従来、この種のＰ　Ｌ　Ｌ回路を用いてＦＭ変調を行う
ためのＩ）　Ｌ　Ｉ−周波数シンセサイザ回路としては
、例えば次のようなものがあった。

第２図は、従来の帯域外ＦＭ用のＰ　Ｌ　Ｌ周波数シン
セサイザ回路を示す構成図である。

このＰ　Ｌ、　Ｌ周波数シンセサイザ回路では、ループ
フィルタ２の出力１則に加算器１０を設け、その加算器
１０により、ループフィルタ２の出力と変調信号５ｉ（
１とを加算してその加算結果をＶ　Ｃ，：０３に供給す
る構成になっている。変Ｊ町言号■ｉｏとＶＣＯＢの出
力周波数Ｆ。１１１は、次式のように表わされる。

８・　Ｎ ・・・（１） この（１）式を図示すると、第４図のような帯域外ＦＭ
の二］”、冒生図が得られる。第・１図から明らかなよ
うに、横軸に変ＸＩ！、］周波数、縦軸に変調感度をと
った場合、Ｆ（ｓ）の帯域外において変調感度が２πに
、という一定の周波数偏移のＦＭが得られるので、変調
感度が一定となる帯域を利用することにより、的確な帯
域外ＦＭが行える。

変調帯域幅をループ帯域幅より低いところまで拡張する
必要がある場合には、例えば第５図に示すような帯域内
Ｆｌｌ用のＰＬＬ周波数シンセサ、イザ回路が提案され
ている。

このＰＬＬ周波数シンセサ・イザ回路は、第２図のＰＬ
Ｌ回路において、特性Ｅ（ｓ）の積分器１１で変ＪＡＩ
信号Ｓｉｏを積分し、その積分器１１の出力Ｖ１と位相
比較器１の出力とを加算器１２で加算し、その加算結果
をループフィルタ２に与える構成になっている。変１４
信号Ｓｉｎと出力周波数ＦＯ１ｌｔは、次式のように表
わせる。

２πＦ　（ｓ　）　Ｋｖ　Ａ Ｓ ・・・（２） もしラプラス演算子Ｓが十分小さければ、Ｅ（ｓ）−Ａ
／’Ｓ（但し、Ａ：定数）として（２）式は（３）式の
ように近似される。

Ｎ ２πＮΔ ｄ ・・・（３） （３）式を図示すると、第６図のような帯域内１”　Ｉ
Ｌ＝１の特性図が得られる。第６図に示すように、横軸
に変調周波数、縦軸に変調感度をとった場合、Ｆ（ｓ）
の帯域内において変調感度が２πＮＡ／Ｋｄという一定
の周波数変移が得られるので、変調感度が一定となる帯
域を利用することにより、高精瓜な帯域内ＦＭが得られ
る。

１１でって、第３図の帯域外ＦＭと第５図の帯域内ＦＭ
とを合成し、それら両者の変調感度が一定となるように
設定すれば、低い変調周波数からＦＭ変調を行なうこと
ができ、広帯域な搬送周波数が得られる。

（発明が解決しようとする課題） しかしながら、−ヒ記＋１４成の回路では、次のような
課題があった。

広帯域な搬送周波数を得るためには、第３図の帯域外Ｆ
Ｍと第５図の帯域内ＦＭとを合成し、それら両者の変調
感度が一定となるように設定しなければならないため、
部品点数が増力１比て回路が複雑になると共に、コスト
・高になるという問題があり、それらを解決することが
困難であった。

本発明は前記従来技術が持っていた課題として、部品点
数の増加による回路の複雑化とコスＩ・高の点について
解決したＰＬＬ周波数シンセサイザ回路を提供するもの
である。

（課題を解決するための手段） 本発明は前記課題を解決するために、位相比較器と、そ
の出力側に接続されたループフィルタと、該ループフィ
ルタの出力に変調信号を加える加算器と、その出力側に
接続されたＶＣＯと、該■ＣＯの出力信号を分周する分
周器とを備えたＰ　Ｌ　Ｌ周波数シンセサイザ回路にお
いて、複数個の並列抵抗が固定抵抗に分岐接続された変
調信号レベル補１Ｅ川の抵抗分割回路と、抵抗駆動デー
タとそのデータに対応する分周数データとを有する２進
コードのシリアルデータを入力するシフトレジスタと、
前記抵抗駆動データに基づき重犯複数個の並列抵抗の抵
抗値を２°倍（但し、ｎは複数）で変１ヒさせるドライ
バと、前記抵抗分割回路の出力電圧に応じた周波数の基
準信号を出力してｍｆ記位相比較器に供給する基準信号
発生器とを設ける。

さらに、前記分周器は、前記分周数データにより分周数
が設定されるプログラマブル分周器で構成したものであ
る。

（作　用） 本発明によれば、以上のようにＰ　Ｌ、　Ｌ周波数シン
セサイザ回路を構成し、シリアルデータはシフトレジス
タに入力し、それをドラ、イバ及びプログラマブル分周
器に与える。プログラマブル分周器は入力データに応じ
て分周数を設定する。ドライバは入力データに応じて抵
抗分割回路の抵抗値を設定する。これにより、簡単な回
路構成で、■ＣＯから出力される搬送波の周波数に対応
して変りＡ１信号のレベルが変化し、帯域内ＦＭの変調
感度が一定となる。従って前記課題を解決できるのであ
る。

（実施例） 第１図は本発明の一実施例を示すＰＬ、Ｌ周波数シンセ
サイザ回路の構成図である。

このＩ）　Ｌ　Ｉ−周波数シンセサイザ回路は、集積回
路等で構成されるＰ　Ｌ　Ｌ回路２０を備え、その１）
　Ｌ　［−回路２０に変調感度補正用の回路が接続され
ている。

ＰＬＬ回＃Ｉ２０は、補正された基準信号Ｆ８と分周後
の分周信号Ｓ２５との位相を比較し、それに応じた信号
Ｓ２１を出力する特性Ｓ２１／５２５＝Ｋｄの位相比較
器２１を備え、その位相比較器２１の出力側に、ループ
フィルタ２２が接続されている。ループフィルタ２２は
、信号Ｓ２ｔの低周波分のみを信号Ｓ２２の形で通過さ
せるもので、特性Ｓ２２／５２１＝Ｆ　（ｓ）を有しζ
いる。ループフィルタ２２の出力信−号Ｓ２２と変調信
号Ｓｉ＋＋とは加算器２３に接続され、その加算器２３
の出力信号３２３がＶＣＯ２４及びプログラマブル分周
器２５を介して位相比較器２１に接続されている。ＶＣ
Ｏ２１１は信号Ｓ２３に対応した周波数Ｆ。ｕｔの信号
２４を出力する発振器で、特性Ｓ２４／５２３＝Ｋｖ／
′Ｓを有している。

プログラマブル分周器２５はクロック信号ＣＬＫに同期
して動作し、２進コードで表わされたシリアルな分周数
Ｎデータをストローブ信号Ｓ［３により取込み、その分
周数Ｎデータに基づき信号Ｓ　２４を分周して分周信号
Ｓ２５を出力し、その分周信号Ｓ２５を位相比較器２１
へ与える機能を有している。

変調感動補正用の回路は、変シΔ１信号Ｓ・。を増幅す
る利得可変型の増幅器３０を有し、その増幅器３０の出
力信号Ｓ３０が抵抗分割回路３１、及び帯域内ＦＭをか
けるための基準信号発生器３２を介して位相比較器３２
に接続されている。抵抗分割回路３１は、増幅器３０の
出力信号Ｓ３０のレベルを変化させて信号Ｓ３１を基準
信号発生器３２へ与える回路であり、増幅器３０と基準
信号発生器３２間に直列に接続された固定抵抗Ｒａと、
その固定抵抗Ｒに分岐接続された並列抵抗Ｒｂとで構成
されている。並列抵抗Ｒｂは、例えば６間の抵抗Ｒ，２
Ｒ，４Ｒ，８Ｒ，１６Ｒ，３６Ｒで構成されている。こ
こで、例えば抵抗２Ｒは抵抗Ｒに対して２倍の抵抗値を
有することを表わしている。基準信号発生器３２は、抵
抗分割回路３１の出力信号Ｓ３１に対応した周波数の基
準信号Ｆａを出力し、それを位相比較器２１へ供給する
機能を有しており、例えばＶＣＯ２４よりも安定性の良
い電圧制御水晶発振器（以下、ｖｃｘ。

という）で構成されている。また、データ入力用のシフ
トレジスタ３３が設けられ、そのシフトレジスタ３３に
抵抗分割回路駆動用のドライバ３４が接続されている。

シフトレジスタ３３は、抵抗ｉ５に動データ及び分周数
Ｎデータを有する２進コードのシリアルデータＤＡをク
ロック信号ＣＬ、Ｋに同期して入力していき、ストロー
ブ信号Ｓｒ）により抵抗駆動データをトライバ３４にラ
ッチさせると共に、分周数Ｎデータをプログラマブル分
周器２５へ供給する機能をイ「している。ドライバ３．
１は、抵抗駆動データに基づき、抵抗分割回路３１の抵
抗値を変化させる機能を有している。

第７図は第１図のシリアルデータＤＡの構成図、及び第
８図は第１図のトライバの構成図である。

第７図において、２進コードのシリアルデータ１）Ａは
、例えば複数ビットの分周数ＮデータＤＡ１、及び５ピ
ツトの抵抗駆動データ入力用等で構成されている。分周
数Ｎデータ［）Ａ１と低抗！’ｉｆ’動データＤＡ２と
は、予め対応するように設定されている。

また第８図において、ドライバ３４は例えば６個のスイ
ッチ３４ａ〜３．１　ｆで構成され、それらの各スイッ
チ３４ａ〜３４ｆが抵抗分割回路３１の各スイッチ［（
〜３６１Ｒにそれぞれ直列に接続されている。各スイッ
チ３４ａ〜３４ｆは、抵抗駆動データＤＡ２の各ビット
のデータによりオン、オフ動作する機能を有している。

以」−のようにイＭ成されｆ：Ｐ　Ｌ　１周波数シンセ
サイザ回路の動作を説明する。

先ず、このＩ）ＬＬ周波数シンセサイザ回路の基本動作
を説明する。

第１図において、変調信号５ｉ１１を加算器２３に供給
すると、加算器２３はループフィルタ２２の出力信号Ｓ
２２に変調１信−号Ｓｉｎを加算し、その出力ｆＦ号３
２３をＶＣＯ２４にＱＪ、給する。これにより、ＩＩで
来の第５図と同様Ｇこ帯域外ＦＭが可能となる。

一方、帯域内■；″Ｍの場合、前記（３）より、”　０
１　Ｌ　”Ｆｉｔはプログラマブル分周器２５の分周数
Ｎに比例し、その最低チャネルの分周数をＮ、ｏ、最高
チャネ・ルの分周数をＮｌ、とすると、［？。１．／Ｆ
、の差は、 ２０ＬＯｇ１ＯＮＢ、／Ｎｐ　　　（ｄＢ）　　　”ｉ
４）となる、従ってこのレベル差を補正して常に変調感
度を一定とするために、抵抗分割回路３１の抵抗値をチ
ャネル毎に変えるようにして位相比較器２１に入力さｈ
る基準信号Ｆａのレベルを制御すれば、適切な帯域内［
”Ｍが行える。ここで、抵抗分割回路３１における固定
抵抗Ｒａの抵抗値は、即ち、 より求められ、その値に設定される。

次に、１．）　Ｌ　Ｌ周波数シシセサイザ回路の具１３
べ的な帯域外ＦＭ動作（１）、及び帯域内ＦＭ動牛（２
）について説明する。

（１）帯域外ＦＭ動咋 基準信号発生器３２から一定周波数の基準信号Ｆ８が出
力され、それが位相比較器２１に供給される。基準信号
Ｆａと、プログラマブル分周器２５から出力された分周
信号Ｓ２５とは、位相比較器２１により位相が比較され
、その位相比較器２１の出力信号Ｓ２１がループフィル
タ２２により高周波分を除去された後、信号Ｓ２２の形
で加算器２３に与えられる。信号Ｓ２２と変調信号Ｓ・
。とけ、加算器２３で加算され、その出力信号８２３に
対応する周波数Ｆ。１．の信号Ｓ２４がＶＣＯ２４から
出力されてプログラマブル分周器２５に与えられる。プ
ログラマブル分周器２５は一定の分周数Ｎで周波数Ｆ。

ｕｔを分周し、それを分周信号Ｓ２５の形で位相比較器
２１にフィードバックする。このようなＩ’　Ｌ、　［
−ループの動作により、帯域外ＦＭ変調を受けた周波数
Ｆ。、ｔの搬送波をＶＣＯ２４から送信できる。

（２）帯域内ＦＭ動作 シリアルデータＤＡをシフトレジスタ３３に供給すると
、シフトレジスタ３３はクロック信号ＣＬＫに同期して
シリアルデータＤＡを順次人力しζいき、第７図の分周
数ＮデータＤＡＩをプログラマブル分周器２５に供給す
ると共に、抵抗駆動データＤＡ２をドライバ３４に供給
する。ス＋−ローブ信号ＳＢにより、分周数Ｎデータ［
）Ａ１はプログラマブル分周器２５にラッチされると共
に、抵抗１１μ動データＤＡ２はドライバ３４にラッチ
される。すると、プログラマブル分周器２５は分周数Ｎ
データに対応した分周数Ｎを設定する。

一方、ドライバ３１１は抵抗駆動データＤＡ２に基づき
、抵抗Ｒ１）の抵抗値を設定する。例えば、チＡ・ネル
数を３２とし、第８図に示す抵抗駆動データＤＡ２のビ
ット５が論理１ゾの場合、スイッチ３４　Ｅ＞がオンし
て抵抗Ｒ１）の抵抗値が■（どなる。また、抵抗駆動デ
ータＤ　Ａ　２の全ピッ１〜が“１パの場合、全てのス
、イッ千３４ａ〜３４ｆがオンし、抵抗Ｒｂの抵抗値が
３２／６３　Ｒとなり、その間、３２個の抵抗値の変化
が可能であり、それは３２から６３のまでの２進数に対
応して抵抗値がほぼ線形にＲから０．５Ｒまで変化する
。即ち、１〜ライバ３４により、３２から６３のでの２
進数に対して３２段階に抵抗分割回路３１の抵抗１直が
変１ヒすることになる。その様子を次光に示す。

表 変調信号Ｓｉｏが増幅器３０で増幅されると、その出力
信号Ｓ３０は、前記のように抵抗値が設定された抵抗分
割回路３１により、チャネルに対応したレベルに調整さ
れた後、信号８３１の形で基準信号発生器３２に与えら
れる。基準信号発生器３２は１，１号Ｓ３１に対応した
周波数の基準信号１？８を出力し、それを位相比較器２
１に与える。

従って、ＶＣＯ２４から出力された信号−３２４は、プ
ログラマブル分周器２５により、分周数Ｎデータで設定
された分周数で分周され、その分周信号Ｓ２５が位相比
較器２１にフィードバックされる。すると、位相比較器
２１はチャネルに対応した周波数の基準信号Ｆａと分周
信号８２５との位相を比較し、その出力信号Ｓ２１をル
ープフィルタ２２に供給するため、帯域内）？ＩＶＩ変
調を受けた周波数Ｆ。、ｔの搬送波がＶＣＯ２４から送
信されることになる。

本実施例では、抵抗分割回路３１の抵抗値をチャイ・ル
毎に変えるようにしたので、分周数Ｎによって変化する
帯域内ＦＭの変調感度を直線性良く補正することができ
る。また、２進コードのシリアルデータＤＡにより、抵
抗分割回路３１の抵抗値及びプログラマブル分周器２５
の分周数を設定する構成にしたので、部品点数が少なく
、簡単な回路構成で、しかも低コストに、低い変調周波
数からＦＭ変調を行ない、かつ広いチャネル間隔と多数
のチャネルを持つ、広帯域な搬送周波数の送信が可能な
Ｉ）ＬＬ周波数シンセサイザ回路が得られる。

なお、本発明は図示の実施例に限定されず、チャネル数
を３２以外の数にし、それに応じて抵抗駆動データＩ）
Ａ２のビット数及び抵抗Ｒｂの数を図示以外の数に変形
する等、種々の変形が可能である。

（発明の効果） 以」二詳州に説明したように、本発明によれば、シフト
レジスタ及び下ライムにより、抵抗分割回路の抵抗値を
変え、変調信号のレベルを搬送波の周波数に対応して変
化する構成にしなので、変調感度が一定な帯域内ＦＭが
的確に行える。その上、シフトレジスタ及びドラ、イバ
を用いて抵抗分割回路の抵抗値をディジタル的に変化さ
せる構成であるため、部品点数の減少、回路構成の簡単
化及び１１（コス［−という効果が期待できる。

【図面の簡単な説明】

第１図は本発明のＰＬＬ周波数シンセサイザ回路の＋構
成図、第２図はＰ　Ｌ、１４回路の基本構成図、第３図
は従来の帯域外ＦＭの構成図、第４図はｂで来の帯域外
ＦＩＶＩの特性図、第５図は従来の帯域内１−′Ｍの構
成図、第６図は従来の帯域内ＦＭの特性図、第７図は第
１図のシリアルデータの構成図、第８図は第１図のドラ
イバの構成図である。 ２０・・・・・・ＰＬＬ回路、２１・・・・・・位相比
較器、２２・・・・・・ループフィルタ、２４・・・・
・・■Ｃ０１２５・・・・・・プログラマブル分周器、
３１・・・・・・抵抗分割回路、Ｒａ・・・・・・固定
抵抗、Ｒｂ・・・・・・並列抵抗、３２・・・・・・基
準信号発生器、３３・・・・・・シフトレジスタ、ｔｌ
　３・・・・・・ドライバ。 ｉｌｌ卯）＼　沖電気Ｔ業株式会社 代理人　　柿　　本　　恭　　成 ＰＬＬ回路の基本構成図 第２０口 従来の帯句汐トＦＭの構成図 り喀３四コ 変調同我数 従来の帯土或外ＦｉＶｌの特性図 肖へ４四コ

Claims (1)

1. 【特許請求の範囲】 基準信号と分周信号の位相を比較する位相比較器と、前
   記位相比較器の出力の低周波分のみを通過させるループ
   フィルタと、前記ループフィルタの出力に変調信号を加
   える加算器と、前記加算器の出力電圧に応じた周波数の
   出力信号を送出する電圧制御発振器と、前記出力信号を
   所定の分周数で分周して前記分周信号を出力する分周器
   とを備えたＰＬＬ周波数シンセサイザ回路において、複
   数個の並列抵抗が固定抵抗に分岐接続された変調信号レ
   ベル補正用の抵抗分割回路と、 抵抗駆動データとそのデータに対応する分周数データと
   を有する２進コードのシリアルデータを入力するシフト
   レジスタと、 前記抵抗駆動データに基づき前記複数個の並列抵抗の抵
   抗値を２＾ｎ倍（但し、ｎは複数）で変化させるドライ
   バと、 前記抵抗分割回路の出力電圧に応じた周波数の基準信号
   を出力して前記位相比較器に供給する基準信号発生器と
   を設け、 さらに前記分周器は、前記分周数データにより分周数が
   設定されるプログラマブル分周器で構成したことを特徴
   とするＰＬＬ周波数シンセサイザ回路。