JPH07114256B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関し、さらに詳し
くは、DRAMにおけるスタックト・セルの製造プロセスの
改良に係るものである。

〔従来の技術〕

近年,DRAMの高集積化に伴ない、そのメモリキャパシタ
部を平面構成するのが次第に困難になつてきている。

第３図はこの種の従来例による平面構成されたメモリキ
ャパシタ構造を有するDRAMの模式的に示した概要断面図
である。

この第３図従来例構成において、メモリキャパシタ部１
とは、データを蓄積する，いわゆるコンデンサ部であつ
て、トランスファゲート部２によつて駆動されるように
なつており、具体的には、半導体基板上に形成された高
濃度不純物層３に対して、誘電体膜であるゲート酸化膜
４を挟み、第１ゲートと呼ばれるポリシリコン層５を形
成したもので、一方基板側を下の電極とし、他方の第１
ゲート側を上の電極としてコンデンサを構成する。

こゝで、前記したように、DRAMの高集積化に伴なつて益
々小さくされるセル面積に対応し、この第３図の従来例
構成では、そのメモリ容量を増加させるために、ゲート
酸化膜を薄くするなどの方式を採用してきたが、このよ
うな手段についてもまた限界に近づいてきたゝめに、現
在では、誘電体膜と電極との接触面積を大きくすること
によつて、メモリ容量を増加させる方式のものが提案さ
れており、その手段の一つが第４図に示すスタックト・
セルと呼ばれるメモリキャパシタ構造である。

この第４図はスタックト・セル構造の基本概念を模式的
に示した概要断面図であり、このスタックト・セル構造
では、誘電体膜（絶縁膜）７を挟んで、基板側につなが
つているストレージノードと呼ばれるポリシリコン層６
を下の電極，セルプレートと呼ばれるポリシリコン層８
を上の電極として、コンデンサ部１を構成するもので、
こゝでは、トランスファゲート部２の盛上りを利用する
ことによつて、誘電体膜と電極との接触面積を大きくと
るようにしているのである。

そしてまた、この誘電体膜と電極との接触面積をさらに
増加させる手段として考えられたのが、第５図にその概
要断面を示すストレージノード積み重ね構造であり、こ
のようにストレージノードを複数段（この第５図構成の
場合,3段重ね）に亙り積み重ねて、その積み重ね部分に
段差を形成させることによつて、誘電体膜（絶縁膜）７
と段差を含んだ電極（ストレージノードとセルプレー
ト）6,8との接触面積が、その積み重ね段数に対応して
増加することになる。

こゝで、このような３段重ねストレージノード構造を構
成するためのスタックト・セルの製造プロセスの概要断
面を第６図（ａ）ないし（ｎ）に示してある。

すなわち、この第６図に示すスタックト・セル構造の製
造方法においては、まず最初に、最下層（１層目）のス
トレージノードとなるポリシリコン層6aをデポジション
した上で（同図（ａ））、１回目の写真製版によつて所
要部分のみをレジスト９で覆い（同図（ｂ））、かつこ
のレジスト９をマスクにして不要部分をエッチングし
（同図（ｃ））、その後、レジスト９を除去して１層目
のストレージノードを形成する（同図（ｄ））のであ
り、また、同様に、最下段（１段目）の絶縁膜10aをデ
ポジションし（同図（ｅ））、２回目の写真製版を行な
い（同図（ｆ））、絶縁膜をエッチングし（同図
（ｇ））、レジストを除去して１段目の絶縁膜を形成す
る（同図（ｈ））。

以下，同様にして、２層目のポリシリコン層6bのデポジ
ション,3回目の写真製版，ポリシリコンエッチング，レ
ジスト除去により、２層目のストレージノードを形成し
（同図（ｉ））、２段目の絶縁膜10bのデポジション,4
回目の写真製版，絶縁膜エッチング，レジスト除去によ
り、２段目の絶縁膜を形成する（同図（ｊ））。

ついで、最上層（３層目）のポリシリコン層6cのデポジ
ション,5回目の写真製版，ポリシリコンエッチング，レ
ジスト除去により、３層目のストレージノードを形成す
る（同図（ｋ））。

続いて、これらの各段の絶縁膜を一旦，エッチング除去
して層間部分に段差部をもつた複数層構成のストレージ
ノードとなるポリシリコン層６を得た後（同図
（ｌ））、その段差部を含んだ全表面に対して、誘電体
膜（絶縁膜）７となる絶縁膜をデポジションさせ（同図
（ｍ））、最後に、セルプレートとなるポリシリコン層
８をデポジションするものであり（同図（ｎ））、この
ようにして、段差部の存在により誘電体膜と電極との接
触面積が大きくされた所期通りの３段重ねストレージノ
ード構造によるスタックト・セルを構成させることがで
きる。

〔発明が解決しようとする課題〕

しかしながら、前記した従来の３段重ねストレージノー
ド構造の製造方法においては、その製造段階で写真製版
工程を５回に亙つて必要としている。そして、この写真
製版工程とは、第７図（ａ）ないし（ｄ）に示されてい
るように、対象全面へのレジスト９の塗布形成（同図
（ａ）），所定のマスク11を用いたマスク合せと露光処
理（同図（ｂ）），その現像処理（同図（ｃ）），およ
びキュアリング処理（同図（ｄ））からなつていて、し
かも、パターンが細かくなればなるほどレジストが切れ
にくゝ、また、レジスト残渣などの問題も包含し、非常
に煩雑であつて、できるだけ省略したい工程であり、こ
のような写真製版工程を５回も必要とすること自体，す
なわち換言すると、積み重ね段数に対応して必要とされ
る写真製版工程の回数増加を避けたいところである。

この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、積み重ね段
数に対応して増加する写真製版工程を、工程自体の工夫
により最小限度に抑制し得るようにした，この種の半導
体装置の製造方法，こゝでは、複数段重ねストレージノ
ード構造によるスタックト・セルの製造方法を提供する
ことである。

〔課題を解決するための手段〕

前記目的を達成するために、この発明に係る半導体装置
の製造方法は、ストレージノードとしての導電性材料層
と、段差形成のための絶縁膜とを所用段数に亙つて交互
に積層させる工程と、写真製版によりパターニングされ
た第１のレジストをマスクにして、前記積層された各層
のコンタクト部対応部分を選択的にエッチング除去する
工程と、この上に前記導電性材料をデポジションした
後、前記第１のレジストを除去することでこの第１のレ
ジスト上の導電性材料も同時に除去して前記エッチング
除去したコンタクト対応部部分を前記導電性材料で埋め
込む工程と、写真製版によりパターニングされた第２の
レジストをマスクにして、前記積層された各層のうち，
前記コンタクト対応部分を含みこれを中心としたストレ
ージノードとなるべき部分以外を選択的にエッチング除
去する工程と、その除去により残った前記ストレージノ
ードとなるべき部分の前記導電性材料層に挟まれた絶縁
膜を除去して所期のストレージノードを形成させる工程
と、前記ストレージノードの露出した全面を覆うように
誘電体膜を形成する工程と、この上に導電材料層をデポ
ジションしてその誘電体膜で覆われた前記ストレージノ
ードを覆うようにしたセルプレートを形成する工程と
を、少なくとも含むことを特徴とするものである。

〔作用〕

すなわち，この発明方法においては、まず、ストレージ
ノードとしての導電性材料層と、段差形成のための絶縁
膜とを所要段数に亙つて交互に積層させた上で、写真製
版によりパターニングされたレジストをマスクにして、
積層された各層のコンタクト部対応部分を選択的にエッ
チング除去しておき、ついで、この除去部分に埋め込み
導電材料層をデポジションし、さらに、写真製版により
パターニングされたレジストをマスクにして、積層され
た各層のうち，ストレージノードとなるべき部分以外を
選択的にエッチング除去して、所期通りのストレージノ
ードを形成させるようにしたから、このように形成され
たストレージノードでの段差部によつて、誘電体膜と電
極との接触面積が大きくされ、従来と同様にメモリ容量
を増加できるのであり、しかも、その製造に際しては、
積層段数の如何に係わりなく、２回のみの写真製版工程
の導入によつて所期通りの構成が得られるのである。

〔実施例〕

以下、この発明に係る半導体装置の製造方法，こゝで
は、複数段重ねストレージノード構造によるスタックト
・セルの製造方法の一実施例につき、第１図および第２
図を参照して詳細に説明する。

第１図（ａ）ないし（ｐ）はこの実施例方法を適用した
３段重ねストレージノード構造によるスタックト・セル
の主要な製造プロセスを順次模式的に示すそれぞれに概
要断面図であり、これらの第１図（ａ）ないし（ｐ）実
施例方法において、前記第３図ないし第７図従来例方法
と同一符号は同一または相当部分を示している。

すなわち，この第１図実施例に示すスタックト・セル構
造の製造方法においては、まず最初に、ストレージノー
ドとなる１層目のポリシリコン層6aをデポジション（同
図（ａ））、かつその上に、１段目の絶縁膜10aのデポ
ジション（同図（ｂ））,2層目のポリシリコン層6bのデ
ポジション（同図（ｃ））,2段目の絶縁膜10bのデポジ
ション（同図（ｄ）），および３層目のポリシリコン層
6cのデポジションを順次に行なう（同図（ｅ））。

ついで、１回目の写真製版，こゝでは、コンタクト部12
に相当する部分を穴開けするための写真製版によるレジ
スト9aのパターニングをなした上で（同図（ｆ））、こ
のレジスト9aをマスクにして、前記した３層目のポリシ
リコン層6cのエッチング（同図（ｇ））,2段目の絶縁膜
10bのエッチング（同図（ｈ））,2層目のポリシリコン
層6bのエッチング（同図（ｉ）），および１段目の絶縁
膜10aのエッチング（同図（ｊ））を順次選択的に行な
う。

続いて、前記各層のポリシリコン層6aないし6cの厚さの
総和に等しい厚さ，つまり、３層目のポリシリコン層6c
の位置まで埋め込みポリシリコン層6dをデポジションし
（同図（ｋ））、かつ前記レジスト9aをウエット処理で
除去することにより、このレジスト9a上にデポジション
された不要なポリシリコン層を共に除去させる（同図
（ｌ））。

その後、２回目の写真製版をなすことにより、ストレー
ジノードの形成部分に対応する部分をレジスト9bによつ
て覆い（同図（ｍ））、このレジスト9bをマスクにし
て、再度，前記した３層目のポリシリコン層6c,2段目の
絶縁膜10b,2層目のポリシリコン層6b,1段目の絶縁膜10
a,および１層目のポリシリコン層6aを順次選択的にエッ
チング除去する（同図（ｎ））。

さらに、前記レジスト9bを除去してから、その全表面に
対して誘電体膜７となる絶縁膜をデポジションするが、
レジスト9bを除去した状態では、積層された各層間にそ
れぞれに段差部が形成されて、その全表面に誘電体膜７
をデポジションするときは、これらの両者の相互間の接
触面積が大きくされるのであり（同図（ｏ））、最後
に、セルプレートとなるポリシリコン層８をデポジショ
ンすることによつて（同図（ｐ））、所期通りのメモリ
容量とされた３段重ねストレージノード構造によるスタ
ックト・セルを構成させることができるのである。

従つて、この実施例方法による３段重ねストレージノー
ド構造でのスタックト・セルの製造プロセスにおいて
は、同プロセス中に含まれる３段重ねストレージノード
構造を得るための写真製版工程が２回だけで済み、従来
の同種製造プロセスで５回に亙る写真製版工程を必要と
しているのに比較するとき、写真製版工程の大幅な削減
を可能にし得るのである。

なお、前記実施例方法においては、３段重ねストレージ
ノード構造でのスタックト・セル構成の製造プロセスに
適用する場合について述べたが、例えば、第２図に示す
ように、４段重ねストレージノード構造でのスタックト
・セル構成の製造プロセスについて考慮すると、従来方
法では、ストレージノードの段数の増加に伴ない、１段
増す毎に２回宛の写真製版工程の増加が不可避である，
つまり、この４段重ねであれば７回の写真製版工程を必
要とするが、この実施例方法では、ストレージノードの
段数の増加に拘わりなく２回だけの写真製版工程で済ま
せることができる。

なおまた、前記実施例方法の場合には、コンタクト部に
相当する部分にポリシリコン層をデポジションするよう
にしているが、このようなポリシリコンにのみ限られる
ものではなく、その他，例えば、タングステンなどの電
極となり得る導電性材料を用いても差し支えはなく、同
様な作用，効果を得られることは勿論である。

〔発明の効果〕

以上詳述したように、この発明方法によれば、ストレー
ジノードを複数段に亙り積層させて各層間に段差を形成
させ、このストレージノードと誘電体との接触面積を大
きくしてメモリ容量を増加させるようにしたスタックト
・セル構造の製造方法において、まず、ストレージノー
ドとしての導電性材料層と、段差形成のための絶縁膜と
を所要段数に亙つて交互に積層させた上で、写真製版に
よりパターニングされたレジストをマスクにして、積層
された各層のコンタクト部対応部分を選択的にエッチン
グ除去しておき、ついで、この除去部分に埋め込み導電
材料層をデポジションし、さらに、写真製版によりパタ
ーニングされたレジストをマスクにして、積層された各
層のうち，ストレージノードとなるべき部分以外を選択
的にエッチング除去して、所期通りのストレージノード
を形成させるようにしたから、このように形成されたス
トレージノードでの段差部の存在によつて、誘電体膜と
電極との接触面積が大きくされ、従来と同様にメモリ容
量を増加できるのであり、しかも、その製造に際して
は、積層段数の如何に係わりなく、単に２回のみの写真
製版工程の導入によつて所期通りの構成が得られて、製
造工程の簡略化を達成し得るのであり、また併せて、こ
の写真製版工程におけるところの，レジストの塗布形
成，所定のマスクを用いたマスク合せと露光処理，そし
て、その現像処理，およびキュアリング処理などの煩雑
な操作を最小限度の回数に低減できて、同写真製版工程
での作業ミスとか、マスク合せ時の誤差など，ならびに
レジスト残渣などの問題の発生の機会を格段に抑制でき
るなどの優れた特長を有するものである。

【図面の簡単な説明】

第１図（ａ）ないし（ｐ）はこの発明の一実施例方法を
適用した３段重ねストレージノード構造によるスタック
ト・セルの主要な製造プロセスを順次模式的に示すそれ
ぞれに概要断面図、第２図は同上４段重ねストレージノ
ード構造の場合を説明する概要断面図であり、また、第
３図は一般的な従来例による平面構成されたメモリキャ
パシタ構造を有するDRAMの模式的に示した概要断面図、
第４図は同上スタックト・セル構造の基本概念を模式的
に示した概要断面図、第５図は同上３段重ねストレージ
ノード構造を有するスタックト・セル構造を模式的に示
した概要断面図、第６図（ａ）ないし（ｎ）は同上３段
重ねストレージノード構造を構成するためのスタックト
・セルの主要な製造プロセスを順次模式的に示すそれぞ
れに概要断面図、第７図（ａ）ないし（ｄ）は同上写真
製版工程の態様を順次模式的に示すそれぞれに概要断面
図である。 １……メモリキャパシタ部、２……トランスファゲート
部、３……高濃度不純物層、４……ゲート酸化膜、５…
…ポリシリコン層（第１ゲート）、６……ポリシリコン
層（導電材料層，ストレージノード）、6a……１層目の
ポリシリコン層、6b……２層目のポリシリコン層、6c…
…３層目のポリシリコン層、6d……埋め込みポリシリコ
ン層、７……誘電体膜（絶縁膜）、８……ポリシリコン
層（導電材料層，セルプレート）、9a……１回目の写真
製版にるレジスト、9b……２回目の写真製版によるレジ
スト、10a……１段目の絶縁膜、10b……２段目の絶縁
膜、11……露光マスク、12……コンタクト部。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 (72)発明者 白畑 正芳 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭61−225864（ＪＰ，Ａ) 特開 昭60−9154（ＪＰ，Ａ) 特開 平２−94661（ＪＰ，Ａ) 特開 平１−154549（ＪＰ，Ａ) 特開 平１−147857（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】ストレージノードを複数段に亙り積層させ
   て各層間に段差を形成させ側面に凹凸を形成し、このス
   トレージノードと誘電体との接触面積を大きくしてメモ
   リ容量を増加させるようにしたスタックト・セル構造の
   製造方法において、前記ストレージノードとしての導電
   性材料層と、段差形成のための絶縁膜とを所用段数に亙
   つて交互に積層させる工程と、写真製版によりパターニ
   ングされた第１のレジストをマスクにして、前記積層さ
   れた各層のコンタクト部対応部分を選択的にエッチング
   除去する工程と、この上に導電性材料をデポジションし
   た後、前記第１のレジストを除去することでこの第１の
   レジスト上の導電性材料も同時に除去して前記エッチン
   グ除去したコンタクト対応部部分を前記導電性材料で埋
   め込む工程と、写真製版によりパターニングされた第２
   のレジストをマスクにして、前記積層された各層のう
   ち，前記コンタクト対応部分を含みこれを中心としたス
   トレージノードとなるべき部分以外を選択的にエッチン
   グ除去する工程と、その除去により残った前記ストレー
   ジノードとなるべき部分の前記導電性材料層に挟まれた
   絶縁膜を除去して所期のストレージノードを形成させる
   工程と、前記ストレージノードの露出した全面を覆うよ
   うに誘電体膜を形成する工程と、この上に導電材料層を
   デポジションしてその誘電体膜で覆われた前記ストレー
   ジノードを覆うようにしたセルプレートを形成する工程
   とを、少なくとも含むことを特徴とする半導体装置の製
   造方法。