JPH0682783B2 - 容量およびその製造方法 - Google Patents

容量およびその製造方法

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JPH0682783B2
JPH0682783B2 JP60068155A JP6815585A JPH0682783B2 JP H0682783 B2 JPH0682783 B2 JP H0682783B2 JP 60068155 A JP60068155 A JP 60068155A JP 6815585 A JP6815585 A JP 6815585A JP H0682783 B2 JPH0682783 B2 JP H0682783B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はたとえばMOSダイナミックRAMのようなキャパ
シタへの電荷蓄積を利用する半導体装置の容量増加をも
たらす構造に関する。
［従来の技術］ 第２図は従来のMOSダイナミックRAMの断面構造を示す図
である。第２図において、半導体基板１表面に形成され
るソース・ドレインとなる不純物拡散層５と、半導体基
板１上の所定の領域に形成されるゲート酸化膜６と、ゲ
ート酸化膜６上に形成されるゲート電極７とからトラン
スファゲートとなるMOSトランジスタが形成される。ま
た、基板１上の所定の領域に形成される誘電体膜３と、
誘電体膜３上に形成されるキャパシタ電極４とからキャ
パシタ部が形成される。MOSトランジスタとキャパシタ
部とでMOSダイナミックRAMが構成される。隣接する素子
とは素子分離用の分離酸化膜２により電気的に絶縁され
る。以下、第２図を参照してこの装置の動作について説
明する。第２図に示される構造で１個のメモリセルが構
成されている。この構造においては、キャパシタ部に電
荷が充電されているか、放電されているかに応じて２つ
の状態を区別して１ビット分の情報の蓄積がなされる。
具体的には、半導体基板１と誘電体膜３とキャパシタ電
極４とで、いわゆるMOS型キャパシタが構成される。キ
ャパシタ電極４は一定の電位に保たれており、半導体基
板１と誘電体膜３との界面にそのキャパシタ容量に相当
するだけの電荷を蓄積できるようにされる。ゲート酸化
膜６とゲート電極７よりなるトランスファゲート（MOS
トランジスタ）を電気的に開閉することにより、キャパ
シタへの電荷蓄積を行なったり（書込み）、キャパシタ
に電荷が蓄積されているか否かを検出したり（読出した
り）する。この細かい動作は、この発明の主旨と無関係
なので省略するが、たとえばJ.メーバー他著、菅野卓雄
訳、「MOSLSI設計入門」産業図書（1983）などに詳述さ
れている。
［発明が解決しようとする問題点］ MOSダイナミックRAMにおいては、キャパシタに蓄積され
た電荷量がその信号の強さになる。従来のこの種のメモ
リ装置においては、一定の面積内にキャパシタとトラン
ジスタとを必ず構成しなければならないので、LSI（大
規模集積回路）の集積度が向上してセルの面積が小さく
なると、それに対応してキャパシタの面積も小さくな
る。この結果、キャパシタの蓄積容量も急速に小さくな
り、メモリ動作のノイズに対する安定性が劣化するとい
う致命的な欠点があった。
それゆえ、この発明の目的は、上述のような欠点を除去
し、微細加工のためのマスク合わせ回数を大幅に増加さ
せることなく、高集積化に伴ってセル面積が減少しても
十分な蓄積容量を保ち、電源ノイズやα線によるソフト
エラーに対しても十分に強いMOSダイナミックRAM等の半
導体装置を提供することである。
［問題点を解決するための手段］ この発明における容量は、材質または組成の異なる薄膜
電極層を絶縁膜を介して交互に積み重ねて堆積層を形成
し、この堆積層を異方性エッチングを用いてこの堆積層
の側面が露出するようにし、この異方性エッチングで露
出した側面をいずれか一方の薄膜電極層にのみ優先的に
作用するエッチング法を用いてエッチングし、その電極
層の側面を後退させ、この後退によって生じた間隙を絶
縁物で埋め、側面が露出したままの電極層を互いに導電
体で電気的に接続して形成したものである。
特定的には、電気的接続に用いられる導電体は燐，砒素
または硼素等の不純物を含有したポシリコンまたはシリ
サイドであり、この導電体と半導体基板との接触部から
不純物を半導体基板内へと熱拡散させてそこに不純物拡
散導電領域を形成し、この不純物拡散領域と導電体とを
電気的に接続させる。
［作用］ 積層構造のキャパシタ電極を、エッチング法を巧みに組
合わせて交互に一括して電気的に接続するようにしてい
る。したがって、マスク合わせ回数の大幅な増加を生じ
ることなく、小さな面積内に大きな容量値を有する容量
を形成することができる。
［発明の実施例］ 第1A図ないし第1K図はこの発明の一実施例である容量の
主要製造工程における断面構造および平面構造を示す図
である。以下、第1A図ないし第1K図を参照してこの発明
の一実施例である容量の製造方法について説明する。
まず、第1A図について説明する。半導体基板１上の予め
定められた領域に熱酸化法等を用いて素子分離用の厚い
酸化膜である分離領域２が形成される。次に、従来と同
様の方法を用いて、露出した全表面に、誘電体膜3,第１
のキャパシタ電極4,誘電体膜8,第２のキャパシタ電極９
という順序で第１キャパシタ電極と第２のキャパシタ電
極とを誘電体膜を介して交互に積み重ねて堆積層を形成
する。電極層に対しての必須要件は、半導体基板１から
教えて奇数番目の第１の電極層（第1A図において4,11,1
5）と偶数番目の第２の電極層（第1A図において9,13,1
7）の材質または組成が互いに異なるということだけで
ある。第１のキャパシタ電極および第２のキャパシタ電
極の材料としては、たとえばポリシリコン，高融点金属
シリサイド，高融点金属等の材料から適当に容易に選び
出すことが可能であり、しかもこれらの材料はスパッタ
蒸着法あるいはCVD法などのような従来の膜形成法で容
易に形成することが可能である。誘電体膜3,8,10,12,1
4,16については、それぞれの下地層の熱酸化によって形
成しても、またはCVD法やスパッタ蒸着法を用いて形成
してもよい。誘電体膜の材質としては二酸化シリコンが
最も適当であるが、シリコン窒化膜（Si3N4）や五酸化
タンタル（Ta2O5）などの材料であってもよい。この誘
電体膜の材料については本発明の主旨とは特に関係がな
い。次に、予め定められた数の電極層を積み重ねて堆積
層を形成した後に、予め定められた電極パターンに一致
した平面形状のレジストパターン18が堆積層の上に形成
される。このレジスト層18は、単一レジスト層であって
も、レジストと他の耐ドライエッチング性の高い材料と
の多層構造であってもよいことは言うまでもない。
第1B図において、レジストパターン18をマスクとして、
堆積層全体を異方性プラズマエッチング（RIE）法によ
ってエッチングし、予め定められた領域にのみ堆積層を
残す。このとき、堆積層の全側面が露出する。
第1C図において、フォトレジスト層18を除去した後、第
１のキャパシタ電極層が優先的にエッチングされるよう
な湿式またはプラズマのような等方性エッチング法を用
いて全体を軽くエッチングし、第１キャパシタ電極層4,
11,15のみを少し内側に後退させる。
第1D図において、露出した全表面にCVD法等を用いてた
とえばSiO2のような絶縁層19を形成する。このとき、絶
縁層19の薄厚は、少なくとも第１キャパシタ電極層4,1
1,15の後退により生じた空洞を充填するのに必要な程度
の膜厚である。
第1E図において、絶縁層19は、異方性プラズマエッチン
グ（RIE）を用いてエッチングされて、第１キャパシタ
電極層の後退空洞部分に充填された絶縁層19のみが残さ
れる。次に、露出した全表面に誘電体層20をたとえばCV
D法を用いて形成し、全体を被覆する。
第1F図において、誘電体層20を異方性エッチング法を用
いてエッチングする。この結果堆積層の側面のみに誘電
体層20が残り、しかもこの誘電体層は第２のキャパシタ
電極層9,13,17を電気的に互いに接続した状態となる。
この導電体層20の材質としては、燐や砒素などの不純物
を含有したポリシリコンまたは高融点金属シリサイド等
を使用する。
第1G図において、全体に加熱処理を施すことにより、導
電体層20に含まれる不純物材料が自己整合的に半導体基
板１の誘電体層20に接した部分に拡散されて、そこに不
純物拡散層21が形成される。この後、露出した表面全体
を熱酸化法またはCVD法を用いて絶縁層22で覆う。この
絶縁層22の形成は導電体層20からの不純物拡散における
熱処理と同時に行なってもよい。
第1H図において、その表面パターンを図に示されるＢ−
Ｂ′線に沿って分離させる（堆積層を互いに分離させ
る。つまり、第1G図までの工程では、堆積層は第1H図図
示上下方向に複数の容量となる部分が帯状に連なった構
成となっているため、一つ一つの容量に分離させる）こ
とを目的として、全体をレジストパターン形成と異方性
エッチングとの併用でエッチングしてパターニングを行
なう。第1H図において、Ａ−Ａ′方向の断面形状が第1G
図に相当する。
第11図において、第1C図ないし第1G図にて示した第２キ
ャパシタ電極層を互いに電気的に接続したと同様の方法
を用いて、第1H図のＢ−Ｂ′線方向に対し、第１キャパ
シタ電極層のみが互いに導電層23を用いて接続される。
つまり、第1H図にて示したように異方性エッチングにて
分離された堆積層の露出された側面に、第２のキャパシ
タ電極層が優先的にエッチングされるエッチング法を用
いて第２のキャパシタ電極層のみを少し内側に後退さ
せ、CVD法及び異方性プラズマエッチングを用いて第２
のキャパシタ電極層の後退空洞部分に絶縁層を充填さ
せ、CVD法及び異方性エッチング法を用いて第１キャパ
シタ電極層を互いに電気的に接続する導電層23を形成し
ているものである。
第1J図において、導電層23が、通常のフォトリソグラフ
ィ法を用いて予め定められた平面形状にエッチング加工
される。第1J図におけるＣ−Ｃ′線沿った断面構造が第
11図に対応する。
第1K図において、トランスファゲート24を従来と同様の
方法を用いて所定の領域に形成し、ソース・ドレインと
なる不純物拡散層５を従来と同様の方法を用いて所定の
領域に形成する。この結果、第1K図に示されるように積
層型のキャパシタを有するMOSダイナミックRAMが形成さ
れる。第1K図は第1J図におけるＤ−Ｄ′線に沿った断面
構造に対応し、第２図に示される従来のMOSダイナミッ
クRAMと対照することができるものである。第1K図と第
２図とを参照すれば明らかなように、この発明の一実施
例においては、従来の半導体装置とほぼ同一の面積で、
キャパシタ容量として積層部分の容量が加わって数倍以
上の容量を有することができる。しかも、この積層数を
増やすことで、その容量値は必要なだけ増加させること
が可能である。しかも、この積層型の容量を形成するの
に要するマスクパターンの形成の回数は、キャパシタ電
極層を交互に電気的に接続するためにたかだか２回多く
なるだけにすぎない。
なお、上記実施例においては、電極層が６層のキャパシ
タ形成の場合について示しているが、この積層数は２層
以上であれば何層でも構わないことは言うまでもない。
また、上記実施例においては、偶数番目のキャパシタ電
極層（第２キャパシタ電極層）を半導体基板と電気的に
接続する構成にしているが、奇数番目のキャパシタ電極
層（第１のキャパシタ電極層）を半導体基板に電気的に
接続する構成にしても同様の効果が得られることは言う
までもない。
またさらに、上記実施例においては、MOSダイナミックR
AMの容量の形成を例にとって示しているが、半導体装置
内に容量を形成する必要のあるあらゆる場合にこの発明
による方法が利用できることもこの発明の主旨からいっ
て当然である。
［発明の効果］ 以上のように、この発明によれば、異方性エッチングと
等方性エッチングとの巧みな組合わせよって、積層構造
のキャパシタの偶数番目の電極層のみと奇数番目の電極
層のみとそれぞれ一括して電気的に接続するようにして
いるので、マスク合わせ回数の大幅な増加を招くことな
く、小さな面積内に大きな容量値を有する容量を形成す
ることができるという著しい効果がある。
【図面の簡単な説明】
第1A図ないし第1K図はこの発明の一実施例におけるMOS
ダイナミックRAM型半導体装置の製造方法を示す断面側
面図および平面図である。第２図は従来のMOSダイナミ
ックRAM型半導体装置の構造を示す断面側面図である。 図において、１は半導体基板、２は分離領域、3,8,10,1
2,12,14,16は誘電体膜、4,11,15は第１のキャパシタ電
極層、9,13,17は第２のキャパシタ電極層、19,22は絶縁
膜、20は導電体層、23は導体配線膜を示す。 なお、図中、同一符号は同一または相当部分を示す。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】半導体装置における容量であって、 材質がポリシリコン、高融点金属シリサイドまたは高融
    点金属よりなる第１、第２の導電層を有し、前記第１の
    導電層と前記第２の導電層とは異なる組み合わせの材質
    であり、かつ、前記第１、第２の導電層とが第１の絶縁
    膜を介して交互に半導体基板上に積層して形成される積
    層構造体と、 前記第１の導電層と電気的に接続されかつ前記第２の導
    電層と第２の絶縁膜を介して電気的に分離される前記容
    量の一方電極を構成する第３の導電層と、 前記第１の導電層と第３の絶縁膜を介して電気的に分離
    されかつ前記第２の導電層と電気的に接続される前記容
    量の他方電極を構成する第４の導電層とを備える容量。
  2. 【請求項２】半導体基板上に形成される容量の製造方法
    であって、 前記半導体基板の表面上に、材質がポリシリコン、高融
    点金属シリサイドまたは高融点金属よりなる第１、第２
    の導電層を有し、前記第１の導電層と前記第２の導電層
    とは異なる組み合わせの材質であり、かつ、前記第１、
    第２の導電層とが絶縁膜を介して交互に積重ねてなる堆
    積層を形成する第１の工程と、 前記第１の工程で形成された堆積層に異方性のエッチン
    グ処理を施して前記堆積層の一方の両側面を露出させる
    第２の工程と、 前記第２の工程で露出した前記堆積層の一方の両側面を
    前記第１の導電層に対して優先的に作用するエッチング
    法を用いてエッチングし、前記堆積層の一方の両側面に
    おける前記第１の導電層の側面を前記堆積層の一方の両
    側面における前記第２の導電層の側面よりも内側に後退
    させる第３の工程と、 前記第１の導電層の後退により生じた間隙を第２の絶縁
    物で充填する第４の工程と、 前記堆積層の一方の両側面における露出した前記第２の
    導電層の側面にて前記第２の導電層を第３の導電層を用
    いて互いに電気的に接続する第５の工程と、 前記第３の導電層にて前記第２の導電層が電気的に接続
    された堆積層に異方性のエッチング処理を施して前記堆
    積層の他方の両側面を露出させる第６の工程と、 前記第６の工程で露出した前記堆積層の他方の両側面を
    前記第２導電層に対して優先的に作用するエッチング法
    を用いてエッチングし、前記堆積層の他方の両側面にお
    ける前記第２導電層の側面を前記堆積層の他方の両側面
    における前記第１導電層の側面よりも内側に後退させる
    第７の工程と、 前記第２の導電層の後退により生じた間隙を第３の絶縁
    物で充填する第８の工程と、 前記堆積層の他方の両側面における露出した前記第１の
    導電層の側面にて前記第１の導電層を第４の導電層を用
    いて互いに電気的に接続する第９の工程とを含む容量の
    製造方法。
  3. 【請求項３】前記第１の導電層および前記第２の導電層
    はこの順に第１の絶縁膜を介して交互に堆積される特許
    請求の範囲第２項記載の容量の製造方法。
  4. 【請求項４】前記第２の導電層および前記第１の導電層
    はこの順に第１の絶縁膜を介して交互に堆積される特許
    請求の範囲第２項記載の容量の製造方法。
  5. 【請求項５】前記第３の導電層は、前記半導体基板内に
    拡散されて導電領域を形成する不純物を含有するポリシ
    リコンまたはシリサイドを有する導電体から構成されか
    つ前記半導体基板に接触しており、 前記不純物は前記第３の導電層から前記半導体基板内へ
    と熱拡散されて前記導電領域を前記半導体基板表面に形
    成し、かつ前記第３の導電層は前記導電領域と電気的に
    接続される特許請求の範囲第２項ないし第４項のいずれ
    かに記載の容量の製造方法。
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