JPH07114497A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH07114497A
JPH07114497A JP5282007A JP28200793A JPH07114497A JP H07114497 A JPH07114497 A JP H07114497A JP 5282007 A JP5282007 A JP 5282007A JP 28200793 A JP28200793 A JP 28200793A JP H07114497 A JPH07114497 A JP H07114497A
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JP
Japan
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program
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circuit
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rom
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JP5282007A
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Yasushi Akao
泰 赤尾
Kenichi Kuroda
謙一 黒田
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Hitachi Ltd
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Hitachi Ltd
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers

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Abstract

(57)【要約】 【目的】 生産性の向上を図りつつ、使い勝手を良くし
た半導体集積回路装置を提供する。 【構成】 読み出し動作と書き込み動作とがプロセッサ
のサイクルタイムに対応して高速に行われる不揮発性記
憶回路を１チップのマイクロコンピュータに搭載し、デ
ータの処理プログラムが格納される部分を読み出し専用
とし、他の残り部分をデータの書き込みと読み出しに使
用する。 【効果】 ＲＯＭとＲＡＭの記憶容量の配分を考慮する
ことがないから生産性を高くできるとともに、プログラ
ム格納エリアを任意に設定できるから使い勝手が良くな
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば１チップのマイクロコンピュータに利用
して有効な技術に関するものである。
【０００２】
【従来の技術】１チップのマイクロコンピュータの開発
時間を短くするために、データ処理やシステム制御等の
プログラムが格納されるメモリとして、ＥＰＲＯＭを用
いて汎用ライターにより１回限りのプログラム書き込み
を行うようにしたものがある。このような１チップのマ
イクロコンピュータとしては、例えば特開昭６１−５１
６５９号公報がある。
【０００３】上記のような１チップのマイクロコンピュ
ータでは、種々の用途に適用できるようにするために、
記憶容量が異なるＥＰＲＯＭを搭載した複数種類のマイ
クロコンピュータが用意されている。ユーザーは、その
中から必要な記憶容量を持つ１チップのマイクロコンピ
ュータを選び出し、それが搭載される各種システムの処
理プログラムを書き込むようにするものである。
【０００４】
【発明が解決しようとする課題】上記１チップのマイク
ロコンピュータは、その用途が多岐にわたっている。プ
ログラムの大きさは、それが搭載されるシステムに応じ
て多種多様である。ユーザーにあっては、使用する１チ
ップマイクロコンピュータを選ぶときには、余裕を持っ
て大き目の記憶容量を持つものを選ぶ必要がある。この
ため、プログラム格納用のＥＰＲＯＭにおいては、実際
には使用しない記憶エリアが増大する傾向にある。これ
とは逆に、当初の見込みに対してデータ処理量や制御機
能が増大してプログラムステップ数が多くなり、ＥＰＲ
ＯＭの記憶容量不足が生じてしまうと、優先度の低い機
能を削除すること等が余儀なくされてしまう。
【０００５】一方、メーカー側においては、上記のよう
な１チップのマイクロコンピュータの用途拡大に伴い、
ＥＰＲＯＭの記憶容量を含めて種々の構成の１チップの
マイクロコンピュータを製造する必要がある。このた
め、１つの品種当たりの製造個数が少なくなり、半導体
集積回路装置の特徴であるところの大量生産によるコス
ト低減が生かされないという問題を抱えている。
【０００６】この発明の目的は、生産性の向上を図りつ
つ、使い勝手を良くした半導体集積回路装置を提供する
ことにある。この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、読み出し動作と書き込み動
作とがプロセッサのサイクルタイムに対応して高速に行
われる不揮発性記憶回路を１チップのマイクロコンピュ
ータに搭載し、データの処理プログラムが格納される部
分を読み出し専用とし、他の残り部分をデータの書き込
みと読み出しに使用する。
【０００８】
【作用】上記した手段によれば、ＲＯＭとＲＡＭの記憶
容量の配分を考慮することがないから生産性を高くでき
るとともに、プログラム格納エリアを任意に設定できる
から使い勝手が良くなる。
【０００９】
【実施例】図１には、この発明に係る１チップのマイク
ロコンピュータを説明するための概念的な一実施例のブ
ロック図が示されている。同図では、発明の理解を容易
にするために、基本となる中央処理ユニット（以下、単
にマイクロプロセッサという）ＣＰＵと、そのデータ処
理やシステム制御の手順を指示するプログラムと、デー
タ処理等において必要とされるデータの記憶等に用いら
れるメモリ回路とが代表として例示的に示されている。
【００１０】上記のような１チップのマイクロコンピュ
ータにおいて、プログラムが格納されるＲＯＭ（リード
・オンリー・メモリ）は、マイクロプロセッサのサイク
ルタイムに応じて高速に読み出しができることが必要と
される。同様に、内蔵されるＲＡＭ（ランダム・アクセ
ス・メモリ）にあっても、上記マイクロプロセッサのサ
イクルタイムに応じて高速に書き込みと読み出しができ
ることが必要とされる。
【００１１】本願発明者は、強誘電体キャパシタを用い
たＲＡＭ（以下、単にＦＲＡＭという）にあっては、強
誘電体の分極の向きにより不揮発性の記憶動作を行うこ
とからＲＯＭとして使用できること、及びその書き込み
動作がダイナミック型ＲＡＭのように高速に行えること
からＲＡＭとして使用できることとに着目し、それを上
記１チップのマイクロコンピュータに搭載されるメモリ
回路として利用することを考えた。
【００１２】すなわち、図１に示すように、１チップの
マイクロコンピュータがマイクロプロセッサＣＰＵと１
つのメモリＦＲＡＭにより構成される。上記メモリＦＲ
ＡＭは、その一部をＲＯＭ部として使用し、残りの部分
をＲＡＭ部として使用する。上記ＲＯＭ部とＲＡＭ部と
の境界は、ユーザーが任意に指定できるようにするもの
である。上記ＲＯＭ部とＲＡＭ部の境界は、後述するよ
うにシステムのデバッグ時により最終的に決定できるこ
とに重要な意味を持つものとなる。
【００１３】図２には、この発明に係る１チップのマイ
クロコンピュータを説明するための概念的な他の一実施
例のブロック図が示されている。１チップのマイクロコ
ンピュータでは、必ずプログラム格納するためのメモリ
回路を必要とする。そこで、ＲＯＭ部として使用するこ
とを前提にしたＥＰＲＯＭが搭載される。この場合、Ｅ
ＰＲＯＭに割り当てられた記憶容量は、比較的小さな目
の記憶容量を持つようにされる。
【００１４】このＥＰＲＯＭの記憶容量を超えて、プロ
グラムステップ数が増大したときに対処させるために、
前記図１の実施例と同様なＦＲＡＭが搭載される。この
ＦＲＡＭの一部に、上記ＥＰＲＯＭの記憶容量を超えた
残りのプログラムが格納され、ＲＯＭ部として用いる。
そして、残りの部分をＲＡＭ部として使用する。上記Ｒ
ＯＭ部とＲＡＭ部との境界は、ユーザーが任意に指定で
きるようにするものである。上記ＦＲＡＭのＲＯＭ部と
ＲＡＭ部の境界の設定が、後述するよう説明から理解さ
れるように、システムのデバッグ時において最終的に行
われることに重要な意味を持つものとなる。
【００１５】不揮発性の記憶動作を行いつつ、電気的に
書き換え動作が可能なメモリ回路として、ＭＮＯＳトラ
ンジスタやＦＬＯＴＯＸ型メモリセルを用いたＥＥＰＲ
ＯＭがある。このＥＥＰＲＯＭは、機能的にはＲＯＭと
しても使用でき、ＲＡＭとして使用できる。しかしなが
ら、ＲＡＭとしての使用を考えたとき、その書き込み動
作（書き換え時間）に費やされる時間が、読み出し動作
に比べて長時間となり、データの一時記憶動作を行うＲ
ＡＭとしては到底使用できない。
【００１６】１チップのマイクロコンピュータに搭載さ
れるＲＯＭにあっては、マイクロプロセッサＣＰＵのサ
イクルタイムに対応して高速にプログラムの読み出しを
行う必要があり、ＲＡＭにあっては上記プログラムの過
程において生成される中間データ等を一時記憶させるも
のであるので同様にマイクロプロセッサＣＰＵのサイク
ルタイムに対応して高速に書き込みと読み出しを行う必
要がある。
【００１７】ＦＲＡＭは、上記のような１チップのマイ
クロコンピュータに搭載されるＲＯＭ及びＲＡＭの両機
能を合わせ持つものであるので、その記憶エリアを分割
して一方をＲＯＭとして使用し、他方をＲＡＭとして使
用することができる。
【００１８】この構成では、ＲＯＭとＲＡＭの記憶容量
の組み合わせのみが異なる複数種類の１チップマイクロ
コンピュータを１つに置き換えることができる。これに
より、メーカーにあっては量産性を高めることができ、
それに伴って製造から出荷までの製品管理の簡素化も可
能になる。
【００１９】図３には、この発明に係る１チップのマイ
クロコンピュータ（ＭＣ）の一実施例のブロック図が示
されている。同図の各回路ブロックは、公知の半導体集
積回路の製造技術により、単結晶シリコンのような１個
の半導体基板上において形成される。
【００２０】１チップのマイクロコンピュータＬＳＩ
は、中央処理ユニット（マイクロプロセッサ）ＣＰＵ、
バス制御回路、フェロエレクトリックＲＡＭ（以下、単
にＦＲＡＭという）、シリアル・コミュニケーション・
インターフェースＳＣＩ、タイマーＴＭ、アナログ／デ
ィジタル変換回路ＡＤＣ、その他の入出力回路Ｉ／Ｏな
どの周辺回路、及び制御回路ＣＯＮＴ等によって構成さ
れる。
【００２１】上記マイクロコンピュータＬＳＩにおいて
上記中央処理ユニットＣＰＵが実行すべき制御プログラ
ムは、ＦＲＡＭに割り当てられるＲＯＭ部に書き込まれ
る。モード信号入力端子ＭＤＰＡＤへのモード信号ＭＤ
の制御によってモードの指示が行われ、データバスＤＢ
ＵＳを介して、上記中央処理ユニットＣＰＵ，上記入出
力回路Ｉ／Ｏ，上記シリアル・コミュニケーション・イ
ンターフェースＳＣＩ，タイマーＴＭ、アナログ／ディ
ジタル変換回路ＡＤＣ及びフェロエレクトリックＲＡＭ
とのデータのインターフェースを行い、上記中央処理ユ
ニットＣＰＵによりＦＲＡＭのＲＯＭ部に格納されてい
る制御プログラムに従ってデータ処理やシステム制御を
行う。
【００２２】上記入出力回路Ｉ／Ｏ、上記シリアル・コ
ミュニケーション・インターフェースＳＣＩ及びアナロ
グ／ディジタル変換回路ＡＤＣは、入出力装置とのデー
タのインターフェースを行う。また、中央処理ユニット
ＣＰＵは、アドレスバスＡＢＵＳを介して、ＦＲＡＭ、
入出力回路Ｉ／Ｏ、シリアル・コミュニケーション・イ
ンターフェースＳＣＩ，タイマーＴＭ、アナログ／ディ
ジタル変換回路ＡＤＣのアドレシングを行う。
【００２３】特に制限されないが、バス制御回路はバス
獲得の調停を行うことの他に、中央処理ユニットＣＰＵ
等からＦＲＡＭをアクセスするとき、ＲＯＭ部に割り当
てられたアドレスを検出して、そこへの書き込み動作を
制限する書込制限機能が設けられる。すなわち、書込制
限機能により、ＲＯＭ部のデータがプロテクトされる。
このような機能を設けることにより、誤ってＲＯＭ部に
データを書き込むこと等により、制御プログラムが破壊
されてしまうことを防止できる。言い換えならば、書き
換え可能なＦＲＡＭを用いつつ、実質的に特定のエリア
に対して書き換え不能なＲＯＭと同様な動作を行わせる
ことができる。
【００２４】ＦＲＡＭの残りのエリアはＲＡＭ部とさ
れ、マイクロコンピュータＬＳＩが入出力装置を加えて
システムに実装された状態では、上記中央処理ユニット
ＣＰＵの制御に基づいて、一時記憶データの格納エリア
として用いられる。このように、ＦＲＡＭをマイクロコ
ンピュータに搭載されるメモリ回路として用い、その一
部をＲＯＭとして使用し、残りをＲＡＭとして使用する
ことによって、汎用性の高い１チップマイクロコンピュ
ータを得ることができる。
【００２５】このことは、メーカー側からみれば、メー
カーにあっては量産性を高めることができ、それに伴っ
て製造から出荷までの製品管理の簡素化も可能になる。
一方、ユーザー側からみれば、ＲＯＭ部の容量を任意に
設定できるからシステムの仕様が決定された時点で、必
要な記憶容量を持つマイクロコンピュータを選び、ハー
ド設計と並行してソフト設計を行うことができる等使い
勝手が良くなる。すなわち、マイクロコンピュータのボ
ードが製造された時点でのプログラムのデバッグを行
い、その結果によりプログラムの変更や追加に伴いプロ
グラムステップ数が増加すると、その分ＲＯＭ部のエリ
アを増加させればよい。
【００２６】図４には、上記メモリ回路ＦＲＡＭに対す
るメモリアクセス制御を説明するための概念図が示され
ている。理解を容易にするために、ＦＲＡＭは０００〜
１００のアドレスを持つものとし、０００から０２０ま
でのエリアがＲＯＭ部として使用され、０２１から１０
０までをＲＡＭ部として使用する例が示されている。
【００２７】上記のような０００から０２０までのアド
レスをＲＯＭ部として使用するときには、境界設定レジ
スタには０２０のアドレスが格納される。この境界設定
レジスタに記憶されたアドレスは、大小比較器の一方の
入力に供給される。大小比較器の他方の入力は、アドレ
ス信号が供給される。大小比較器は、上記両アドレスを
比較して大小の判定を行う。
【００２８】大小比較器は、特に制限されないが、減算
回路から構成される。この減算回路により、境界設定レ
ジスタに設定されたアドレス０２０から、アドレス信号
により指示されたアドレスＡｉの減算を行い、その結果
が正（０２０≧Ａｉ）なら書込禁止信号を論理１にし、
その結果が負（０２０＜Ａｉ）なら書込禁止信号を論理
０にする。
【００２９】上記書込禁止信号は、アンドゲート（ＡＮ
Ｄ）回路Ｇの制御信号とされる。このアンドゲート回路
Ｇの他方の入力には、書込制御信号が供給されている。
上記のように０２０≧Ａｉのようなアドレス信号が入力
されたときには、書込禁止信号が論理０となり、書込制
御信号に無関係に出力信号ＷＥをロウレベルにする。こ
れにより、書込制御をハイレベルにしても、書込禁止信
号により出力信号ＷＥ強制的にロウレベルに維持される
のでＦＲＡＭに対しては、書込動作が行われない。一
方、０２０＜Ａｉのようなアドレス信号が入力されたと
きには、書込禁止信号が論理１となり、書込制御信号が
アンドゲート回路Ｇを通して出力されるので、ＦＲＡＭ
は書込制御信号に従って書き込み動作が行われる。
【００３０】前記のように大小比較器は、減算回路によ
り構成されると説明したが、実際には加算回路により構
成される。加算回路を用いて減算動作を行わせることは
周知であるので上記のように説明するものである。
【００３１】上記のような境界設定レジスタ、大小比較
器及びゲート回路は、書込制限回路を構成し、特に制限
されないが、前記図３のバス制御回路に設けられる。こ
れにより、中央処理ユニットＣＰＵから誤ってＦＲＡＭ
のＲＯＭ部に対してデータを書き込むようなアドレス信
号と書き込み制御信号が出力されても、バス制御回路に
おいて書き込み制御信号が出力されないからＦＲＡＭに
対して読み出しが行われることとなり、プログラムの破
壊が防止できる。
【００３２】上記のような誤ったデータの書き込み動作
に対して、書き込み確認によりエラーを検出するもの等
の他に、上記書込禁止信号を中央処理ユニットＣＰＵ側
にも転送して、エラー処理を素早く行うようにするもの
であってもよい。
【００３３】図５には、この発明に用いられるＦＲＡＭ
の一実施例の概略回路図が示されている。この実施例で
は、メモリセルＭＣは、ダイナミック型ＲＡＭのメモリ
セルと類似の回路から構成される。すなわち、アドレス
選択用のＭＯＳＦＥＴと、情報記憶用のキャパシタから
構成される。この情報記憶用のキャパシタに強誘電体キ
ャパシタが用いられる。強誘電体キャパシタのプレート
電圧ＶＰＬは、不揮発化のための書き込み動作のとき
に、データ線ＤＬとの関係で強誘電体キャパシタに分極
を向きを変えるような所定の高い電位が供給される。
【００３４】特に制限されないが、メモリアレイの構成
は、公知のダイナミック型ＲＡＭと同様に構成され、同
図には１本のデータ線（又はビット線）ＤＬが代表とし
て例示的に示されているが、センスアンプＳＡに対して
一対の平行に配置される相補データ線から構成される折
り返しビット線とされる。上記強誘電体キャパシタは、
公知の方法によりダイナミック型メモリセルにおけるキ
ャパシタの蓄積ノードを構成する電極の上部にＰＺＴ等
からなる強誘電体がディポジションされ、その上にＰｔ
等からなる上部電極が形成される。上記強誘電体は、Ｂ
ａＭｇＦ4 のような強誘電体であってもよい。このよう
な強誘電体層の形成方法に関しては、例えば、雑誌『セ
ミコンダクタ・ワールド』１９９１年１２月号、ＰＰ．
１２２−１２５に詳しく述べられている。
【００３５】この実施例では、通常のダイナミック型Ｒ
ＡＭと異なり、書き込み系と読み出し系のカラムスイッ
チＱ１とＱ２が設けられる。書き込み系のカラムスイッ
チは、アドレス選択信号ＭＳＬと書き込み信号ＷＰに加
えて、書込禁止信号ＷＩＨが供給されるゲート回路Ｇ１
の出力信号により制御される。
【００３６】これにより、データ線ＤＬを選択するよう
なアドレス信号をデコードして形成された選択信号ＭＳ
Ｌと書き込み動作を指示する書き込み信号ＷＰが供給さ
れても、書込禁止信号ＷＩＨが書き込み禁止を指示する
論理１にされると、ゲート回路Ｇ１が強制的にゲートを
閉じてしまうの選択されたデータ線ＤＬがハイインピー
ダンス状態となって書き込み動作が行われない。これに
対して読み出し系のカラムスイッチは、選択信号ＭＳＬ
と読み出し信号ＲＰを受けるゲート回路Ｇ２の出力信号
により制御されるから、何の制限もなく読み出し動作が
行われる。
【００３７】通常、ＲＯＭとして使用する部分には、外
部からデータ線ＤＬを通して書き込みを行わなければ電
位に応じたチャージの蓄積は行われず、リフレッシュ動
作による読み出しレベルは強誘電体キャパシタの分極の
状態に応じて決められる。書き込みを禁止して、読み出
し動作を行う限り、上記の強誘電体キャパシタにおいて
は分極の状態が変化しない。分極の状態を変化させる可
能性があるのは、ＲＡＭとして使用しているところのＦ
ＲＡＭ化の時である。ＦＲＡＭ化の場合、強誘電体キャ
パシタのプレート電圧ＶＰＬを変化させるが、ＲＯＭと
して使用する部分だけプレート電圧を変化させないよう
にすることは実質困難である。なぜなら、ＲＯＭの領域
はユーザーにおいてプログラマブルにされるものであ
り、それに応じてプレート電圧を供給する電源ラインを
分割することはできない。そこで、この実施例において
は、ＲＯＭ部分に対して確実に同じ分極の状態を維持す
るような再書き込みを行わせるためには、一旦リフレッ
シュと同じ読み出し動作を行い、蓄積ノードを確実に記
憶レベルに対応した電位レベルにしてからＦＲＡＭ化す
るものである。
【００３８】特に制限されないが、カラムスイッチは、
通常のダイナミック型ＲＡＭと同様に書き込み系と読み
出し系を共通化して用いるものであってもよい。この場
合には、書き込み回路ＷＡの動作が書込禁止信号ＷＩＨ
により制限されるようにすればよい。すなわち、カラム
スイッチが選択状態にされるにもかかわらず、書込禁止
信号ＷＩＨにより書き込み回路ＷＡの出力がハイインピ
ーダンス状態になるようにすれば、前記同様に書き込み
動作が行われない。
【００３９】図６には、上記ＦＲＡＭに対するバスサイ
クルを説明するための波形図が示されている。中央処理
ユニットＣＰＵのクロックの１周期に同期してアドレス
信号が出力され、リードモードではリード制御信号がロ
ウレベルのアクティブレベルにされ、メモリセルからの
読み出されたデータが出力される。ライトモードでは、
ライト制御信号がロウレベルのアクティブレベルにさ
れ、データが選択されたメモリセルに書き込まれる。
【００４０】このようにＦＲＡＭに対するメモリアクセ
スは、中央処理ユニットＣＰＵのクロックに同期したバ
スサイクルにより読み出し又は書き込み動作が行われ
る。この結果、ＲＯＭ部からのプログラムの読み出しが
高速に行われ、データ処理を高速に行うことができる。
また、ＲＡＭ部に対しては一時データの書き込み／読み
出しが高速に行われるので、データ処理やシステム制御
動作を高速に行うことができる。
【００４１】図７には、上記他の周辺機器に対するバス
サイクルを説明するための一実施例の波形図が示されて
いる。比較的動作の遅い周辺機器に対しては、その動作
速度に対応して、例えば、中央処理ユニットＣＰＵのク
ロックの２周期分に同期したバスサイクルにより読み出
し又は書き込み動作が行われる。周辺機器にあっては、
それに対する書き込み／読み出し動作が頻繁に行われる
ことがないから、上記のようにバスサイクルが長くされ
ても全体に及ぼす影響は軽微となる。
【００４２】図８には、この発明に係る１チップのマイ
クロコンピュータのシステム開発方法を説明するための
フローチャート図が示されている。システム仕様決定に
よりマイクロコンピュータの開発の着手が行われる。
【００４３】上記システム仕様決定に対応して、おおよ
そのシステムの規模から使用する１チップのマイクロコ
ンピュータの機種が選定される。すなわち、その機能に
応じた周辺機器を持つことと、そのプログラムの格納及
び処理されるデータ量を勘案してＲＯＭ部とＲＡＭ部の
記憶容量を算出して、合計の記憶容量を持つようなＦＲ
ＡＭが内蔵された１チップのマイクロコンピュータが選
ばれる。
【００４４】上記のような１チップのマイクロコンピュ
ータを使用することを前提にして、ステップ（５）〜
（７）ではハード設計、製作が行われ、これと並行して
ステップ（１）〜（４）のようなソフト設計が行われ
る。
【００４５】ステップ（１）では、ソフト設計が行わ
れ、ステップ（２）ではフローチャート図の作成が行わ
れる。ステップ（３）ではコーディングが行われ、ステ
ップ（４）では、アセンブラ又はコンパンルによりＣＰ
Ｕの機械語に変換する。すなわち、オブジェクトコード
を出力する。この時点で、ＦＲＡＭのＲＯＭ部の記憶容
量が設定され、残りがＲＡＭ部とされる。
【００４６】一方、ステップ（５）では、ハード設計が
行われ、ステップ（６）では、それに対応したボード設
計が行われる。ステップ（７）では、ボード製作が行わ
れてボード上に上記のような１チップマイクロコンピュ
ータを構成する半導体集積回路装置と、入出力装置を構
成する各種電子部品が組み込まれる。
【００４７】上記ステップ（４）により形成されたオブ
ジェクトコードは、前記のようなＦＲＡＭに対する書き
込み動作によってＲＯＭ部に記憶される。そして、この
制御プログラムに従ってデバッグを行い、所望のデータ
処理やシステム制御動作が行われるを判定する。
【００４８】もしも、プログラムに不備があれば、ステ
ップ（３）に戻り、それを修正したり、あるいはプログ
ラムの追加が行われる。このような修正や変更に伴い、
ステップ（４）によりプログラムステップ数の増加があ
っても、それに対応してＲＯＭ部の容量を増加させるだ
けで対応できる。
【００４９】一方、ハード設計に不備があれば、ステッ
プ（６）のボード設計に戻り、ハード側の修正や変更が
行われ、それに対応してステップ（７）のボード製作が
行われる。上記のようなソフトウェアとハードウェアの
双方に不備があれば、並行して修正や変更が行われる。
【００５０】上記のようにＲＯＭ部とＲＡＭ部の変更が
可能なＦＲＡＭを用いた場合には、プログラムステップ
数の増減に柔軟性をもって対処できるから、ソフトウェ
アとハードウァアの開発を並行して同時に推進できる。
すなわち、この実施例のようにシステム仕様決定が行わ
れた時点で使用する１チップのマイクロコンピュータを
選ぶことができるから、早い段階でハード設計、ボード
設計及びボード製作に着手できるものとなり、開発され
たプログラムをＦＲＡＭのＲＯＭ部に書き込み（移植す
る）をすることにより、１チップのマイクロコンピュー
タとしての動作を行わせることができる。
【００５１】上記のようなデバッグの判定結果におい
て、所望の動作が確認されたなら、境界設定レジスタに
ＲＯＭ部とＲＡＭ部の境界アドレスを書き込み、ＲＯＭ
部に対するプロテクトを行うようにする。なお、上記境
界設定レジスタとして、書き換え可能な不揮発性メモリ
を用いた場合には、上記ステップ（５）のプログラムの
書き込み時にその都度境界アドレスを書き換えるように
すればよい。
【００５２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 読み出し動作と書き込み動作とがプロセッサの
サイクルタイムに対応して高速に行われる不揮発性記憶
回路を１チップのマイクロコンピュータに搭載し、デー
タの処理プログラムが格納される部分を読み出し専用と
し、他の残り部分をデータの書き込みと読み出しに使用
することにより、ＲＯＭとＲＡＭの記憶容量の配分を考
慮する必要がないから設計製造においては、生産性が高
く、その製品管理を簡単にできるとともに、使用すると
きにはプログラム格納エリアを任意に設定できるから使
い勝手が良くなるという効果が得られる。
【００５３】（２） 上記（１）により、システム開発
において、ソフトウェアとハードウェアとを同時に並行
して行うことができ、フログラムの高速な電気的な書き
込みと相俟ってシステム開発時間を最小にすることがで
きるという効果が得られる。
【００５４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。書き込み動作
と読み出し動作が中央処理ユニットのクロックに対応し
て高速に行えるメモリセルの構成は、前記のようなＦＲ
ＡＭの他何であってもよい。
【００５５】この発明は、１チップのマイクロコンピュ
ータ等のようにプログラムに従って一定のデータ処理や
システム制御、プロセス制御を行う半導体集積回路装置
に広く利用できるものである。
【００５６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、読み出し動作と書き込み動
作とがプロセッサのサイクルタイムに対応して高速に行
われる不揮発性記憶回路を１チップのマイクロコンピュ
ータに搭載し、データの処理プログラムが格納される部
分を読み出し専用とし、他の残り部分をデータの書き込
みと読み出しに使用することにより、ＲＯＭとＲＡＭの
記憶容量の配分を考慮する必要がないから設計製造にお
いては、生産性が高く、その製品管理を簡単にできると
ともに、使用するときにはプログラム格納エリアを任意
に設定できるから使い勝手が良くなる。
【図面の簡単な説明】
【図１】この発明に係る１チップのマイクロコンピュー
タの概念的な一実施例を示すブロック図である。
【図２】この発明に係る１チップのマイクロコンピュー
タの概念的な他の一実施例を示すブロック図である。
【図３】この発明に係る１チップマイクロコンピュータ
の一実施例を示すブロック図である。
【図４】図１ないし図３のメモリ回路ＦＲＡＭに対する
メモリアクセス制御を説明するための概念図である。
【図５】この発明に用いられるＦＲＡＭの一実施例の示
す概略回路図である。
【図６】図３のＦＲＡＭに対するバスサイクルを説明す
るための波形図である。
【図７】図３の他の周辺機器に対するバスサイクルを説
明するための波形図である。
【図８】この発明に係る１チップのマイクロコンピュー
タのシステム開発方法を説明するためのフローチャート
図である。
【符号の説明】
ＭＣ…メモリセル、ＷＬ…ワード線、ＤＬ…データ線、
ＷＡ…書き込み回路、ＳＡ…センスアンプ、ＭＡ…読み
出し回路、Ｇ，Ｇ１，Ｇ２…ゲート回路、ＣＰＵ…中央
処理ユニット（マイクロプロセッサ）、ＦＲＡＭ…フェ
ロエレクトリックＲＡＭ、ＳＣＩ…シリアル・コミュニ
ケーション・インターフェース、Ｉ／Ｏ…入出力回路、
ＣＯＮＴ…制御回路、ＭＤＰＡＤ…モード信号入力端
子、ＭＤ…モード信号、ＤＢＵＳ…データバス、ＡＢＵ
Ｓ…アドレスバス、ＡＤＣ…アナログ／デジタル変換回
路。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 プログラムに従って所定のデータ処理動
    作又はシステム制御を行うプロセッサと、読み出し動作
    と書き込み動作とが上記プロセッサのサイクルタイムに
    対応して高速に行われ、上記プログラムが格納される部
    分を読み出し専用とし、他の残り部分をデータの書き込
    みと読み出しに使用する不揮発性記憶回路とを備えてな
    ることを特徴とする半導体集積回路装置。
  2. 【請求項２】 プログラムに従って所定のデータ処理動
    作又はシステム制御動作を行うプロセッサと、その読み
    出し動作が上記プロセッサのサイクルタイムに対応して
    高速に行われるプログラマブルＲＯＭと、読み出し動作
    と書き込み動作とが上記プロセッサのサイクルタイムに
    対応して高速に行われる不揮発性記憶回路とを備え、上
    記プロクラマブルＲＯＭにプログラムを格納し、その記
    憶容量を超えた残りのプログラムを上記不揮発性記憶回
    路の一部に格納して読み出し専用とし、他の残りの部分
    をデータの書き込みと読み出しに使用することを特徴と
    する半導体集積回路装置。
  3. 【請求項３】 上記不揮発性記憶回路において読み出し
    専用とする部分には、上記不揮発性記憶回路又はそのメ
    モリアクセスを制御するバス制御回路に書き込み動作を
    禁止する機能が設けられるものであることを特徴とする
    請求項１又請求項２の半導体集積回路装置。
  4. 【請求項４】 上記不揮発性記憶回路は、情報記憶動作
    に強誘電体キャパシタを含むメモリセル用い、その分極
    の方向により不揮発性記憶動作を行わせるものであるこ
    とを特徴とする請求項１又は請求項２の半導体集積回路
    装置。
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