JPH0752405B2 - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
- Publication number
- JPH0752405B2 JPH0752405B2 JP63316672A JP31667288A JPH0752405B2 JP H0752405 B2 JPH0752405 B2 JP H0752405B2 JP 63316672 A JP63316672 A JP 63316672A JP 31667288 A JP31667288 A JP 31667288A JP H0752405 B2 JPH0752405 B2 JP H0752405B2
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- JP
- Japan
- Prior art keywords
- memory
- eprom
- chip microcomputer
- data
- output
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシングルチップマイクロコンピュータに関し、
特に書込み，読出し，消去可能な読出し専用メモリ（以
下EPROMと呼ぶ）を内蔵するシングルチップマイクロコ
ンピュータに関する。
特に書込み，読出し，消去可能な読出し専用メモリ（以
下EPROMと呼ぶ）を内蔵するシングルチップマイクロコ
ンピュータに関する。
シングルチップマイクロコンピュータは、データ処理を
行なう中央処理部に加え、プログラムや処理データを記
憶するメモリ部、外部とのデータのやりとりを行なう入
出力部などを単一の集積回路上に構成したものであり、
ストアードプログラム制御の装置は、プログラムを変え
ることによって各種の処理が実現できることから様々な
分野で制御部品として利用されている。
行なう中央処理部に加え、プログラムや処理データを記
憶するメモリ部、外部とのデータのやりとりを行なう入
出力部などを単一の集積回路上に構成したものであり、
ストアードプログラム制御の装置は、プログラムを変え
ることによって各種の処理が実現できることから様々な
分野で制御部品として利用されている。
ここで、応用される装置や処理内容によって必要とする
プログラムメモリの容量やデータメモリの容量が違って
くるため、中央処理部や入出力端子の機能が同じであっ
ても内蔵するメモリの容量を変えた製品が開発，製造さ
れている。近年、集積回路技術の進歩に伴い従来の読出
し専用メモリに集積回路のマスクにより製造工程でプロ
グラムを焼込んでいたもの（以下マスクROMと呼ぶ）に
加えて、プログラムメモリとしてEPROMを使用したもの
が登場している。
プログラムメモリの容量やデータメモリの容量が違って
くるため、中央処理部や入出力端子の機能が同じであっ
ても内蔵するメモリの容量を変えた製品が開発，製造さ
れている。近年、集積回路技術の進歩に伴い従来の読出
し専用メモリに集積回路のマスクにより製造工程でプロ
グラムを焼込んでいたもの（以下マスクROMと呼ぶ）に
加えて、プログラムメモリとしてEPROMを使用したもの
が登場している。
このEPROMを内蔵したシングルチップマイクロコンピュ
ータは、パッケージに組込まれ、集積回路として完成し
た状態でもプログラムを書込むことができ、プログラム
の設計から実物で動作させるまでが短時間で済むことか
らシステム開発時のプログラム評価や少量生産に利用さ
れている。
ータは、パッケージに組込まれ、集積回路として完成し
た状態でもプログラムを書込むことができ、プログラム
の設計から実物で動作させるまでが短時間で済むことか
らシステム開発時のプログラム評価や少量生産に利用さ
れている。
上述した、EPROM内蔵のシングルチップマイクロコンピ
ュータをマスクROMの装置に格納するプログラムの評価
に用いる場合、内蔵するメモリ容量に差があると、完全
に等価な動作ができない場合がある。
ュータをマスクROMの装置に格納するプログラムの評価
に用いる場合、内蔵するメモリ容量に差があると、完全
に等価な動作ができない場合がある。
例えば、プログラムメモリの空間を判断して内蔵するメ
モリの空間でない場合に、外部のメモリから命令を取込
む機能をもった装置ならば、メモリ容量が異なれば内部
と外部の境界が異なり、命令を読出す空間が変ってしま
う。また、内蔵するデータメモリの容量が異なれば、容
量が小さいほうの空間に対するアクセスは等価である
が、容量が大きいほうの空間の記憶データは異なること
になる。したがって、動作に差がある装置を用いてプロ
グラムの評価を行なうには、両装置の差に注意をはらっ
てプログラムを説明し、無い空間へのアクセスをチェッ
クするなど煩わしい作業が必要であり、マスクROMの装
置と全く等価なEPROMの装置が望まれていた。
モリの空間でない場合に、外部のメモリから命令を取込
む機能をもった装置ならば、メモリ容量が異なれば内部
と外部の境界が異なり、命令を読出す空間が変ってしま
う。また、内蔵するデータメモリの容量が異なれば、容
量が小さいほうの空間に対するアクセスは等価である
が、容量が大きいほうの空間の記憶データは異なること
になる。したがって、動作に差がある装置を用いてプロ
グラムの評価を行なうには、両装置の差に注意をはらっ
てプログラムを説明し、無い空間へのアクセスをチェッ
クするなど煩わしい作業が必要であり、マスクROMの装
置と全く等価なEPROMの装置が望まれていた。
ところがEPROMの装置の使用量はマスクROMの装置に比較
して１割以下とかなり少ない。したがって、各種のメモ
リ容量に対応して多数のEPROM内蔵の装置を開発・製造
することは費用もかさむため経済的ではない。
して１割以下とかなり少ない。したがって、各種のメモ
リ容量に対応して多数のEPROM内蔵の装置を開発・製造
することは費用もかさむため経済的ではない。
本発明は上述の背景に鑑みなされたもので、単一のEPRO
M内蔵のシングルチップマイクロコンピュータに、メモ
リ容量が異なる装置と等価な動作を行なわせる手段を備
えさせて、プログラム開発の負担を軽減させることを目
的とする。
M内蔵のシングルチップマイクロコンピュータに、メモ
リ容量が異なる装置と等価な動作を行なわせる手段を備
えさせて、プログラム開発の負担を軽減させることを目
的とする。
本発明のシングルチップマイクロコンピュータは、EPRO
Mの特定セルにメモリ空間判定のための情報を格納する
手段と、該マイクロコンピュータを初期化するリセット
信号により前記特定セルを選択し、読出した情報をラッ
チするラッチ手段と、ラッチ手段の記憶値により内部メ
モリと外部メモリとの境界を切換える手段とを有する。
Mの特定セルにメモリ空間判定のための情報を格納する
手段と、該マイクロコンピュータを初期化するリセット
信号により前記特定セルを選択し、読出した情報をラッ
チするラッチ手段と、ラッチ手段の記憶値により内部メ
モリと外部メモリとの境界を切換える手段とを有する。
本発明のシングルチップマイクロコンピュータは、内蔵
するメモリ容量は一定であるが、内部メモリと外部メモ
リとの境界を切換える手段を有し、内蔵のメモリ容量よ
り小さな容量の装置と等価な動作をさせられる。さら
に、メモリ空間判定のための情報をEPROMに記憶させ
て、その情報をもとに制御を行なうので、集積回路とし
て完成した状態で所望のメモリ容量に設定でき、その情
報ならびに設定は電源が供給を停止しても保持される。
するメモリ容量は一定であるが、内部メモリと外部メモ
リとの境界を切換える手段を有し、内蔵のメモリ容量よ
り小さな容量の装置と等価な動作をさせられる。さら
に、メモリ空間判定のための情報をEPROMに記憶させ
て、その情報をもとに制御を行なうので、集積回路とし
て完成した状態で所望のメモリ容量に設定でき、その情
報ならびに設定は電源が供給を停止しても保持される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のシングルチップマイクロコンピュータ
の一実施例を示すブロック図、第２図は第１図中のプロ
グラムメモリ部３のブロック図である。
の一実施例を示すブロック図、第２図は第１図中のプロ
グラムメモリ部３のブロック図である。
本実施例は、データ処理を行ない回路全体を制御する中
央処理部１と、処理データを記憶するデータメモリ部２
と、プログラムを記憶するプログラムメモリ部３と、外
部からのデータを取込む入力ポート４と、外部へデータ
を出力する出力ポート５と、内部クロックを発生するク
ロック発生部６とから構成され、クロック発生部６を除
いた各部は、内部バス７を経由してデータの転送を行な
う。本実施例では、外部よりメモリ空間判定のための情
報を入力してプログラムメモリ部３の特定セルに格納す
る。そして初期化の際にこの特定セルの内容を読出しラ
ッチして、その値によって内部メモリと外部メモリとの
境界を切換え、所望のメモリ容量のマスクROM内蔵シン
グルチップマイクロコンピュータと等価な動作をするよ
うに制御する。プログラムメモリ部３は、Ｘデコーダ9,
Yデコーダ10,センスアンプ・書込み回路11,データバス
バッファ12,セル17,ラッチ18,アンドゲート19,オアゲー
ト15,16,20,インバータ24,44等を含んでいる。
央処理部１と、処理データを記憶するデータメモリ部２
と、プログラムを記憶するプログラムメモリ部３と、外
部からのデータを取込む入力ポート４と、外部へデータ
を出力する出力ポート５と、内部クロックを発生するク
ロック発生部６とから構成され、クロック発生部６を除
いた各部は、内部バス７を経由してデータの転送を行な
う。本実施例では、外部よりメモリ空間判定のための情
報を入力してプログラムメモリ部３の特定セルに格納す
る。そして初期化の際にこの特定セルの内容を読出しラ
ッチして、その値によって内部メモリと外部メモリとの
境界を切換え、所望のメモリ容量のマスクROM内蔵シン
グルチップマイクロコンピュータと等価な動作をするよ
うに制御する。プログラムメモリ部３は、Ｘデコーダ9,
Yデコーダ10,センスアンプ・書込み回路11,データバス
バッファ12,セル17,ラッチ18,アンドゲート19,オアゲー
ト15,16,20,インバータ24,44等を含んでいる。
次に、本実施例の動作を説明する。ここではプログラム
メモリからの出力の１ビット分の動作について説明す
る。
メモリからの出力の１ビット分の動作について説明す
る。
プログラムメモリ部３は、アドレスバス８のデータをＸ
デコーダ9,Yデコーダ10でデコードしEPROMセルを一つ選
択する。選択されたEPROMセルのデータは、センスアン
プ・書込み回路11を経由しデータバスバッファ12を介し
てデータバス13へ出力される。
デコーダ9,Yデコーダ10でデコードしEPROMセルを一つ選
択する。選択されたEPROMセルのデータは、センスアン
プ・書込み回路11を経由しデータバスバッファ12を介し
てデータバス13へ出力される。
通常、プログラムを実行する際には最初回路全体を初期
化する。本実施例でリセット端子14にハイレベルを入力
して初期化を行なう。リセット端子14にハイレベルが入
力されるとアドレスバス８のデータに関係なくオアゲー
ト15およびオアゲート16の出力はハイレベルとなり、イ
ンバータ44の出力がロウレベルとなるためにＸデコーダ
9,Yデコーダ10の出力信号を入力する他の論理ゲート
は、全てロウレベルを出力する。したがって、リセット
時は必ず特定のEPROMセル17が選択される。ここで選択
されたEPROMセル17のデータはセンスアンプ11を経由し
てデータバスバッファ12に入力されると共に、ラッチ18
に取込まれる。次に、初期化を終了しリセット端子14が
ロウレベルになるとプログラムが実行され、この間ラッ
チ18のゲートが閉じるのでラッチ18の出力は変化しな
い。ラッチ18の出力がロウレベルの場合アンドゲート19
の出力がロウレベルとなりアドレスバス８の最上位ビッ
トの信号21とその下位のビットの信号22の少なくとも一
方がハイレベルの場合、オアゲート20の出力がハイレベ
ル，インバータ24の出力がロウレベルとなりEPROMセル
のデータをデータバスバッファ12からデータバス13へ出
力することを禁止する。
化する。本実施例でリセット端子14にハイレベルを入力
して初期化を行なう。リセット端子14にハイレベルが入
力されるとアドレスバス８のデータに関係なくオアゲー
ト15およびオアゲート16の出力はハイレベルとなり、イ
ンバータ44の出力がロウレベルとなるためにＸデコーダ
9,Yデコーダ10の出力信号を入力する他の論理ゲート
は、全てロウレベルを出力する。したがって、リセット
時は必ず特定のEPROMセル17が選択される。ここで選択
されたEPROMセル17のデータはセンスアンプ11を経由し
てデータバスバッファ12に入力されると共に、ラッチ18
に取込まれる。次に、初期化を終了しリセット端子14が
ロウレベルになるとプログラムが実行され、この間ラッ
チ18のゲートが閉じるのでラッチ18の出力は変化しな
い。ラッチ18の出力がロウレベルの場合アンドゲート19
の出力がロウレベルとなりアドレスバス８の最上位ビッ
トの信号21とその下位のビットの信号22の少なくとも一
方がハイレベルの場合、オアゲート20の出力がハイレベ
ル，インバータ24の出力がロウレベルとなりEPROMセル
のデータをデータバスバッファ12からデータバス13へ出
力することを禁止する。
次にラッチ18の出力がハイレベルであった場合、信号2
1,信号22とアドレスバス８の上位から３ビット目の信号
23のいずれかがハイレベルの場合上述と同様にインバー
タ24の出力がロウレベルを出力し、EPROMセルのデータ
をデータバス13へ出力することを禁止する。したがっ
て、オアゲート20の出力がハイレベルの場合に外部プロ
グラムメモリよりデータを取込むように制御することに
よってオアゲート20の出力がハイレベルの時は外部、ロ
ウレベルの時は内部とメモリ空間を判定することができ
る。例えばアドレスバス８が８ビットであり、ラッチ18
の出力がロウレベルの場合、アドレスの上位２ビットが
全てロウレベルとなる00Hから3FH番地の時は内部，それ
以外の40HからFFH番地の時外部としてメモリ空間が判定
される。また、ラッチ18の出力がハイレベルの場合アド
レスの上位３ビットが全てロウレベルとなる00Hから1FH
番地の時内部，それ以外の20HからFFH番地の時外部とし
てメモリ空間が判定される。
1,信号22とアドレスバス８の上位から３ビット目の信号
23のいずれかがハイレベルの場合上述と同様にインバー
タ24の出力がロウレベルを出力し、EPROMセルのデータ
をデータバス13へ出力することを禁止する。したがっ
て、オアゲート20の出力がハイレベルの場合に外部プロ
グラムメモリよりデータを取込むように制御することに
よってオアゲート20の出力がハイレベルの時は外部、ロ
ウレベルの時は内部とメモリ空間を判定することができ
る。例えばアドレスバス８が８ビットであり、ラッチ18
の出力がロウレベルの場合、アドレスの上位２ビットが
全てロウレベルとなる00Hから3FH番地の時は内部，それ
以外の40HからFFH番地の時外部としてメモリ空間が判定
される。また、ラッチ18の出力がハイレベルの場合アド
レスの上位３ビットが全てロウレベルとなる00Hから1FH
番地の時内部，それ以外の20HからFFH番地の時外部とし
てメモリ空間が判定される。
このようにリセット時に特定のEPROMセルを選択しその
データを読出してラッチすることによってリセットが切
れた時にそのラッチ出力の値によってメモリ空間が決定
されて所望のメモリ容量のマイクロコンピュータと等価
な動作をさせることが可能である。
データを読出してラッチすることによってリセットが切
れた時にそのラッチ出力の値によってメモリ空間が決定
されて所望のメモリ容量のマイクロコンピュータと等価
な動作をさせることが可能である。
ここではEPROMの１ビット分について説明したが同様の
ラッチを複数ビット分設けこれらのラッチ出力，アドレ
スバスの信号と論理ゲートの組み合わせによってメモリ
空間の境界を幾通りも切換えることが可能である。
ラッチを複数ビット分設けこれらのラッチ出力，アドレ
スバスの信号と論理ゲートの組み合わせによってメモリ
空間の境界を幾通りも切換えることが可能である。
第３図は本発明のシングルチップマイクロコンピュータ
の第２の実施例のブロック図である。
の第２の実施例のブロック図である。
本実施例では、プログラム実行時、リセット端末14にロ
ウレベルが入力されるとインバータ26の出力がハイレベ
ルとなりカウンタ27をクリア状態にするとともにアドレ
ス発生部25よりアドレスを出力する。このアドレスによ
って指定されるEPROMセルのデータを読出し、データバ
ス13に出力している。
ウレベルが入力されるとインバータ26の出力がハイレベ
ルとなりカウンタ27をクリア状態にするとともにアドレ
ス発生部25よりアドレスを出力する。このアドレスによ
って指定されるEPROMセルのデータを読出し、データバ
ス13に出力している。
初期化のためにリセット端子14にハイレベルが入力され
ると、インバータ26の出力がロウレベルとなりアドレス
発生部25からアドレスを出力するのを禁止しカウンタ27
がカウント動作を開始する。リセット端子14にハイレベ
ルが入力されている場合、カウンタ27の出力がバスバッ
ファ28を介してアドレスバス８へ出力され、このアドレ
スで指定される特定のEPROMセルのデータが順次データ
バス13に出力される。デコーダ29はアドレスバス８の値
をデコードしプログラムメモリ空間を決定する情報を格
納したアドレスが入力された場合信号30を、データメモ
リ空間を決定する情報を格納したアドレスが入力された
場合信号31をハイレベルにする。リセット時信号30がハ
イレベルになるとアンドゲート32がハイレベルを出力し
ラッチ34にデータバス13に出力されていたプログラムメ
モリ空間を決定する情報を取込み、信号31がハイレベル
になるとアンドゲート33がハイレベルを出力しラッチ35
にデータメモリ空間を決定する情報を取込む。ラッチ34
の出力は空間判別回路36へ入力されリセットが切れた時
にこの情報をもとにプログラムメモリ空間が判定され
る。同時に第３図には示していないがラッチ35の出力は
データメモリ空間制御の回路に入力されデータメモリの
空間が判定される。
ると、インバータ26の出力がロウレベルとなりアドレス
発生部25からアドレスを出力するのを禁止しカウンタ27
がカウント動作を開始する。リセット端子14にハイレベ
ルが入力されている場合、カウンタ27の出力がバスバッ
ファ28を介してアドレスバス８へ出力され、このアドレ
スで指定される特定のEPROMセルのデータが順次データ
バス13に出力される。デコーダ29はアドレスバス８の値
をデコードしプログラムメモリ空間を決定する情報を格
納したアドレスが入力された場合信号30を、データメモ
リ空間を決定する情報を格納したアドレスが入力された
場合信号31をハイレベルにする。リセット時信号30がハ
イレベルになるとアンドゲート32がハイレベルを出力し
ラッチ34にデータバス13に出力されていたプログラムメ
モリ空間を決定する情報を取込み、信号31がハイレベル
になるとアンドゲート33がハイレベルを出力しラッチ35
にデータメモリ空間を決定する情報を取込む。ラッチ34
の出力は空間判別回路36へ入力されリセットが切れた時
にこの情報をもとにプログラムメモリ空間が判定され
る。同時に第３図には示していないがラッチ35の出力は
データメモリ空間制御の回路に入力されデータメモリの
空間が判定される。
第４図はデータメモリ空間を制御する一例のブロック図
である。第４図において信号37,信号38は第３図中のラ
ッチ35からの出力に相当しデータメモリ空間を決定する
信号であり、信号39,信号40はそれぞれアドレスバス41
の最上位ビット，その下位のビットである。信号37,信
号38が共にハイレベルの場合内蔵のRAM全体に対しアク
セスが可能であり、信号37がロウレベル，信号38がハイ
レベルの場合アンドゲート42の出力がロウレベルに固定
されアドレスの最上位ビットが間引かれてアクセス可能
なデータメモリは内蔵のRAMの1/2に制御される。また、
信号37,信号38が共にロウレベルの場合、アンドゲート4
2,アンドゲート43の出力がロウレベルに固定され、アド
レスの上位２ビットが間引かれてアクセス可能なデータ
メモリは内蔵RAMの1/4に制御される。
である。第４図において信号37,信号38は第３図中のラ
ッチ35からの出力に相当しデータメモリ空間を決定する
信号であり、信号39,信号40はそれぞれアドレスバス41
の最上位ビット，その下位のビットである。信号37,信
号38が共にハイレベルの場合内蔵のRAM全体に対しアク
セスが可能であり、信号37がロウレベル，信号38がハイ
レベルの場合アンドゲート42の出力がロウレベルに固定
されアドレスの最上位ビットが間引かれてアクセス可能
なデータメモリは内蔵のRAMの1/2に制御される。また、
信号37,信号38が共にロウレベルの場合、アンドゲート4
2,アンドゲート43の出力がロウレベルに固定され、アド
レスの上位２ビットが間引かれてアクセス可能なデータ
メモリは内蔵RAMの1/4に制御される。
この実施例ではメモリ空間を決定するデータをEPROMか
らデータバスを経由して転送し必要な情報を選択しラッ
チするので各メモリの面積が大きくプログラムメモリか
らデータメモリまでの距離が離れた場合でも必要な各部
分でメモリ空間を決定する情報をラッチして空間制御を
行なうことが可能である。
らデータバスを経由して転送し必要な情報を選択しラッ
チするので各メモリの面積が大きくプログラムメモリか
らデータメモリまでの距離が離れた場合でも必要な各部
分でメモリ空間を決定する情報をラッチして空間制御を
行なうことが可能である。
以上説明したように本発明は、メモリ空間を決定するた
めの情報を予めEPROMへ格納しこの情報を使用して、内
蔵のメモリ容量より小さなメモリ容量のマイクロコンピ
ュータと等価な動作をさせられるようにしたことによ
り、プログラム開発の負担を軽減させる効果があり、ま
たマスクROM内蔵のシングルチップマイクロコンピュー
タがメモリ容量を変えた製品を開発・製造した場合、各
製品に対応して多数のEPROM内蔵シングルチップマイク
ロコンピュータを開発・製造する場合に比べ単一のEPRO
M内蔵シングルチップマイクロコンピュータで対応でき
るので、その開発・製造の費用を削減できる効果があ
る。
めの情報を予めEPROMへ格納しこの情報を使用して、内
蔵のメモリ容量より小さなメモリ容量のマイクロコンピ
ュータと等価な動作をさせられるようにしたことによ
り、プログラム開発の負担を軽減させる効果があり、ま
たマスクROM内蔵のシングルチップマイクロコンピュー
タがメモリ容量を変えた製品を開発・製造した場合、各
製品に対応して多数のEPROM内蔵シングルチップマイク
ロコンピュータを開発・製造する場合に比べ単一のEPRO
M内蔵シングルチップマイクロコンピュータで対応でき
るので、その開発・製造の費用を削減できる効果があ
る。
第１図は本発明のシングルチップマイクロコンピュータ
の第１の実施例のブロック図、第２図は第１図中のプロ
グラムメモリ部３のブロック図、第３図は本発明のシン
グルチップマイクロコンピュータの第２の実施例のブロ
ック図、第４図はデータメモリ空間制御のブロック図で
ある。 １……中央処理部、 ２……データメモリ部、 ３……プログラムメモリ部、 ４……入力ポート、 ５……出力ポート、 ６……クロック発生部、 ７……内部バス、 ８……アドレスバス、 ９……Ｘデコーダ、 10……Ｙデコーダ、 11……センスアンプ・書込回路、 12……デタバスバッファ、 13……データバス、 14……リセット端子、 15,16,20……オアゲート、 17……EPROMセル、 18,34,35……ラッチ、 19,32,33,42,43……アンドゲート、 21,22,23,39,40……アドレス信号、 24,26,44……インバータ、 25……アドレス発生部、 27……カウンタ、 28……バスバッファ、 29……デコーダ、 30,31……デコーダ出力信号、 36……空間判別回路、 37,38……ラッチ出力信号、
の第１の実施例のブロック図、第２図は第１図中のプロ
グラムメモリ部３のブロック図、第３図は本発明のシン
グルチップマイクロコンピュータの第２の実施例のブロ
ック図、第４図はデータメモリ空間制御のブロック図で
ある。 １……中央処理部、 ２……データメモリ部、 ３……プログラムメモリ部、 ４……入力ポート、 ５……出力ポート、 ６……クロック発生部、 ７……内部バス、 ８……アドレスバス、 ９……Ｘデコーダ、 10……Ｙデコーダ、 11……センスアンプ・書込回路、 12……デタバスバッファ、 13……データバス、 14……リセット端子、 15,16,20……オアゲート、 17……EPROMセル、 18,34,35……ラッチ、 19,32,33,42,43……アンドゲート、 21,22,23,39,40……アドレス信号、 24,26,44……インバータ、 25……アドレス発生部、 27……カウンタ、 28……バスバッファ、 29……デコーダ、 30,31……デコーダ出力信号、 36……空間判別回路、 37,38……ラッチ出力信号、
Claims (3)
- 【請求項１】EPROMを内蔵したシングルチップマイクロ
コンピュータにおいて、格納される情報にもとづいて使
用する前記EPROMのメモリ容量を限定するメモリ空間判
定手段を備え、前記メモリ空間判定手段は、前記EPROM
に供給されたアドレスが前記情報により限定されたメモ
リ容量に対応するメモリ空間の範囲外であることに応答
して前記EPROMからのデータの読み出しを禁止するとと
もに判定情報を発生することを特徴とするシングルチッ
プマイクロコンピュータ。 - 【請求項２】供給されるアドレス情報にもとづいて選択
される複数のメモリセルを有するEPROMを内蔵したシン
グルチップマイクロコンピュータにおいて、前記複数の
メモリセルのうち少なくとも一つの特定メモリセルは、
供給されるアドレス情報にもとづき選択されるほか、マ
イクロコンピュータを初期化するリセット信号によって
も選択されることを特徴とするシングルチップマイクロ
コンピュータ。 - 【請求項３】前記特定メモリセルは、前記EPROMのメモ
リ容量を指定する情報を格納するものであることを特徴
とする請求項２記載のシングルチップマイクロコンピュ
ータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316672A JPH0752405B2 (ja) | 1988-12-14 | 1988-12-14 | シングルチップマイクロコンピュータ |
| US07/450,314 US5093909A (en) | 1988-12-14 | 1989-12-14 | Single-chip microcomputer including an eprom capable of accommodating different memory capacities by address boundary discrimination |
| DE68926158T DE68926158T2 (de) | 1988-12-14 | 1989-12-14 | Einchip-Mikrorechner mit EPROM |
| EP89123141A EP0374733B1 (en) | 1988-12-14 | 1989-12-14 | Single-chip microcomputer including EPROM therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316672A JPH0752405B2 (ja) | 1988-12-14 | 1988-12-14 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02161544A JPH02161544A (ja) | 1990-06-21 |
| JPH0752405B2 true JPH0752405B2 (ja) | 1995-06-05 |
Family
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