JPH07114800A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 シリアルポートを有するメモリにおいて高速
のシリアル出力に対応できる冗長回路を実現する。 【構成】 ノーマルメモリセルアレイ92と、ノーマルメ
モリセルアレイ92内の欠陥セルを救済するための冗長メ
モリセルアレイ93と、ノーマルメモリセルアレイ92から
読み出された複数のデータと冗長メモリセルアレイ93か
ら読み出された１つ又は複数のデータとを入力しノーマ
ルメモリセルアレイ92内の欠陥セルからのデータを冗長
メモリセルアレイ93からのデータに切り換えるための冗
長・ノーマル切換スイッチ41〜56と、冗長・ノーマル切
換スイッチ41〜56から出力された複数のデータを並直列
変換するためのパラシリ変換回路（並直列変換回路）21
〜36とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置の冗長
回路に関し、特にシリアルポートを有する半導体メモリ
の冗長回路に関するものである。

【０００２】

【従来の技術】近年、ダイナミックＲＡＭ（以下ＤＲＡ
Ｍと略す）は３年で４倍のペースで大容量化の道を進ん
できている。この大容量化により、ＤＲＡＭは各世代間
で（例えば、１Ｍビットから４Ｍビット）チップの面積
が１．５倍ずつ増大している。このチップ面積の増大は
ＤＲＡＭの生産現場における歩留りの向上に対してマイ
ナスの要因となっている。ＤＲＡＭの歩留りの向上を実
現する手段としては、冗長回路を使用するという技術が
一般的に用いられている。

【０００３】冗長回路技術によれば、通常のメモリセル
（ノーマルセル）に加えて冗長のメモリセル（スペアセ
ル）が設けられる。冗長度を高めれば、メモリチップの
歩留り向上が期待できる。しかしながら、冗長回路の使
用はチップサイズの増大を招き、１ウェハー当りのチッ
プの取れ数が減少するため、あまりに多数の冗長回路を
１個のチップにのせることはできない。そこで、冗長回
路をできるだけ効率良く使用する工夫が近年検討されて
来ている（菊川ほか“次世代大容量ＤＲＡＭに対する高
柔軟性冗長方式” 1992 年電子情報通信学会秋季大会講
演論文集分冊5p.152 ）。

【０００４】さて、画像処理などのためのシリアルポー
トを有するメモリでは、冗長回路の使用に起因した動作
速度の劣化が問題となっている。その改善のための工夫
も検討されている（宮宇地ほか“４Ｍビットフィールド
メモリ” 1990 年電子情報通信学会技術研究会報告ICD9
0-112 pp.45-49）。

【０００５】以下図面を参照しながら、従来のシリアル
ポートを有するメモリの冗長回路の一例について説明す
る。

【０００６】図２０は従来の冗長回路を使用したシリア
ルポートを有するメモリの概略図を示すものである。図
２０において、103 はノーマルメモリセルアレイ、104
は冗長メモリセルアレイ、101 はノーマルメモリセルア
レイ用のシリアルポート、102 は冗長メモリセルアレイ
用のシリアルポート、105 はシリアルデータバスであ
る。シリアルポート101,102 は、各々シフトレジスタと
パラシリ変換回路（並直列変換回路）とで構成される。
パラシリ変換回路は、パラレルデータを一度にラッチ
し、シフトレジスタから供給される出力制御信号に応じ
てラッチデータを１ビットずつ出力することにより、シ
リアルデータを出力するものである。

【０００７】以上のように構成された従来のシリアルポ
ートを有するメモリについて、以下その動作を説明す
る。図２０において、まずノーマルメモリセルアレイ10
3 が活性化され、メモリセルからデータが読み出され、
増幅される。増幅されたデータはノーマルメモリセルア
レイ用のシリアルポート101 に転送され、パラシリ変換
された後、シリアルデータバス105 を介して出力回路に
転送されていく。入力されたアドレスが不良のメモリセ
ルを含む場合には、冗長メモリセルアレイ104 が活性化
され、正しいデータが冗長メモリセルアレイ用のシリア
ルポート102 からシリアルデータバス105 に出力され
る。

【０００８】図２１は上記動作を簡単に示す模式図であ
る。901 は冗長メモリセル、902 は冗長メモリセル用の
パラシリ変換回路、903 はシリアルデータバス、904 は
ノーマルメモリセル用のパラシリ変換回路、905 はパラ
レルデータバス、906 はノーマルメモリセルである。ま
た白丸は正規のデータ、黒丸は欠陥データを示す。図２
１において、ノーマルメモリセル用のパラシリ変換回路
904 にパラレルデータバス905 を介して欠陥データが読
み出されたものとする（欠陥データは左から６個めのデ
ータ）。ノーマルメモリセル用のパラシリ変換回路904
はシリアルデータバス903 にデータを順次読み出してい
くことでパラシリ変換を行なうが、左から順にデータを
読み出して行くと、６個めに欠陥データがあるため、６
個めのデータを読み出すタイミングで冗長メモリセル用
のパラシリ変換回路902 から正規のデータをシリアルデ
ータバス903 に読み出す。

【０００９】

【発明が解決しようとする課題】上記のような従来のメ
モリ構成では、冗長データの切換は高速でデータを転送
しているシリアルデータバスの所で行なわれており、こ
の構成ではより高速のシリアル出力には動作マージンが
足りなくなり対応できなくなるという問題点があった。

【００１０】本発明の目的は、シリアルポートを有する
半導体記憶装置において高速のシリアル出力に対応でき
る冗長回路を実現することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、欠陥セルからのデータを並直列変換手段
の並列部において冗長メモリセルアレイからのデータに
切り換えることによって、高速なシリアルデータバスで
はなく、低速で動作するパラレルデータバスの所で冗長
救済を行なうこととしたものである。

【００１２】具体的にいうと、本発明は、ノーマルメモ
リセルアレイと、該ノーマルメモリセルアレイ内の欠陥
セルを救済するための冗長メモリセルアレイと、ノーマ
ルメモリセルアレイから読み出された複数のデータと冗
長メモリセルアレイから読み出された１つ又は複数のデ
ータとを入力しノーマルメモリセルアレイ内の欠陥セル
からのデータを冗長メモリセルアレイからのデータに切
り換えるための冗長・ノーマル切換手段と、該冗長・ノ
ーマル切換手段から出力された複数のデータを並直列変
換するための並直列変換手段とを備えた構成を採用した
ものである。

【００１３】

【作用】本発明によれば、従来のシリアルポートを有す
るメモリとは異なり、高速なシリアルデータバスではな
く、低速で動作するパラレルデータバスの所で冗長救済
が行なわれる。したがって、高速のシリアル出力に対し
て冗長救済によって動作マージンが不足することがなく
なり、プロセスのばらつきや温度、電源電圧の変動に対
して強いメモリを作ることができる。

【００１４】

【実施例】

（実施例１）図１は本発明の第１の実施例に係るシリア
ルポートを有するメモリの概略図を示すものである。図
１において17はシフトレジスタ、1 〜16はシフトレジス
タ17のレジスタ１段、18はシフトレジスタ17を制御する
ためのクロック、19はシリアルデータバス、21〜36はパ
ラシリ変換回路、41〜56は冗長・ノーマル切換スイッ
チ、61〜76はノーマルデータ用増幅回路、277 〜292 は
冗長データ用増幅回路、93は冗長メモリセルアレイ、92
はノーマルメモリセルアレイ、81は冗長ヒューズ回路、
86は冗長アドレス検知信号、91はアドレスバス、298 は
ノーマルデータ転送バス、299 は冗長データ転送バスで
ある。シフトレジスタ17とパラシリ変換回路21〜36と
は、１つのシリアルポートを構成する。

【００１５】図１に示すシフトレジスタ17のうちの１５
段1 〜15の回路図を図２(b) に、残りの１段16の回路図
を図２(a) に示す。110 は第１の電源、111 〜116 はＮ
ＭＯＳトランジスタ、120 〜129 はインバータ、130,13
1 はリセット端子、132,133は入力端子、134,135 は出
力端子、136,137 は出力制御端子である。図２(a) のレ
ジスタ16は、リセット時に第１の電源110 から供給され
る『ハイレベル』のデータをラッチし、出力制御端子13
6 に供給されるクロック18に応じてラッチデータをシフ
トさせるものである。図２(b) のレジスタ1 〜15は、リ
セット時に『ローレベル』のデータをラッチし、出力制
御端子137 に供給されるクロック18に応じてラッチデー
タをシフトさせるものである。

【００１６】図１中のパラシリ変換回路21〜36の回路図
を図３に示す。141 〜144 はＮＭＯＳトランジスタ、14
8 〜151 はインバータ、138 はラッチ信号、163 は出力
制御端子、154,155 は入力端子、152,153 は出力端子で
ある。このパラシリ変換回路21〜36は、冗長・ノーマル
切換スイッチ41〜56から供給されるパラレルデータをラ
ッチ信号138 に応じて一度にラッチし、シフトレジスタ
17から出力制御端子163 に供給される信号に応じてラッ
チデータを１ビットずつ出力することにより、シリアル
データを出力するものである。

【００１７】図１中の冗長・ノーマル切換スイッチ41〜
56の回路図を図４に示す。145 〜147,162 はＮＭＯＳト
ランジスタ、139 はインバータ、140 は冗長アドレス検
知信号の入力端子、156,157 はノーマルメモリセルアレ
イからの入力端子、158,159は冗長メモリセルアレイか
らの入力端子、160,161 は出力端子である。この冗長・
ノーマル切換スイッチ41〜56は、冗長ヒューズ回路81か
らの冗長アドレス検知信号86に応じて１６ビットのノー
マルデータ又は１６ビットの冗長データをパラシリ変換
回路21〜36に供給するものである。

【００１８】以上のように構成されたシリアルポートを
有するメモリについて、以下その動作を図１において説
明する。アドレスバス91から入力されたアドレスにより
選択されたメモリセルのデータがノーマルメモリセルア
レイ92から読み出され、ノーマルデータ用増幅回路61〜
76により増幅された後、パラシリ変換回路21〜36に転送
されパラシリ変換されたデータはシリアルデータバス19
を介して出力回路（不図示）に転送される。入力された
アドレスが不良のメモリセルを含む場合には冗長ヒュー
ズ回路81から冗長アドレス検知信号86が出力され、この
信号の制御により冗長メモリセルアレイ93から正しいデ
ータを読み出し冗長データ用増幅回路277 〜292 により
増幅された後、冗長・ノーマル切換スイッチ41〜56でノ
ーマルメモリセルアレイ92から読み出されたデータと入
れ替わってパラシリ変換回路21〜36に転送され、正しい
データが出力回路に転送される。

【００１９】図５は上記動作を簡単に示す模式図であ
る。911 は冗長メモリセル、907 はシリアルデータバ
ス、908 はパラシリ変換回路、909 はパラレルデータバ
ス、910はノーマルメモリセルである。また白丸は正規
のデータ、黒丸は欠陥データを示す。図５において、ノ
ーマルメモリセル910 に欠陥データが存在するものとす
る（欠陥データは左から６個めのデータ）。この場合、
パラシリ変換回路908 には欠陥データが存在しない冗長
メモリセル911 からデータをパラレルデータバス909 を
介して読み出す。その後、シリアルデータバス907 にデ
ータを順次読み出していくことでパラシリ変換を行なっ
て高速にデータを読み出していく。

【００２０】以上のように冗長データの切換は低速でデ
ータを転送しているパラレルのデータバスの所で行なわ
れており、高速のシリアル出力には十分に動作マージン
が得られるため、この構成はシリアルポートを有するメ
モリについて使い易い冗長構成である。

【００２１】（実施例２）第１の実施例の構成では１６
ビットにパラレルに出てくるデータのうち１つでも不良
のデータがあった場合、１６ビットすべてのデータを冗
長メモリセルアレイのデータに置き換えなくてはならな
い。第１の実施例の場合、パラレルに出てくるデータは
１６ビットであるが、これが３２、６４ビットと増加す
るにつれて無駄に冗長救済するメモリセルも増加してし
まい、救済効率も悪化することになる。したがって、冗
長メモリセルアレイの占める面積が大きくなりチップサ
イズが大きくなってしまう。チップ面積が大きくなる
と、１ウェハー当りのチップの取れ数が減少し結果的に
歩留りを低下させ、せっかく冗長回路を備えていても効
果がなくなるという問題点が生ずる。この問題点を解決
したのが第２の実施例である。

【００２２】図６及び図７は本発明の第２の実施例に係
るシリアルポートを有するメモリの概略図を示すもので
ある。図６及び図７において、図１と同一の機能を有す
るものには同一の番号を付して詳細な説明を省く。本実
施例では、パラシリ変換回路21〜36が４つに分割されて
いる。これに対応して、４分割されたノーマルメモリセ
ルアレイ92a 〜92d と、４分割された冗長メモリセルア
レイ93a 〜93d と、４分割された冗長ヒューズ回路81a
〜81d とを備えている。298a〜298dは４分割されたノー
マルメモリセルアレイ92a 〜92d の各々のノーマルデー
タ転送バス、299a〜299dは４分割された冗長メモリセル
アレイ93a 〜93d の各々の冗長データ転送バス、86a 〜
86d は４分割された冗長ヒューズ回路81a 〜81d の各々
の冗長アドレス検知信号である。つまり、図６及び図７
は４つに分割されたパラシリ変換回路21〜36と、該パラ
シリ変換回路21〜36と同様に４つに分割されたメモリセ
ルアレイ92a 〜92d ，93a 〜93d とがグループを構成
し、各グループは個別に冗長ヒューズ回路81a 〜81d を
備え、他のグループとは独立に冗長救済する構成になっ
ている。

【００２３】以上のように構成された本実施例のシリア
ルポートを有するメモリについて、以下その動作を図６
及び図７において説明する。

【００２４】各グループにおいて、アドレスバス91から
入力されたアドレスにより選択されたメモリセルのデー
タがノーマルメモリセルアレイ92a 〜92d から読み出さ
れ、ノーマルデータ用増幅回路61〜76により増幅された
後、パラシリ変換回路21〜36に転送され、パラシリ変換
されたデータはシリアルデータバス19を介して出力回路
に転送される。入力されたアドレスが不良のメモリセル
を含む場合には、冗長ヒューズ回路81a 〜81d のいずれ
か又は全部から冗長アドレス検知信号86a 〜86d のいず
れか又は全部が出力され、この信号の制御により冗長メ
モリセルアレイ93a 〜93d のいずれか又は全部から正し
いデータを読み出し、冗長データ用増幅回路277 〜292
のいずれか又は全部により増幅された後、冗長・ノーマ
ル切換スイッチ41〜56のいずれか又は全部でノーマルメ
モリセルアレイ92a 〜92d から読み出されたデータと入
れ替わってパラシリ変換回路21〜36に転送され、正しい
データが出力回路に転送される。

【００２５】メモリセルアレイ92a 〜92d ，93a 〜93d
の詳細は図８に示すとおりであり、その動作は各メモリ
セルアレイにおいてコラムデコーダ（不図示）により駆
動されるコラムデコード信号833 〜837 によりＮＭＯＳ
トランジスタ813 〜822 から構成されているコラムスイ
ッチ838 〜842 の中から１つずつ選択される。コラムス
イッチには図８に示すようにそれぞれビット線823 〜83
2 が接続されており、選択されたコラムアドレスのビッ
ト線のデータ（ワード線801 〜805 の１本が活性化さ
れ、そのワード線に接続された複数のメモリセル806 か
らビット線823 〜832 を介して伝達されたデータがセン
スアンプ807 〜811 で増幅された複数データのうちの１
つ）がデータ線対812 に読み出される。図８に示すデー
タ線対812が図６及び図７におけるデータバス298a〜298
d，299a〜299dに相当する。なお、図６及び図７に示す
各グループはコラムアドレスの区別がないので、ノーマ
ルメモリセルアレイのコラムデコード信号は各グループ
とも同様に動作するが、冗長ヒューズ回路を個別に有し
ているので冗長メモリセルアレイにおけるコラムデコー
ド信号は各グループで別々に動作することになる。

【００２６】図９は以上の動作をタイミングチャートに
して示したものである。図９においてADDRESS は図６及
び図７におけるアドレスバス91の動きを示し、SP2 は図
６及び図７における冗長アドレス検知信号86a 〜86d を
示したものである。Y1,Y2,Y3,SPE-Yは図８におけるコラ
ムデコード信号833 〜837 に相当するが、Y1,Y2,Y3に関
してはノーマルメモリセルアレイ、SPE-Y に関しては冗
長メモリセルアレイにおけるコラムデコード信号を示
し、同様にnormal-DL はノーマルメモリセルアレイにお
けるデータ線対812 を、spe-DLは冗長メモリセルアレイ
におけるデータ線対812 を示す。RESET は図６及び図７
におけるシフトレジスタ17のリセット信号を、CLK はシ
フトレジスタ17を制御するためのクロック18を、RO1 〜
RO16はシフトレジスタ17の各段1 〜16の出力を、SDL は
シリアルデータバス19の動きを各々示している。

【００２７】図９は、図６及び図７におけるノーマルメ
モリセルアレイ92c に不良ビットがあり、冗長メモリセ
ルアレイ93c から正しいデータを読み出して切換を行な
っている様子を示しており、アドレスの変化時に冗長ア
ドレスが検知され、ノーマルメモリセルアレイ92c のデ
ータのみが冗長メモリセルアレイ93c のデータに置き換
えられているのがわかる。

【００２８】図１０は上記動作を簡単に示す模式図であ
る。図５と同一の機能を有するものには同一の番号を付
して説明を省く。915 はノーマルメモリセル、916 は冗
長メモリセルである。また白丸は正規のデータ、黒丸は
欠陥データを示す。図１０において、ノーマルメモリセ
ル915 に欠陥データが存在するものとする（欠陥データ
は左から６個めのデータ）。この場合、パラシリ変換回
路908 には欠陥データが存在しない冗長メモリセル916
からデータをパラレルデータバス914 を介して読み出
す。ただし、図１０に示してあるようにパラシリ変換回
路908 、ノーマルメモリセル915 、冗長メモリセル916
を４個ずつのグループに分割して冗長救済を行なうのは
欠陥データが存在するグループのみであり、他のグルー
プはノーマルメモリセル915 からデータを読み出す。そ
の後は第１の実施例と同様にシリアルデータバス907 に
データを順次読み出していくことでパラシリ変換を行な
って高速にデータを読み出していく。

【００２９】以上に示したように、本実施例においては
パラシリ変換回路を４つに分割し、これに対応させて分
割したメモリセルアレイごとに独立に冗長救済させる機
能を持たせている。これにより、アドレスの区別はなく
とも、パラシリ変換をかける単位よりも小さい単位での
冗長救済が可能となり、救済効率が向上する。つまり、
第１の実施例と比較すると１６ビットの一括救済から、
１６／４すなわち４ビットごとの一括救済に改善される
から、冗長救済時に無駄にしてしまうメモリセルを大幅
に減少させることができる。

【００３０】（実施例３）図１１は、分割された各グル
ープで冗長メモリセルアレイを共用できるように上記第
２の実施例を発展させた本発明の第３の実施例を示すも
のである。図１１において、図６及び図７と同一の機能
を有するものには同一の番号を付して説明を省く。93は
冗長メモリセルアレイ、77〜80は冗長データ用増幅回
路、57〜60は冗長データ転送バス、85は冗長メモリセル
アレイ制御回路である。またメモリセルアレイ92a 〜92
d ，93の詳細は図８に示すとおりである。

【００３１】本実施例は図１１に示すようにパラシリ変
換回路21〜36は４つに分割され、該パラシリ変換回路21
〜36と同様に４つに分割されたノーマルメモリセルアレ
イ92a 〜92d がグループを構成し、各グループは個別に
冗長ヒューズ回路81a 〜81dを備え、他のグループと独
立に冗長救済され、かつ各グループは冗長メモリセルア
レイ93を共有し、各グループと冗長メモリセルアレイ93
は冗長データ転送バス57〜60で接続されており、冗長救
済されるグループにのみ冗長・ノーマル切換スイッチ41
〜56を介して冗長メモリセルアレイ93のデータが転送さ
れ、パラシリ変換を行なう構成になっている。

【００３２】以上のように構成された本実施例のシリア
ルポートを有するメモリについて、以下その動作を図１
１において説明する。

【００３３】各グループにおいて、アドレスバス91から
入力されたアドレスにより選択されたメモリセルのデー
タがノーマルメモリセルアレイ92a 〜92d から読み出さ
れ、ノーマルデータ用増幅回路61〜76により増幅された
後、パラシリ変換回路21〜36に転送され、パラシリ変換
されたデータはシリアルデータバス19を介して出力回路
に転送される。入力されたアドレスが不良のメモリセル
を含む場合には冗長ヒューズ回路81ａ〜81d のいずれか
から冗長アドレス検知信号86a 〜86d のいずれかが出力
され、この信号の制御により冗長メモリセルアレイ93か
ら正しいデータを読み出し冗長データ用増幅回路77〜80
により増幅された後、冗長・ノーマル切換スイッチ41〜
56のいずれかでノーマルメモリセルアレイ92a 〜92d か
ら読み出されたデータと入れ替わってパラシリ変換回路
21〜36に転送され、正しいデータが出力回路に転送され
る。

【００３４】図１２は上記動作を簡単に示す模式図であ
る。図５と同一の機能を有するものには同一の番号を付
して説明を省く。915 はノーマルメモリセル、920 は冗
長メモリセルである。また白丸は正規のデータ、黒丸は
欠陥データを示す。図１２において、ノーマルメモリセ
ル915 に欠陥データが存在するものとする（欠陥データ
は左から６個めのデータ）。この場合、パラシリ変換回
路908 には欠陥データが存在しない冗長メモリセル920
からデータをパラレルデータバス909 を介して読み出
す。ただし、図１２に示すようにパラシリ変換回路908
、ノーマルメモリセル915 を４個ずつのグループに分
割して、冗長救済を行なうのは欠陥データが存在するグ
ループのみであり、他のグループはノーマルメモリセル
915 からデータを読み出す。その後は第１の実施例と同
様にシリアルデータバス907 にデータを順次読み出して
いくことでパラシリ変換を行なって高速にデータを読み
出していく。また、冗長メモリセル920 は各グループで
個別に有するわけではなく、共通で有することに本実施
例の特徴がある。

【００３５】図１３は本実施例に係るシリアルポートを
有するメモリの回路をレイアウトした配置図を示すもの
である。図１１と同一の機能を有するものには同一の番
号を付して説明を省く。524 〜527 はノーマルメモリセ
ルアレイ92a とノーマルデータ用増幅回路61〜64とをつ
なぐノーマルデータ線、528 〜531 は冗長メモリセルア
レイ93と冗長データ用増幅回路77〜80とをつなぐ冗長デ
ータ線である。

【００３６】本実施例では、図１３に示すように、ノー
マルデータ用増幅回路61〜64、冗長・ノーマル切換スイ
ッチ41〜44及びパラシリ変換回路21〜24のレイアウト高
さに合わせて、冗長データ用増幅回路77〜80をレイアウ
トする。冗長データ用増幅回路77〜80のレイアウトの幅
を狭くし、冗長メモリセルアレイ93の占める幅を狭くし
ているのである。本実施例においてはメモリセルアレイ
の幅に対してそれと組をなす回路のレイアウトの幅が占
める割合が大きい場合を示してあるが、このような場合
においては本実施例に示すレイアウトは非常に有効であ
る。

【００３７】以上に示したように、本実施例においては
パラシリ変換回路を４つに分割し、これに対応させて分
割したメモリセルアレイごとに独立に冗長救済させる機
能を持たせ、かつ冗長メモリセルアレイを共有化してい
る。これにより、アドレスの区別はなくとも、パラシリ
変換をかける単位よりも小さい単位での冗長救済が可能
となり、救済効率が向上する。つまり、図１に示した第
１の実施例と比較すると１６ビットの一括救済から、１
６／４すなわち４ビットごとの一括救済に改善されるか
ら、冗長救済時に無駄にしてしまうメモリセルを大幅に
減少させることができるという第２の実施例の特徴を生
かしながら、４分割したメモリセルアレイごとに冗長メ
モリセルアレイを持たずにすむため第２の実施例よりも
チップ面積を小さくできる。冗長データ転送バス57〜60
は各グループで共有されるために配線長や負荷が大きく
なってしまうが、パラシリ変換される前の速度が遅いと
ころでの冗長切換であるので速度的な問題は特に起こら
ない。

【００３８】（実施例４）図１４は、分割された各グル
ープで冗長ヒューズ回路を共用できるように上記第３の
実施例を発展させた本発明の第４の実施例を示すもので
ある。図１４において、図１１と同一の機能を有するも
のには同一の番号を付して詳細な説明を省く。図１４に
おいて、82a 〜82d は４分割されたノーマルメモリセル
アレイ92a〜92d に共用される冗長ヒューズ回路であっ
て、各々図１５に示すように付加情報記憶部235 を備え
たものである。83は冗長ヒューズ回路82a 〜82d の付加
情報記憶部の出力87をデコードしてどのグループの冗長
救済を実行するかを決定するためのパラシリ判定回路、
88a 〜88d は冗長・ノーマル切換スイッチ41〜56への切
換信号である。冗長ヒューズ回路82a 〜82d の各々から
出力される冗長アドレス検知信号86a 〜86d は、図１１
の場合と同様に冗長メモリセルアレイ制御回路85に供給
されるだけでなく、パラシリ判定回路83にも供給され
る。

【００３９】図１５は冗長ヒューズ回路82a 〜82d の回
路図を示すものである。図１５において、200 は第１の
電源、201 〜206 はアドレス入力端子、207 〜212,229,
230,240,241 はＮＭＯＳトランジスタ、213 〜218,231,
232 はヒューズ素子、219 〜224,242,243 はＰＭＯＳト
ランジスタ、225 〜228,239 はインバータ、233 はプリ
チャージ信号入力端子、234 は冗長アドレス検知信号出
力端子である。また、235 は端子234 から出力される冗
長アドレス検知信号を受けて特定の記憶情報を出力する
付加情報記憶部、236,237 は付加情報記憶部235 の出力
端子、244 は内部ノードである。

【００４０】本実施例の冗長ヒューズ回路は、従来のヒ
ューズ回路に付加情報記憶部235 を付加した構成になっ
ている。本実施例においては、アドレス入力端子201 〜
206から入力されたアドレスがヒューズ素子213 〜218
にプログラムされたアドレスと一致すると（ヒューズが
切断されていてノード244 の電荷がグランドに引き抜か
れない状態）この回路の出力端子234 は『ハイレベル』
を出力し、これが入力されたアドレスが冗長アドレスで
あることを示す冗長アドレス検知信号となっている。付
加情報記憶部235 は、冗長アドレス検知信号の出力を受
けて、記憶している２ビットの付加情報を出力する機能
を有する。つまり、冗長救済の対象となるグループの識
別番号を示す２ビット情報を付加情報記憶部235 に記憶
させておけば、１組のヒューズ素子213 〜218 をいずれ
のグループでも使用できる。

【００４１】なお、図１５の付加情報記憶部235 の出力
部は端子234 から冗長アドレス検知信号が出力されてい
ない時はハイインピーダンスになる構成になっている
が、回路形式はこの形にとらわれることはない。付加情
報記憶部235 のヒューズ素子231,232 に代えて例えばＳ
ＲＡＭなどの記憶素子を採用しても構わない。

【００４２】図１６はパラシリ判定回路83の回路図を示
すものである。図１６において、351 〜357 はインバー
タ、358 は４入力ＮＯＲ回路、359 〜362 は３入力ＮＡ
ＮＤ回路、363 〜366 は冗長アドレス検知信号86a 〜86
d を入力するための端子、367,368 は２ビットの付加情
報87を入力するための端子、369 〜372 は切換信号88a
〜88d を出力するための端子である。

【００４３】図１６に示すパラシリ判定回路の動作は以
下のとおりである。すなわち、端子363 〜366 のいずれ
かに冗長アドレス検知信号が入力された時、このパラシ
リ判定回路はアクティブになり、そうでない時は動作し
ない。本回路がアクティブの時は、２ビットの付加情報
がインバータ352,353 及び３入力ＮＡＮＤ回路359 〜36
2 によりデコードされる。付加情報の２ビットが例えば
いずれも０である場合には、４つの出力端子369 〜372
のうちの１端子372 のみに『ハイレベル』の信号が出力
される。

【００４４】本実施例によれば、各グループのメモリセ
ルアレイ間で冗長ヒューズ回路82a〜82d を共有するこ
とが可能となり、冗長救済効率が向上する。極端な例を
挙げると、４分割されたノーマルメモリセルアレイ92a
〜92d のうちの１つ（例えば92a ）に欠陥が局在する場
合には、該１つのノーマルメモリセルアレイ（92a ）の
ためにすべての冗長ヒューズ回路82a 〜82d を使用する
ことも可能である。

【００４５】なお、入力されたアドレスに対して同時に
２つ以上のグループで欠陥がある場合にも救済可能とす
るためには、冗長メモリセルアレイ93、冗長ヒューズ回
路82a 〜82d 、パラシリ判定回路83及び冗長メモリセル
アレイ制御回路85を複数系統設ければよい。分割された
各グループで冗長ヒューズ回路を共用できるように、上
記第２の実施例（図６及び図７）を変形することも可能
である。

【００４６】（実施例５）図１７及び図１８は、パラレ
ルデータをランダムに出力できるように前記第２の実施
例を発展させた本発明の第５の実施例を示すものであ
る。図１７及び図１８において、図６及び図７と同一の
機能を有するものには同一の番号を付して説明を省く。
718 〜733 はシフトレジスタ17とパラシリ変換回路21〜
36との間に介在したシリアル・ランダム制御切換回路、
734 〜749 はチップ外部から入力されるアドレス信号で
ある。

【００４７】図１９はシリアル・ランダム制御切換回路
718 〜733 の回路図を示すものである。図１９におい
て、750,751 はＮＭＯＳトランジスタ、752 はインバー
タ、753 はモード切換信号、754 は出力端子、755 は第
１の入力端子、756 は第２の入力端子である。第１の入
力端子755 には外部からのアドレス信号734 〜749 が、
第２の入力端子756 にはシフトレジスタ17の出力が各々
供給される。

【００４８】モード切換信号753 が『ローレベル』なら
ば、シフトレジスタ17の出力がシリアル・ランダム制御
切換回路718 〜733 を介してパラシリ変換回路21〜36に
供給されるので、シリアルデータバス19には第２の実施
例の場合と同様にシリアルデータが出力される。モード
切換信号753 が『ハイレベル』ならば、外部からのアド
レス信号734 〜749 がシリアル・ランダム制御切換回路
718 〜733 を介してパラシリ変換回路21〜36に供給され
るので、シリアルデータバス19にはアドレス信号734 〜
749 に応じたデータがランダムに出力される。後者の動
作モード（ランダムモード）を選択すれば、冗長ヒュー
ズ回路やメモリセルアレイの特性試験などを容易に実施
できるようになる。

【００４９】なお、ランダムモードを選択できるように
上記第１、第３及び第４の実施例を変形することも可能
である。

【００５０】

【発明の効果】本発明のシリアルポートを有するメモリ
は、並直列変換回路の並列部において欠陥セルからのデ
ータを冗長メモリセルアレイからのデータに切り換える
ことによって、従来のシリアルポートを有するメモリと
は異なり、高速なシリアルデータバスではなく、低速で
動作するパラレルデータバスの所で冗長救済を行なう。
したがって、高速のシリアル出力に対して冗長救済によ
って動作マージンが不足することがなくなり、プロセス
のばらつきや温度、電源電圧の変動に対して強いメモリ
を作ることができる。この結果、歩留りの向上を図るこ
とができ、コストの低減を実現することができる。ま
た、動作マージンの設計を楽に行なうことができるた
め、半導体メモリの開発期間の短縮が図られ、開発コス
トの低減にも貢献できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るシリアルポートを
有するメモリの概略図である。

【図２】(a) 及び(b) は図１中のシフトレジスタの各段
の回路図である。

【図３】図１中のパラシリ変換回路の回路図である。

【図４】図１中の冗長・ノーマル切換回路の回路図であ
る。

【図５】図１のメモリの動作を簡単に示す模式図であ
る。

【図６】本発明の第２の実施例に係るシリアルポートを
有するメモリの左半部を示す概略図である。

【図７】本発明の第２の実施例に係るシリアルポートを
有するメモリの右半部を示す概略図である。

【図８】図６及び図７中のメモリセルアレイ内の概略図
である。

【図９】図６及び図７のメモリの動作波形図である。

【図１０】図６及び図７のメモリの動作を簡単に示す模
式図である。

【図１１】本発明の第３の実施例に係るシリアルポート
を有するメモリの概略図である。

【図１２】図１１のメモリの動作を簡単に示す模式図で
ある。

【図１３】図１１のメモリのレイアウトの概略図であ
る。

【図１４】本発明の第４の実施例に係るシリアルポート
を有するメモリの概略図である。

【図１５】図１４中の冗長ヒューズ回路の回路図であ
る。

【図１６】図１４中のパラシリ判定回路の回路図であ
る。

【図１７】本発明の第５の実施例に係るシリアルポート
を有するメモリの左半部を示す概略図である。

【図１８】本発明の第５の実施例に係るシリアルポート
を有するメモリの右半部を示す概略図である。

【図１９】図１７及び図１８中のシリアル・ランダム制
御切換回路の回路図である。

【図２０】従来のシリアルポートを有するメモリの概略
図である。

【図２１】図２０のメモリの動作を簡単に示す模式図で
ある。

【符号の説明】

17 シフトレジスタ（制御手段） 19 シリアルデータバス（出力信号線） 21〜36 パラシリ変換回路（並直列変換手段） 41〜56 冗長・ノーマル切換スイッチ（冗長・ノーマル
切換手段） 61〜76 ノーマルデータ用増幅回路（第１の増幅手段） 77〜80,277〜292 冗長データ用増幅回路（第２の増幅
手段） 81,81a〜81d,82a 〜82d 冗長ヒューズ回路 83 パラシリ判定回路 92,92a〜92d ノーマルメモリセルアレイ 93,93a〜93d 冗長メモリセルアレイ 718 〜733 シリアル・ランダム制御切換回路（動作モ
ード切換手段）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊川 博仁 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 澤田 昭弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小谷 久和 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ノーマルメモリセルアレイと、 前記ノーマルメモリセルアレイ内の欠陥セルを救済する
   ための冗長メモリセルアレイと、 前記ノーマルメモリセルアレイから読み出された複数の
   データと前記冗長メモリセルアレイから読み出された１
   つ又は複数のデータとを入力し、前記ノーマルメモリセ
   ルアレイ内の欠陥セルからのデータを前記冗長メモリセ
   ルアレイからのデータに切り換えるための冗長・ノーマ
   ル切換手段と、 前記冗長・ノーマル切換手段から出力された複数のデー
   タを並直列変換するための並直列変換手段とを備えたこ
   とを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 前記ノーマルメモリセルアレイを複数に分割し、分割さ
   れたノーマルメモリセルアレイが各々冗長メモリセルア
   レイを有し、 前記冗長・ノーマル切換手段は、欠陥セルを含む前記分
   割されたノーマルメモリセルアレイからの読み出しデー
   タのみを前記冗長メモリセルアレイからのデータに切り
   換えることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項２項記載の半導体記憶装置におい
   て、 前記分割されたノーマルメモリセルアレイが各々のヒュ
   ーズ回路を備えたことを特徴とする半導体記憶装置。
4. 【請求項４】 請求項２項記載の半導体記憶装置におい
   て、 前記分割されたノーマルメモリセルアレイを有する半導
   体記憶装置に１つ又は複数のヒューズ回路を設け、この
   ヒューズ回路自身に特定の前記分割されたノーマルメモ
   リセルアレイを識別する機能を持たせたことを特徴とす
   る半導体記憶装置。
5. 【請求項５】 請求項１記載の半導体記憶装置におい
   て、 前記ノーマルメモリセルアレイを複数に分割し、該分割
   されたノーマルメモリセルアレイに対して共通に冗長メ
   モリセルアレイを有し、 前記冗長・ノーマル切換手段は、欠陥セルを含む前記分
   割されたノーマルメモリセルアレイからの読み出しデー
   タのみを前記冗長メモリセルアレイからのデータに切り
   換えることを特徴とする半導体記憶装置。
6. 【請求項６】 請求項５項記載の半導体記憶装置におい
   て、 前記分割されたノーマルメモリセルアレイが各々のヒュ
   ーズ回路を備えたことを特徴とする半導体記憶装置。
7. 【請求項７】 請求項５項記載の半導体記憶装置におい
   て、 前記分割されたノーマルメモリセルアレイを有する半導
   体記憶装置に１つ又は複数のヒューズ回路を設け、この
   ヒューズ回路自身に特定の前記分割されたノーマルメモ
   リセルアレイを識別する機能を持たせたことを特徴とす
   る半導体記憶装置。
8. 【請求項８】 請求項１項記載の半導体記憶装置におい
   て、 前記並直列変換手段に対して並直列変換動作を制御する
   ための制御手段と、 前記制御手段の出力と、前記並直列変換手段の並列部を
   ランダムに選択するためのアドレスとを動作モードに応
   じて切り換えて出力するための動作モード切換手段とを
   更に備え、 前記動作モード切換手段の出力は前記並直列変換手段に
   入力されることを特徴とする半導体記憶装置。
9. 【請求項９】 ノーマルメモリセルアレイと、 前記ノーマルメモリセルアレイ内の欠陥セルを救済する
   ための冗長メモリセルアレイと、 前記ノーマルメモリセルアレイから読み出されたデータ
   を増幅するための第１の増幅手段と、 前記冗長メモリセルアレイから読み出されたデータを増
   幅するための第２の増幅手段と、 前記ノーマルメモリセルアレイから読み出された複数の
   データと前記冗長メモリセルアレイから読み出された１
   つ又は複数のデータとを入力し、前記ノーマルメモリセ
   ルアレイ内の欠陥セルからのデータを前記冗長メモリセ
   ルアレイからのデータに切り換えるための冗長・ノーマ
   ル切換手段と、 前記冗長・ノーマル切換手段から出力された複数のデー
   タを並直列変換するための並直列変換手段とを備え、 前記ノーマルメモリセルアレイから見て前記並直列変換
   手段の出力信号線が配置された側に前記第１の増幅手
   段、冗長・ノーマル切換手段及び並直列変換手段を配置
   し、前記出力信号線に直交する方向の前記第１の増幅手
   段、冗長・ノーマル切換手段及び並直列変換手段の配置
   がなす最大距離とほぼ等しくなるように前記第２の増幅
   手段を配置したことを特徴とする半導体記憶装置。