JPH1050099A - 多重化された冗長コラムデータ経路を備えた集積回路メモリ - Google Patents

多重化された冗長コラムデータ経路を備えた集積回路メモリ

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JPH1050099A
JPH1050099A JP9137700A JP13770097A JPH1050099A JP H1050099 A JPH1050099 A JP H1050099A JP 9137700 A JP9137700 A JP 9137700A JP 13770097 A JP13770097 A JP 13770097A JP H1050099 A JPH1050099 A JP H1050099A
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JP9137700A
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Bruce E Engles
ブルース・イー・エングルス
Daniel C Knightly
ダニエル・シー・ナイトリー
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Motorola Inc
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

(57)【要約】 【課題】 必要な性能目標を達成しながら冗長アレイの
効率を増大できる集積回路メモリを実現する。 【解決手段】 集積回路メモリ１０はメモリアレイ８
０，８１のほぼ中央に位置する冗長コラム２０を有す
る。入力／出力（Ｉ／Ｏ）ブロック４９，７０がメモリ
１０の周辺に配置される。冗長マルチプレクサ２４が冗
長コラム２０にかつ頭部冗長グローバルデータ線３６お
よび底部冗長グローバルデータ線３４に結合される。デ
ータは冗長コラム２０とＩ／Ｏブロック４９，７０の間
で頭部および底部冗長グローバルデータ線３６，３４を
介して導かれ冗長グローバルデータ線を効率的に短縮
し、それによって冗長データ線の負荷容量を低減する。
ヒューズ回路５０が使用されて頭部および底部グローバ
ルデータ線３６，３４のどれが欠陥データ経路を置き換
えるかをプログラムする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は一般的にはメモリ
に関し、かつより特定的には、多重化された冗長コラム
データ経路を備えた集積回路メモリに関する。
【０００２】
【従来の技術】集積回路メモリのメモリ記憶容量が増大
するに応じて、行またはロー（ｒｏｗｓ）および列また
はコラム（ｃｏｌｕｍｎｓ）において製造欠陥を有する
可能性が増大し、その結果製造歩留りが低下する。大き
な集積回路メモリにおける生産歩留りを増大する１つの
方法はコラムおよび／またはローの冗長性を使用するこ
とである。冗長性を備えた集積回路メモリにおいては、
特定のローにおける製造欠陥はその欠陥のローに代えて
冗長ローを使用することにより修復できる。同様に、特
定のコラムにおける欠陥はその欠陥コラムに代えて冗長
コラムを使用することにより修復できる。
【０００３】欠陥ローまたはコラムを修復するために
は、欠陥ローまたはコラムが選択からはずされ（ｄｅｓ
ｅｌｅｃｔｅｄ）かつ冗長ローまたはコラムが可融性リ
ンク（ｆｕｓｉｂｌｅ ｌｉｎｋｓ）をとばすことによ
ってその場所に割り当てられる。前記可融性リンクは高
エネルギレーザを使用してとばすことができ、あるいは
プローブテストで電気的にとばすことができる。ほんの
少しの欠陥ローまたはコラムを有するメモリを修復する
能力は実質的に増大した製造歩留りを生じさせることが
できる結果となる。
【０００４】
【発明が解決しようとする課題】冗長コラムを使用した
メモリは冗長コラムを使用して修復されていないメモリ
と同じ速度でアクセスできるべきである。しかしなが
ら、修復されたメモリは付加的な論理が必要なため冗長
コラムなしのメモリより低速になる可能性がある。前記
付加的な論理はメモリに与えられた各アドレス信号をど
のコラムが修復のために選択されるかをデコードするた
めにヒューズデータ（ｆｕｓｅ ｄａｔａ）と比較する
ために使用される。
【０００５】コラム冗長性に伴う他の問題はどれだけ多
くの冗長コラムを使用するかを決定することである。あ
まりにも多くの冗長コラムを含むことは１つのウエーハ
上に含めることができるダイの数に悪影響を与える。あ
まりにも少ない冗長コラムを含むことは製造歩留りを低
下させる可能性があり、それは欠陥コラムのすべてが修
復できないためである。最適の数の冗長コラムを備え、
冗長コラムがアレイにおけるいずれのロケーションをも
修復できるようにし、かつ冗長コラムが通常のコラムと
ほぼ同じ速度でアクセスできることが望ましい。
【０００６】
【課題を解決するための手段】伝統的な「回転的（ｒｅ
ｖｏｌｕｔｉｏｎａｒｙ）」ピンアウト（中央電源およ
びグランドピン）が使用される集積回路メモリにおいて
は、入力／出力（Ｉ／Ｏ）回路はメモリアレイの反対側
（ｏｐｐｏｓｉｔｅ ｓｉｄｅｓ）にある。伝統的な手
法を使用すると、冗長コラムは前記Ｉ／Ｏ回路の近くに
配置されて冗長コラムのアクセス速度を最適化する。し
かしながら、回転的ピンアウトを有するメモリにおいて
は、冗長コラムはこの要求に答えるためにメモリアレイ
の両側に必要とされる。これはアレイを修復するのに必
要なものより大きな冗長性となり、かつ不必要に集積回
路メモリのサイズを増大する。
【０００７】一般に、本発明は前述の問題を解決するコ
ラム冗長性を備えた集積回路メモリを提供する。特に、
好ましい実施形態では、前記集積回路メモリは所定の数
の冗長コラムがメモリアレイの各々のほぼ中央に配置さ
れたメモリアレイへと編成される。前記Ｉ／Ｏ回路はア
レイの各々の側に集積回路メモリの周辺部に配置され
る。アレイの中央における冗長ブロックの配置により、
それは今やほぼメモリの周辺部の各Ｉ／Ｏ部分から等距
離となる。通常のメモリブロックの速度に対し冗長ブロ
ックの速度を改善するため、冗長グローバルデータ線対
の容量が低減される。これは冗長コラムを前記メモリア
レイに隣接して配置されかつ前記冗長コラムからメモリ
の周辺部へと配置された頭部冗長グローバルデータ線対
へ、かつ前記メモリアレイに隣接して配置されかつ前記
冗長コラムからメモリの他の周辺部へと配置された底部
冗長グローバルデータ線対へ結合するために冗長マルチ
プレクサを使用することによって達成される。ヒューズ
デコード信号が使用されてヒューズ情報を冗長マルチプ
レクサに提供することにより冗長コラムおよびＩ／Ｏ部
分へとまたは冗長コラムおよびＩ／Ｏ部分からデータを
導くために使用される。冗長コラムをアレイの中央に配
置しかつ冗長グローバルデータ線対を頭部および底部グ
ローバルデータ線部分に分割することにより、冗長デー
タ経路の長さが短縮され、それによって冗長データ線負
荷容量の量が低減される。この構成は、メモリアレイの
両端における冗長コラムによってメモリのサイズを不必
要に増大することなく、アクセス速度を増大するととも
にメモリの電力消費を低減する。
【０００８】前記冗長マルチプレクサはヒューズ回路に
結合されかつヒューズ回路から制御信号を受ける。該ヒ
ューズ回路はどのグローバルデータ線対が冗長データ線
対によって置き換えられるか、およびどのＩ／Ｏパッド
に対しデータが提供されあるいは受信されるかをプログ
ラミングする２つの目的に作用する。
【０００９】
【発明の実施の形態】本発明は図１〜図２を参照するこ
とによりさらに完全に説明できる。図１は、集積回路メ
モリ１０の１実施形態を示す。図示された実施形態で
は、メモリ１０はスタティックランダムアクセスメモリ
（ＳＲＡＭ）でありかつ記憶部分１１およびＩ／Ｏブロ
ック４９および７０を有するメモリアレイを含む。記憶
部分１１は２つのメモリアレイを具備する。第１の左側
メモリアレイはメモリアレイハーフまたは片半部８０お
よび８１を含み、かつ第２の右側メモリアレイはメモリ
アレイハーフまたは片半部８２および８４を含む。メモ
リアレイの双方はローまたは行およびコラムまたは列に
編成された複数ブロックのメモリセルを含む。１例とし
て、メモリアレイハーフ８０はメモリブロック１２，１
４，１６および１８を有するものとして示されている。
前記メモリブロックの各々には、各々“ＭＩＮＩ ＡＭ
Ｐ”と名付けられた、センスアンプ１９のような、セン
スアンプが接続されている。双方のメモリアレイのほぼ
中央にはメモリセルの複数の冗長コラムが配置されてい
る。「冗長ブロック（ＲＥＤＵＮＤＡＮＴ ＢＬＯＣ
Ｋ）」と名付けられた、複数の冗長コラム２０はメモリ
アレイハーフ８０および８１の間に配置され、かつこれ
もまた「冗長ブロック（ＲＥＤＵＮＤＡＮＴ ＢＬＯＣ
Ｋ）」と名付けられた、複数の冗長コラム８６がメモリ
アレイハーフ８２および８４の間に配置されている。ビ
ット線負荷２１がメモリアレイハーフ８０および８１に
結合され、かつビット線負荷８８がメモリアレイハーフ
８２および８４に結合されている。ローカルグローバル
データ線がメモリアレイハーフの各々の、センスアンプ
１９のような、センスアンプをセンスアンプ段２５に結
合している。センスアンプ段２５は「ＡＭＰ１トップ」
と名付けられたセンスアンプ３１および「ＡＭＰ１ボト
ム」と名付けられたセンスアンプ３３を含む。センスア
ンプ段２５はローカルデータ線からのデータを“ＧＤＬ
３０”および“ＧＤＬ３２”と名付けられたグローバル
データ線３０および３２のようなグローバルデータ線に
結合する。グローバルデータ線対３０はセンスアンプ段
２５のセンスアンプ３１からのデータをＩ／Ｏブロック
４９に結合し、かつグローバルデータ線対３２はセンス
アンプ段２５のセンスアンプ３３からのデータをＩ／Ｏ
ブロック７０に結合する。
【００１０】冗長データブロック２０は冗長センスアン
プを通して“ＡＭＰ１”と名付けられたセンスアンプ２
２に接続されている。冗長ブロック８６はセンスアンプ
２２に接続されている。センスアンプ２２は冗長ブロッ
ク２０および８６からのデータを検知しかつ増幅し、そ
して冗長コラムからの冗長データをローカルデータ線を
介して“ＲＭＵＸ”と名付けられた冗長マルチプレクサ
２４に結合する。冗長マルチプレクサ２４は“ＧＤＬＨ
２３”と名付けられた冗長グローバルデータ線対３４
に、“ＧＤＬＨＴ３６”と名付けられた頭部冗長グロー
バルデータ線対に、かつ“ＧＤＬＨＺ３４”と名付けら
れた底部冗長グローバルデータ線対に結合されている。
さらに、冗長マルチプレクサ２４は「ヒューズデータ２
６（ＦＵＳＥ ＤＡＴＡ２６）」および「ヒューズデー
タ２８（ＦＵＳＥ ＤＡＴＡ２８）」と名付けられたヒ
ューズデコードデータを受ける。「ＦＵＳＥ ＤＡＴＡ
２６」はヒューズ５０から受信され、かつ「ＦＵＳＥ
ＤＡＴＡ２８」はＩ／Ｏブロック７０（図示せず）に配
置されたヒューズ５０と同様のヒューズから受信され
る。同様に、冗長マルチプレクサ２４は「ヒューズデコ
ード２７（ＦＵＳＥ ＤＥＣＯＤＥ２７）」と名付けら
れたヒューズデコードデータ信号をヒューズデコード５
２から受けかつ対応するヒューズデコードデータ信号を
Ｉ／Ｏブロック７０（図示せず）から受ける。頭部冗長
グローバルデータ線対３６はメモリ１０の周辺部に配置
されたＩ／Ｏブロック７０に結合され、かつ底部冗長グ
ローバルデータ線対３４はメモリ１０の反対側の他の周
辺部に配置されたＩ／Ｏブロック４９に結合されてい
る。グローバルデータ線対３０および３６はメモリアレ
イの間に導かれる複数のグローバルデータ線対の内の２
つにすぎず、かつ説明のためにのみ示されているもので
ある。他のグローバルデータ線およびセンスアンプ（図
示せず）もメモリ１０に含めることができる。
【００１１】前記Ｉ／Ｏ部分４９はヒューズ５０、ヒュ
ーズデコーダ５２、マルチプレクサ５４、最終センスア
ンプ５６、出力バッファ５８、Ｉ／Ｏパッド６０、書込
みドライバ６２、バッファ６４、冗長書込みドライバ６
８、および入力マルチプレクサ６６を具備する。ヒュー
ズ５０は欠陥のある通常のコラムを修復するためにメモ
リ１０において冗長性が使用される場合にどのＩ／Ｏが
冗長コラムと置き換えられるべきかをプログラミングす
るために複数のレーザ切断可能な、または「とばすこと
ができる（ｂｌｏｗａｂｌｅ）」多結晶シリコン可融性
リンク回路を含む。前記ヒューズデコード５２はヒュー
ズ５０に結合されている。マルチプレクサ５４はＧＤＬ
ＨＺ３４、ＧＤＬ３０、およびヒューズデコード５２に
結合されている。最終センスアンプ５６はマルチプレク
サ５４に結合されている。出力バッファ５８は最終セン
スアンプ５６に結合されている。Ｉ／Ｏパッド６０は出
力バッファ５４に結合されている。バッファ６４はＩ／
Ｏパッド６０に結合されている。書込みドライバ６２は
ヒューズデコード５２、バッファ６４、およびＧＤＬ３
０に結合されている。入力マルチプレクサ６６はヒュー
ズデコード５２、バッファ６４に結合され、かつ他のＩ
／Ｏパッド（図示せず）から他の入力データ信号７０を
受ける。冗長書込みドライバ６８は入力マルチプレクサ
６６に、かつ底部冗長グローバルデータ線対３４に結合
されている。
【００１２】一般に、メモリ１０は伝統的なメモリとし
て動作する。集積回路メモリ１０の読出しサイクルの間
は、ローアドレスおよびコラムアドレスがローおよびコ
ラムデコーダ（図示せず）に提供されて例えばメモリブ
ロック１２，１４，１６または１８の内の１つのメモリ
セルを選択する。選択されたメモリセルはセンスアンプ
１９の１つに差動データ信号を提供する。センスアンプ
１９の各々は数多くのコラムの間で共用される。図示さ
れた実施形態では、センスアンプ１９は１群のコラムの
内の４分の１の選択を行い、かつ選択されたメモリセル
からの差動データ信号を検知しかつ増幅する。センスア
ンプ１９からのデータ信号はセンスアンプ２５に提供さ
れる。
【００１３】センスアンプ３１およびセンスアンプ３３
はそれぞれデータ信号を増幅しかつグローバルデータ線
対３０およびグローバルデータ線対３２へとドライブす
る。センスアンプ３１または３３はデータ信号をメモリ
１０の頭部周辺部へおよび底部周辺部へ伝送する。特
に、グローバルデータ線対３０はセンスアンプ３１から
のデータをメモリアレイの底部周辺部に配置されたＩ／
Ｏブロック４９に伝送し、かつグローバルデータ線対３
２はセンスアンプ３３に接続されかつデータを頭部Ｉ／
Ｏブロック７０に伝送する。
【００１４】冗長ブロック２０における冗長コラムはメ
モリセクション１１の左側に配置された任意のブロック
におけるいずれの欠陥コラムをも置き換えることができ
る。また、メモリセクション１１の右側に配置された、
冗長ブロック８６の冗長コラムはメモリアレイハーフ８
２またはメモリアレイハーフ８４に配置されたいずれの
欠陥コラムをも置き換えることができる。もし冗長ブロ
ック２０における冗長コラムがブロック１２，１４，１
６または１８の内の１つにおける欠陥コラムを修復する
場合は、ヒューズ５０においてとばされるヒューズが使
用されて冗長マルチプレクサ２４をプログラムする。冗
長マルチプレクサ２４はＧＤＬＨ２３からのデータをど
のＩ／Ｏ部分に欠陥ブロックが結合されているかに応じ
て冗長グローバルデータ線対３４にあるいは冗長グロー
バルデータ線対３６に向け直す。同時に、ヒューズデコ
ード５２からの制御信号がマルチプレクサ５４に与えら
れて、例えば、メモリ１０の読出しサイクルの間にどの
通常のグローバルデータ線対を冗長グローバルデータ線
対がＩ／Ｏブロック４９において置き換えるべきかを選
択する。冗長コラムが欠陥コラムを置き換える場合、欠
陥コラムおよび３つの隣接コラムを置き換えるために４
つの隣接する冗長コラムが使用されることに注意を要す
る。
【００１５】メモリ１０の書込みサイクルの間に、ヒュ
ーズデコード５２は制御信号を入力マルチプレクサ６６
に提供して入力データが書込みドライバ６２に提供され
るか、あるいはもし冗長コラムが対応するメモリアレイ
ハーフの欠陥の通常のコラムを置き換えれば冗長ドライ
バ６８に提供されるかを制御する。１実施形態では、入
力マルチプレクサ６６はＩ／Ｏパッド６０を含むＩ／Ｏ
パッドから４つの入力データ信号を受ける。ヒューズデ
コード５２からヒューズデコード信号を受けたことに応
じて、入力データ信号は適切な書込みドライバ６２へと
あるいはもし冗長書込みドライバ６８が、例えば、書込
みドライバ６２と置き換えれば冗長書込みドライバ６８
にマッピングされる。グローバルデータ線対３０はＩ／
Ｏブロック４９から差動データ信号を受け、かつ該差動
データをメモリブロックの１つのメモリセルの選択され
たコラムに提供する。もし冗長書込みドライバ６８が選
択されれば、バッファ６４からのデータは入力マルチプ
レクサ６６および冗長書込みドライバ６８を介して底部
冗長グローバルデータ線対３４へ渡される。
【００１６】メモリ１０の読出しサイクルは本質的に書
込みサイクルの逆である。読出しサイクルの間は、選択
されたメモリセルが差動データ信号をセンスアンプ１
９、ローカルデータ線、およびセンスアンプ２５を介し
てグローバルデータ線対へ提供する。前記差動データ信
号はマルチプレクサ５４によって受信され、かつ最終セ
ンスアンプ５６に供給され、該最終センスアンプ５６は
さらに該データ信号を増幅しかつ増幅されたデータ信号
を出力バッファ５８に提供する。出力バッファ５８はパ
ッド６０を介してメモリ１０の外部に出力するために前
記差動データ信号をバッファリングしかつシングルエン
デッド信号に変換する。グローバルデータ線対３０はメ
モリブロックに結合されておりかつ読出しサイクルの間
にデータ信号をＩ／Ｏブロック４９に提供することに注
意を要する。また、グローバルデータ線対３２はメモリ
ブロックに結合されかつ読出しサイクルの間にデータを
Ｉ／Ｏブロック７０に提供する。
【００１７】冗長グローバルデータ線対３４はＩ／Ｏ部
分４９からのデータを冗長マルチプレクサ２４に提供
し、かつ冗長グローバルデータ線対３６は書込みサイク
ルの間にコラム冗長性が使用される場合は頭部Ｉ／Ｏ部
分７０から情報を冗長マルチプレクサ２４に提供する。
読出しサイクルの間に、冗長ブロック２０が欠陥コラム
を置き換えている場合、データは冗長マルチプレクサ２
４から、ヒューズ５０からのヒューズ情報に応じて、冗
長グローバルデータ線対３４あるいは冗長グローバルデ
ータ線対３６に提供される。
【００１８】図２は、部分的論理図形式および部分的ブ
ロック図形式で、図１のメモリ１０の冗長マルチプレク
サ２４を示す。冗長マルチプレクサ２４はＡＮＤ論理ゲ
ート１１０，１１２，１２０，および１２２、ＯＲ論理
ゲート１１４および１２４、インバータ１２６および１
２８、そしてＮチャネルトランジスタ１３０，１３２，
１３４および１３６を含む。
【００１９】ＡＮＤ論理ゲート１１０は制御信号ＣＧＨ
（０）を受けるための第１の入力端子、「ヒューズデー
タ２８」を受けるための第２の入力端子、および出力端
子を有する。ＡＮＤゲート１１２は制御信号ＣＧＨ
（１）を受けるための第１の入力端子、「ヒューズデー
タ−２６」を受けるための第２の入力端子、および出力
端子を有する。ＯＲ論理ゲート１１４はＡＮＤ論理ゲー
ト１１０の出力端子に接続された第１の入力、ＡＮＤ論
理ゲート１１２の出力端子に接続された第２の入力端
子、および出力端子を有する。インバータ１２６は「ヒ
ューズデータ２８」を受けるための入力端子、および出
力端子を有する。インバータ１２８は「ヒューズデータ
２６」を受けるための入力端子、および出力端子を有す
る。ＡＮＤ論理ゲート１２０は制御信号ＣＧＨ（０）を
受けるための入力端子、およびインバータ１２６の出力
端子に接続された第２の入力端子、そして出力端子を有
する。ＡＮＤ論理ゲート１２０は制御信号ＣＧＨ（１）
を受けるための第１の入力端子、インバータ１２８の出
力端子に接続された第２の入力端子、そして出力端子を
有する。ＯＲ論理ゲート１２４はＡＮＤ論理ゲート１２
０の出力端子に接続された第２の入力端子、ＡＮＤ論理
ゲート１２２の出力端子に接続された第２の入力端子、
そして出力端子を有する。
【００２０】Ｎチャネルトランジスタ１３０はグローバ
ルデータ線対３６の内の一方のデータ線に接続された第
１の電流電極（ドレイン／ソース端子）、増幅器２２に
接続された第２の電流電極（ドレイン／ソース端子）、
およびＯＲ論理ゲート１１４の出力端子に接続された制
御電極（ゲート）を有する。Ｎチャネルトランジスタ１
３２はＡＭＰ１ ２２（図１に示されている）に接続さ
れた第１の電流電極、前記差動グローバルデータ線対３
４の１つのグローバルデータ線に接続された第２の電流
電極、そしてＯＲ論理ゲート１２４の出力端子に接続さ
れた制御電極を有する。Ｎチャネルトランジスタ１３４
はグローバルデータ線対３６の他方のデータ線に接続さ
れた第１の電流電極、センスアンプ２２に接続された第
２の電流電極、そしてＯＲ論理ゲート１１４の出力端子
に接続された制御電極を有する。Ｎチャネルトランジス
タ１３６はセンスアンプ２２に接続された第１の電流電
極、グローバルデータ線対３４の他方のデータ線に接続
された第２の電流電極、そしてＯＲ論理ゲート１２４の
出力端子に接続された制御電極を有する。
【００２１】読出しサイクルの間は、データは冗長ロー
カルグローバルデータ線対２３によってセンスアンプ２
２から冗長マルチプレクサ２４に供給される。センスア
ンプ２２からローカルグローバルデータ線対２３はＮチ
ャネルトランジスタ１３０，１３２，１３４および１３
６に結合され、これらのトランジスタは冗長データを適
切な冗長グローバルデータ線対３４または３６に導く。
制御信号ＣＧＨ（０），ＣＧＨ（１）、ヒューズデータ
２６、およびヒューズデータ２８は冗長ヒューズおよび
アドレス情報から得られかつ冗長コラムを適切なＩ／Ｏ
ブロックに結合するために使用される。ＣＧＨ（０）お
よびヒューズデータ２８は冗長ブロック２０がメモリア
レイハーフ８１、またはメモリアレイハーフ８０におけ
る欠陥コラムを修復するために使用される場合に正しい
冗長経路を選択するために使用される。ＣＧＨ（１）お
よびヒューズデータ２６は冗長ブロック８６がメモリア
レイ８２または８４の欠陥を修復するために使用される
場合に正しい冗長経路を選択するために使用される。
【００２２】制御信号ＣＧＨ（０）およびＣＧＨ（１）
はあるアドレスが冗長コラムによって修復されているこ
とを判定するために伝統的な冗長アドレス比較器（図示
せず）によって提供される。ヒューズデータ２８および
ヒューズデータ２６はどの通常のデータ経路（適切なグ
ローバルデータ線対を含む）がＩ／Ｏブロック４９また
はＩ／Ｏブロック７０への冗長経路によって置き換えら
れているかを指示するヒューズの内の２つである。
【００２３】冗長データが冗長コラムから冗長グローバ
ルデータ線対３４に提供されるべき場合、制御信号ＣＧ
Ｈ（０）は論理“１”でありかつヒューズデータ２８は
論理“０”であり、かつＯＲ論理ゲート１２４から結果
として得られる出力信号は論理“１”であり、Ｎチャネ
ルトランジスタ１３２および１３６を選択し、またはタ
ーンオンし、そしてＮチャネルトランジスタ１３０およ
び１３４を非選択にし、またはターンオフする。また、
冗長データは制御信号ＣＧＨ（１）が論理“１”であり
かつヒューズデータ２６が論理“０”である場合に冗長
グローバルデータ線対３４に提供され、Ｎチャネルトラ
ンジスタ１３２および１３６を選択し、またはターンオ
ンし、そしてＮチャネルトランジスタ１３０および１３
４をターンオフし、または非選択にする。
【００２４】冗長データが冗長グローバルデータ線対３
６に提供されるべき場合、制御信号ＣＧＨ（０）は論理
“１”でありかつヒューズデータ２８は論理“１”であ
り、ＯＲ論理ゲート１２４から結果として得られる出力
信号は論理“０”であり、そしてＯＲ論理ゲート１１４
からの出力信号は論理ハイであり、Ｎチャネルトランジ
スタ１３０および１３４を選択またはターンオンし、か
つＮチャネルトランジスタ１３２および１３６をターン
オフする。また、制御信号ＣＧＨ（１）が論理“１”で
ありかつヒューズデータ２６が論理“１”である場合に
冗長データが冗長グローバルデータ線対３４に提供さ
れ、Ｎチャネルトランジスタ１３０および１３４を選択
またはターンオンし、かつＮチャネルトランジスタ１３
２および１３６をターンオフする。
【００２５】本発明が好ましい実施形態に関して説明さ
れたが、当業者には本発明が数多くの方法で変更できか
つ特に上に延べかつ説明したもの以外の数多くの実施形
態を取り得ることは明らかであろう。例えば、説明され
た実施形態のメモリはＳＲＡＭである。しかしながら、
他の実施形態では、該メモリは、ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）のような、コラム冗長性を
使用する他の形式のランダムアクセスメモリとすること
ができる。従って、添付の特許請求の範囲により、本発
明の真の精神および範囲内にある本発明のすべての変更
をカバーすることを意図している。
【００２６】
【発明の効果】以上のように、本発明によれば、従来技
術のメモリの欠点を克服し、かつメモリアレイの任意の
ロケーションを修復するために冗長コラムが使用でき、
かつ冗長コラムが通常のコラムとほぼ同じ速度でアクセ
スできる、適切な数の冗長コラムを備えたメモリが実現
できる。
【図面の簡単な説明】
【図１】本発明に係わる冗長性を備えた集積回路メモリ
を示すブロック図である。
【図２】図１の集積回路メモリの冗長マルチプレクサを
部分的論理図形式でかつ部分的回路図形式で示すブロッ
ク回路図である。
【符号の説明】
１０ 集積回路メモリ １１ 記憶部分 １２，１４，１６，１８ メモリブロック １９ センスアンプ ２０，８６ 冗長ブロック ２１，８８ ビット線負荷 ２２ センスアンプ ２４ 冗長マルチプレクサ ２５ センスアンプ段 ３１，３３ センスアンプ ３０，３２ グローバルデータ線対 ４９，７０ Ｉ／Ｏブロック ８０，８１，８２，８４ メモリアレイハーフ ５０ ヒューズ ５２ ヒューズデコード ５４ マルチプレクサ ５６ 最終センスアンプ ５８ 出力バッファ ６０ Ｉ／Ｏパッド ６２ 書込みドライバ ６８ バッファ ６６ 入力マルチプレクサ ６８ 冗長書込みドライバ ３４，３６ 冗長グローバルデータ線対
フロントページの続き (72)発明者 ダニエル・シー・ナイトリー アメリカ合衆国テキサス州78751、オース チン、イースト・フォーティフォース・ス トリート 800

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 集積回路メモリ（１０）であって、 ローおよびコラムに編成された複数のメモリセルを備え
    たメモリアレイ（８０，８１，８２，８４）、 メモリセル（２０，８６）の冗長コラム（２０，８
    ６）、 前記メモリアレイ（８０，８１，８２，８４）および前
    記冗長コラム（２０，８６）（２０，８６）に隣接して
    配置されかつ前記冗長コラム（２０，８６）から集積回
    路メモリ（１０）の第１の周辺部（４９）へと配置さ
    れ、前記冗長コラム（２０，８６）からデータを受ける
    第１のデータ線部分（３４）、 前記メモリアレイ（８０，８１，８２，８４）および前
    記冗長コラム（２０，８６）に隣接して配置されかつ前
    記冗長コラム（２０，８６）から前記集積回路メモリ
    （１０）の第２の周辺部（４９）へと配置され、前記冗
    長コラム（２０，８６）からデータを受ける第２のデー
    タ線部分（３６）、そして前記第１および第２のデータ
    線部分（３４，３６）に結合され、前記第１または第２
    のデータ線部分（３４，３６）の内のどれが前記冗長コ
    ラム（２０，８６）からデータを受けるべきかを決定す
    る冗長マルチプレクサ（２４）、 を具備することを特徴とする集積回路メモリ（１０）。
  2. 【請求項２】 集積回路メモリ（１０）であって、 ローおよびコラムに編成された複数のメモリセルを備え
    たメモリアレイ（８０，８１，８２，８４）、 メモリセルの冗長コラム（２０，８６）、 前記メモリアレイ（８０，８１，８２，８４）および前
    記冗長コラム（２０，８６）に隣接して配置されかつ前
    記冗長コラム（２０，８６）から集積回路メモリ（１
    ０）の第１の周辺部（４９）へと配置され、前記冗長コ
    ラム（２０，８６）からデータを受ける第１のデータ線
    部分（３４）、 前記メモリアレイ（８０，８１，８２，８４）および前
    記冗長コラム（２０，８６）に隣接して配置されかつ前
    記冗長コラム（２０，８６）から前記集積回路メモリ
    （１０）の第２の周辺部（４９）へと配置され、前記冗
    長コラム（２０，８６）からデータを受ける第２のデー
    タ線部分（３６）、そして前記第１および第２のデータ
    線部分（３４，３６）に結合され、前記第１または第２
    のデータ線部分（３４，３６）の内のどれが前記冗長コ
    ラム（２０，８６）からデータを受けるべきかを決定す
    る冗長マルチプレクサ（２４）、 を具備し、前記冗長コラム（２０，８６）は前記メモリ
    アレイ（８０，８１，８２，８４）のほぼ中央に配置さ
    れていることを特徴とする集積回路メモリ（１０）。
  3. 【請求項３】 集積回路メモリ（１０）であって、 ローおよびコラムに編成された複数のメモリセルを備え
    たメモリアレイ（８０，８１，８２，８４）、 メモリセルの冗長コラム（２０，８６）、 前記メモリアレイ（８０，８１，８２，８４）および前
    記冗長コラム（２０，８６）に隣接して配置されかつ前
    記冗長コラム（２０，８６）から集積回路メモリ（１
    ０）の第１の周辺部（４９）へと配置され、前記冗長コ
    ラム（２０，８６）からデータを受ける第１のデータ線
    部分（３４）、 前記メモリアレイ（８０，８１，８２，８４）および前
    記冗長コラム（２０，８６）に隣接して配置されかつ前
    記冗長コラム（２０，８６）から前記集積回路メモリ
    （１０）の第２の周辺部（４９）へと配置され、前記冗
    長コラム（２０，８６）からデータを受ける第２のデー
    タ線部分（３６）、 前記第１および第２のデータ線部分（３４，３６）に結
    合され、前記第１または第２のデータ線部分（３４，３
    ６）の内のどれが前記冗長コラム（２０，８６）からデ
    ータを受けるべきかを決定する冗長マルチプレクサ（２
    ４）、そして前記冗長マルチプレクサ（２４）に結合さ
    れ、前記第１または第２のデータ線部分（３４，３６）
    の内のどれが前記データを受けるかを決定するための制
    御信号を提供するヒューズ回路、 を具備し、前記冗長コラム（２０，８６）は前記メモリ
    アレイ（８０，８１，８２，８４）のほぼ中央に配置さ
    れていることを特徴とする集積回路メモリ（１０）。
  4. 【請求項４】 集積回路メモリ（１０）であって、 ローおよびコラムに編成された複数のメモリセルを備え
    たメモリアレイ（８０，８１，８２，８４）、 メモリセルの冗長コラム（２０，８６）、 前記メモリアレイ（８０，８１，８２，８４）および前
    記冗長コラム（２０，８６）に隣接して配置されかつ前
    記冗長コラム（２０，８６）から集積回路メモリ（１
    ０）の第１の周辺部（４９）へと配置され、前記冗長コ
    ラム（２０，８６）にデータを提供する第１のデータ線
    部分（３４）、 前記メモリアレイ（８０，８１，８２，８４）および前
    記冗長コラム（２０，８６）に隣接して配置されかつ前
    記冗長コラム（２０，８６）から前記集積回路メモリ
    （１０）の第２の周辺部（４９）へと配置され、前記冗
    長コラム（２０，８６）にデータを提供する第２のデー
    タ線部分（３６）、そして前記第１および第２のデータ
    線部分（３４，３６）に結合され、前記第１または第２
    のデータ線部分（３４，３６）の内のどれが前記冗長コ
    ラム（２０，８６）にデータを提供すべきかを決定する
    冗長マルチプレクサ（２４）、 を具備することを特徴とする集積回路メモリ（１０）。
  5. 【請求項５】 集積回路メモリ（１０）であって、ロー
    およびコラムに編成された複数のメモリセルを備えたメ
    モリアレイ（８０，８１，８２，８４）（８０，８１，
    ８２，８４）、 前記メモリアレイ（８０，８１，８２，８４）（８０，
    ８１，８２，８４）に結合され、前記メモリアレイ（８
    ０，８１，８２，８４）にデータを提供しかつ前記メモ
    リアレイ（８０，８１，８２，８４）からデータを受け
    る複数のグローバルデータライン、 メモリセルの冗長コラム（２０，８６）、 前記メモリアレイ（８０，８１，８２，８４）（８０，
    ８１，８２，８４）および前記冗長コラム（２０，８
    ６）に隣接して配置されかつ前記冗長コラム（２０，８
    ６）から前記集積回路メモリ（１０）の第１の周辺部
    （４９）へと配置され、前記冗長コラム（２０，８６）
    にデータを提供しかつ前記冗長コラム（２０，８６）か
    らデータを受ける第１の冗長データ線部分、 前記メモリアレイ（８０，８１，８２，８４）および前
    記冗長コラム（２０，８６）に隣接して配置されかつ前
    記冗長コラム（２０，８６）から前記集積回路メモリ
    （１０）の第２の周辺部（４９）へと配置され、前記冗
    長コラム（２０，８６）にデータを提供しかつ前記冗長
    コラム（２０，８６）からデータを受ける第２の冗長デ
    ータ線部分（３６）、そして前記第１および第２の冗長
    データ線部分（３４，３６）に結合され、前記第１また
    は第２の冗長データ線部分（３４，３６）の内のどれが
    前記冗長コラム（２０，８６）からデータを受け、また
    は前記冗長コラム（２０，８６）にデータを提供するか
    を決定する冗長マルチプレクサ（２４）、 を具備することを特徴とする集積回路メモリ（１０）。
JP9137700A 1996-05-14 1997-05-13 多重化された冗長コラムデータ経路を備えた集積回路メモリ Pending JPH1050099A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6915467B2 (en) 2001-12-11 2005-07-05 International Business Machines Corporation System and method for testing a column redundancy of an integrated circuit memory

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3220009B2 (ja) * 1996-05-30 2001-10-22 日本電気株式会社 半導体記憶装置
JP2848339B2 (ja) * 1996-06-14 1999-01-20 日本電気株式会社 冗長デコード回路
US5953745A (en) * 1996-11-27 1999-09-14 International Business Machines Corporation Redundant memory array
WO1998058410A1 (en) 1997-06-19 1998-12-23 Hitachi, Ltd. Semiconductor memory
US5793684A (en) * 1997-07-10 1998-08-11 Microchip Technology Incorporated Memory device having selectable redundancy for high endurance and reliability and method therefor
US6157582A (en) * 1997-11-17 2000-12-05 Cypress Semiconductor Corporation Dynamic pull-up suppressor for column redundancy write schemes with redundant data lines
CA2223222C (en) * 1997-11-28 2006-05-02 Mosaid Technologies Incorporated Data-bit redundancy for semiconductor memories
US6144591A (en) * 1997-12-30 2000-11-07 Mosaid Technologies Incorporated Redundancy selection circuit for semiconductor memories
JP4260247B2 (ja) * 1998-09-02 2009-04-30 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US6456099B1 (en) * 1998-12-31 2002-09-24 Formfactor, Inc. Special contact points for accessing internal circuitry of an integrated circuit
DE10026993B4 (de) * 1999-06-03 2014-04-03 Samsung Electronics Co., Ltd. Flash-Speicherbauelement mit einer neuen Redundanzansteuerschaltung
US6101138A (en) * 1999-07-22 2000-08-08 Eton Technology, Inc. Area efficient global row redundancy scheme for DRAM
KR100724330B1 (ko) * 1999-08-24 2007-06-04 오끼 덴끼 고오교 가부시끼가이샤 반도체 메모리 및 용장 회로
US6240029B1 (en) * 2000-04-11 2001-05-29 Nanoamp Solutions, Inc. Memory column redundancy
US6552938B1 (en) * 2001-10-05 2003-04-22 International Business Machines Corporation Column redundancy system and method for embedded DRAM devices with multibanking capability
US6862230B2 (en) * 2002-03-19 2005-03-01 Broadcom Corporation Efficient column redundancy techniques
US6674673B1 (en) * 2002-08-26 2004-01-06 International Business Machines Corporation Column redundancy system and method for a micro-cell embedded DRAM (e-DRAM) architecture
JP2004110870A (ja) * 2002-09-13 2004-04-08 Fujitsu Ltd 半導体記憶装置
US6992937B2 (en) * 2003-07-28 2006-01-31 Silicon Storage Technology, Inc. Column redundancy for digital multilevel nonvolatile memory
CN100593215C (zh) * 2004-02-20 2010-03-03 斯班逊有限公司 半导体存储装置及该半导体存储装置的控制方法
JP2005267735A (ja) * 2004-03-18 2005-09-29 Oki Electric Ind Co Ltd 半導体メモリおよび半導体メモリのメモリセル選択方法
JP2007538352A (ja) * 2004-05-20 2007-12-27 アナログ ディバイシス インコーポレーテッド メモリセルの修復
US7035152B1 (en) * 2004-10-14 2006-04-25 Micron Technology, Inc. System and method for redundancy memory decoding
KR100635176B1 (ko) * 2005-01-28 2006-10-16 주식회사 하이닉스반도체 반도체 메모리 장치 및 그것의 라이트 데이터 멀티플렉싱방법
US7403417B2 (en) * 2005-11-23 2008-07-22 Infineon Technologies Flash Gmbh & Co. Kg Non-volatile semiconductor memory device and method for operating a non-volatile memory device
US8750053B2 (en) 2011-06-09 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM multiplexing apparatus
US20150019802A1 (en) * 2013-07-11 2015-01-15 Qualcomm Incorporated Monolithic three dimensional (3d) random access memory (ram) array architecture with bitcell and logic partitioning
US9208859B1 (en) 2014-08-22 2015-12-08 Globalfoundries Inc. Low power static random access memory (SRAM) read data path
JP6239078B1 (ja) * 2016-11-04 2017-11-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58130495A (ja) * 1982-01-29 1983-08-03 Toshiba Corp 半導体記憶装置
US4601019B1 (en) * 1983-08-31 1997-09-30 Texas Instruments Inc Memory with redundancy
JPH0666394B2 (ja) * 1983-12-16 1994-08-24 富士通株式会社 半導体記憶装置
US5265054A (en) * 1990-12-14 1993-11-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with precharged redundancy multiplexing
DE69122481T2 (de) * 1990-12-14 1997-02-20 Sgs Thomson Microelectronics Halbleiterspeicher mit Multiplex-Redundanz
US5268866A (en) * 1992-03-02 1993-12-07 Motorola, Inc. Memory with column redundancy and localized column redundancy control signals
US5404331A (en) * 1993-07-30 1995-04-04 Sgs-Thomson Microelectronics, Inc. Redundancy element check in IC memory without programming substitution of redundant elements

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6915467B2 (en) 2001-12-11 2005-07-05 International Business Machines Corporation System and method for testing a column redundancy of an integrated circuit memory

Also Published As

Publication number Publication date
KR100495457B1 (ko) 2005-09-14
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US5673227A (en) 1997-09-30

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