JPH07115151A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07115151A JPH07115151A JP5280617A JP28061793A JPH07115151A JP H07115151 A JPH07115151 A JP H07115151A JP 5280617 A JP5280617 A JP 5280617A JP 28061793 A JP28061793 A JP 28061793A JP H07115151 A JPH07115151 A JP H07115151A
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- wiring
- semiconductor element
- semiconductor
- semiconductor device
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- Structure Of Printed Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 配線基板が変形しても配線基板に接続される
突起電極などの接続電極を備えた複数の半導体素子や接
続電極の破損を防ぎ長期の信頼性を向上させた半導体装
置を提供する。 【構成】 複数の半導体素子２を搭載する長方形の配線
基板１裏面に溝５などの緩衝領域をその長径及び短径方
向の中心部分に形成する。半導体素子は、この緩衝領域
を跨がないように取付ける。半導体素子は、突起電極な
どの接続電極２２を備え、これが、配線基板表面の配線
パターン（図示せず）に接続されて半導体素子を配線基
板に取付ける。配線基板に設けた緩衝領域が変形するこ
とにより取付けられた半導体素子付近の変形を吸収して
半導体素子などを保護する。
突起電極などの接続電極を備えた複数の半導体素子や接
続電極の破損を防ぎ長期の信頼性を向上させた半導体装
置を提供する。 【構成】 複数の半導体素子２を搭載する長方形の配線
基板１裏面に溝５などの緩衝領域をその長径及び短径方
向の中心部分に形成する。半導体素子は、この緩衝領域
を跨がないように取付ける。半導体素子は、突起電極な
どの接続電極２２を備え、これが、配線基板表面の配線
パターン（図示せず）に接続されて半導体素子を配線基
板に取付ける。配線基板に設けた緩衝領域が変形するこ
とにより取付けられた半導体素子付近の変形を吸収して
半導体素子などを保護する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、と
くに、外力や衝撃による予測不可能な変形を緩和するこ
とができ、突起電極などの接続電極を有する複数の半導
体素子を実装した配線基板の構造に関するものである。
くに、外力や衝撃による予測不可能な変形を緩和するこ
とができ、突起電極などの接続電極を有する複数の半導
体素子を実装した配線基板の構造に関するものである。
【０００２】
【従来の技術】半導体装置は、ＩＣ、ＬＳＩなどの集積
回路が半導体基板に形成された複数の半導体素子と、こ
の半導体素子を実装した配線基板から構成されている。
このような半導体素子は、半導体基板を塵埃、薬品、ガ
ス、湿気などの悪影響を及ぼす汚染源や機械的な破壊か
ら保護するために合成樹脂やセラミックなどを材料とす
るパッケージを用いてパッケージングを行う。そして、
半導体素子を配線基板に実装するために、従来は半導体
素子にリードフレームなどを整形して取付けたリードを
配線基板の配線層の回路パターンに接続している。近
年、半導体装置の用途は多様化し、さらに、高密度実装
化が進んでおり、メモリカードのように１ｍｍ以下の薄
い配線基板を用い、しかもそのカードへのメモリ素子の
実装数も増加する傾向にある。
回路が半導体基板に形成された複数の半導体素子と、こ
の半導体素子を実装した配線基板から構成されている。
このような半導体素子は、半導体基板を塵埃、薬品、ガ
ス、湿気などの悪影響を及ぼす汚染源や機械的な破壊か
ら保護するために合成樹脂やセラミックなどを材料とす
るパッケージを用いてパッケージングを行う。そして、
半導体素子を配線基板に実装するために、従来は半導体
素子にリードフレームなどを整形して取付けたリードを
配線基板の配線層の回路パターンに接続している。近
年、半導体装置の用途は多様化し、さらに、高密度実装
化が進んでおり、メモリカードのように１ｍｍ以下の薄
い配線基板を用い、しかもそのカードへのメモリ素子の
実装数も増加する傾向にある。
【０００３】図１０及び図１１に、従来のメモリカード
のような、カードタイプの半導体装置を示す。半導体素
子２は、集積回路が形成された半導体基板を樹脂パッケ
ージで封止して成り、樹脂パッケージから内部の集積回
路と電気的に接続しているリード２１を備えている。半
導体素子２は、配線基板１０に実装されている。半導体
素子２のリード２１は、配線基板１０表面に形成された
配線層の回路パターン（図示せず）の上に載置し、半田
付け等によって配線層とリード２１とを接続する。この
半導体素子２が実装された配線基板１０に、矢印に示す
方向に外力や衝撃が加わると、この部分に変形が生じ、
半導体素子２と配線基板１０との接続部分にも応力が働
く。この変形は、配線基板が薄くなるほど大きくなる
が、このように、半導体素子２と配線基板１０との間に
長いリード２１が介在すると、このリード２１が変形す
ることによってその応力を吸収して接続部分の信頼性を
保持している。しかし、メモリカードのようなカードタ
イプの半導体装置は、今後益々配線基板の厚さが低減
し、実装密度が向上していく。
のような、カードタイプの半導体装置を示す。半導体素
子２は、集積回路が形成された半導体基板を樹脂パッケ
ージで封止して成り、樹脂パッケージから内部の集積回
路と電気的に接続しているリード２１を備えている。半
導体素子２は、配線基板１０に実装されている。半導体
素子２のリード２１は、配線基板１０表面に形成された
配線層の回路パターン（図示せず）の上に載置し、半田
付け等によって配線層とリード２１とを接続する。この
半導体素子２が実装された配線基板１０に、矢印に示す
方向に外力や衝撃が加わると、この部分に変形が生じ、
半導体素子２と配線基板１０との接続部分にも応力が働
く。この変形は、配線基板が薄くなるほど大きくなる
が、このように、半導体素子２と配線基板１０との間に
長いリード２１が介在すると、このリード２１が変形す
ることによってその応力を吸収して接続部分の信頼性を
保持している。しかし、メモリカードのようなカードタ
イプの半導体装置は、今後益々配線基板の厚さが低減
し、実装密度が向上していく。
【０００４】実装密度の向上に対応するためには、従来
の、リードが半導体素子の外に大きくはみ出すタイプで
は、実装密度を大きくすることには限界がある。そのた
めに、図１２及び図１３に示す突起電極を有する半導体
素子を配線基板に実装することが提案されている。半導
体素子２は、その表面に内部の集積回路に電気的に接続
された複数の突起電極２２を備えている。複数の半導体
素子２が配線基板１０に実装されている。半導体素子２
上の複数の半田などからなる突起電極２２は、配線基板
１０表面に形成された配線層の回路パターン（図示せ
ず）の上に載置し、加圧、加熱して前記配線層と突起電
極２２とを接続する。半田突起電極２２は、高さ約１０
０μｍ以下であり、この突起電極には、いわゆるバンプ
電極や高さに比較して比較的広い面積の接続電極を用い
る。この半導体素子２が実装された配線基板１０に、矢
印に示す方向に外力や衝撃が加わるとこの部分に変形が
生じ、半導体素子２と配線基板１０との接続部分にも応
力が働く。この変形は、配線基板が薄くなるほど大きく
なるが、その応力によって半導体素子２が破損３０され
たり、突起電極２２が配線基板１０から剥離４０する。
の、リードが半導体素子の外に大きくはみ出すタイプで
は、実装密度を大きくすることには限界がある。そのた
めに、図１２及び図１３に示す突起電極を有する半導体
素子を配線基板に実装することが提案されている。半導
体素子２は、その表面に内部の集積回路に電気的に接続
された複数の突起電極２２を備えている。複数の半導体
素子２が配線基板１０に実装されている。半導体素子２
上の複数の半田などからなる突起電極２２は、配線基板
１０表面に形成された配線層の回路パターン（図示せ
ず）の上に載置し、加圧、加熱して前記配線層と突起電
極２２とを接続する。半田突起電極２２は、高さ約１０
０μｍ以下であり、この突起電極には、いわゆるバンプ
電極や高さに比較して比較的広い面積の接続電極を用い
る。この半導体素子２が実装された配線基板１０に、矢
印に示す方向に外力や衝撃が加わるとこの部分に変形が
生じ、半導体素子２と配線基板１０との接続部分にも応
力が働く。この変形は、配線基板が薄くなるほど大きく
なるが、その応力によって半導体素子２が破損３０され
たり、突起電極２２が配線基板１０から剥離４０する。
【０００５】
【発明が解決しようとする課題】前述のように、図１２
及び図１３に示す半導体装置の構造は、その高密度実装
化や薄型化には有力な手法であるが、例えば、図に示す
ような方向に外力が加わると、図１０及び図１１のよう
なパッケージリードが持っている配線基板の変形を吸収
する部位がなく、半導体基板に破損３０が生じたり、半
導体素子の半導体基板からの剥がれや切断などの接触不
良４０を生ずる。とくに、カードタイプの半導体装置
は、薄型化が進み、薄くなればなるほど変形し易くな
る。さらに、メモリカードなどのようにそれ自体を携帯
する製品では、予測できない外力や衝撃が加わるので長
期信頼性の低下が避けられない。本発明は、この様な事
情によってなされたものであり、外力や衝撃などによる
変形を緩和し、半導体素子や突起電極の破損を防ぎ、長
期信頼性を向上させた半導体装置、メモリカード及び半
導体装置の製造方法を提供することを目的にしている。
及び図１３に示す半導体装置の構造は、その高密度実装
化や薄型化には有力な手法であるが、例えば、図に示す
ような方向に外力が加わると、図１０及び図１１のよう
なパッケージリードが持っている配線基板の変形を吸収
する部位がなく、半導体基板に破損３０が生じたり、半
導体素子の半導体基板からの剥がれや切断などの接触不
良４０を生ずる。とくに、カードタイプの半導体装置
は、薄型化が進み、薄くなればなるほど変形し易くな
る。さらに、メモリカードなどのようにそれ自体を携帯
する製品では、予測できない外力や衝撃が加わるので長
期信頼性の低下が避けられない。本発明は、この様な事
情によってなされたものであり、外力や衝撃などによる
変形を緩和し、半導体素子や突起電極の破損を防ぎ、長
期信頼性を向上させた半導体装置、メモリカード及び半
導体装置の製造方法を提供することを目的にしている。
【０００６】
【課題を解決するための手段】本発明は、突起電極を有
する複数の半導体素子が実装される配線基板に、外力や
衝撃による変形を吸収する緩衝領域を設けたことを特徴
としている。即ち、本発明の半導体装置は、配線基板
と、接続電極を介して前記配線基板に取り付けられ、こ
の配線基板の配線層に電気的に接続された複数の半導体
素子とを備え、前記配線基板には緩衝領域が形成されて
いることを特徴としている。前記緩衝領域は、変形を受
け易い領域に形成しても良い。前記緩衝領域は、前記配
線基板の前記半導体素子間の非素子領域に形成しても良
い。前記配線基板は長方形であり、前記緩衝領域には、
前記配線基板中央部分に長辺と平行に、向い合う短辺ま
で延在する１本の溝及びこの配線基板中央部分に短辺と
平行に、向い合う長辺まで延在する少なくとも１本の溝
が形成されているようにしても良い。
する複数の半導体素子が実装される配線基板に、外力や
衝撃による変形を吸収する緩衝領域を設けたことを特徴
としている。即ち、本発明の半導体装置は、配線基板
と、接続電極を介して前記配線基板に取り付けられ、こ
の配線基板の配線層に電気的に接続された複数の半導体
素子とを備え、前記配線基板には緩衝領域が形成されて
いることを特徴としている。前記緩衝領域は、変形を受
け易い領域に形成しても良い。前記緩衝領域は、前記配
線基板の前記半導体素子間の非素子領域に形成しても良
い。前記配線基板は長方形であり、前記緩衝領域には、
前記配線基板中央部分に長辺と平行に、向い合う短辺ま
で延在する１本の溝及びこの配線基板中央部分に短辺と
平行に、向い合う長辺まで延在する少なくとも１本の溝
が形成されているようにしても良い。
【０００７】前記半導体素子は、前記配線基板の表面及
び裏面の両面に取付けてもよい。また、本発明の半導体
装置の製造方法は、複数の絶縁性の裏面基板を互いに離
隔して同一平面に配置する工程と、少なくとも１枚はそ
の表面に配線層を備え、最上層には前記配線層が配置さ
れるように、前記裏面基板より面積の大きい複数の絶縁
基板をこの裏面基板上に積層する工程と、前記積層され
た絶縁基板と裏面基板とを加熱圧着して表面に配線層が
形成された配線基板を形成すると共に、前記配線基板裏
面に形成された前記互いに離隔された裏面基板間によっ
て構成される溝を緩衝領域とする工程と、前記絶縁基板
上の配線層及び前記配線基板表面の配線層を互いに電気
的に接続する工程と、接続電極を備えた複数の半導体素
子を、この接続電極を前記配線基板に取付けることによ
って、前記配線基板上の配線層に電気的に接続する工程
とを備えていることを特徴としている。
び裏面の両面に取付けてもよい。また、本発明の半導体
装置の製造方法は、複数の絶縁性の裏面基板を互いに離
隔して同一平面に配置する工程と、少なくとも１枚はそ
の表面に配線層を備え、最上層には前記配線層が配置さ
れるように、前記裏面基板より面積の大きい複数の絶縁
基板をこの裏面基板上に積層する工程と、前記積層され
た絶縁基板と裏面基板とを加熱圧着して表面に配線層が
形成された配線基板を形成すると共に、前記配線基板裏
面に形成された前記互いに離隔された裏面基板間によっ
て構成される溝を緩衝領域とする工程と、前記絶縁基板
上の配線層及び前記配線基板表面の配線層を互いに電気
的に接続する工程と、接続電極を備えた複数の半導体素
子を、この接続電極を前記配線基板に取付けることによ
って、前記配線基板上の配線層に電気的に接続する工程
とを備えていることを特徴としている。
【０００８】
【作用】配線基板に設けた緩衝領域が外力などによって
変形することにより、半導体素子が実装されている付近
の変形を吸収して配線基板の半導体素子やその突起電極
部を保護する。
変形することにより、半導体素子が実装されている付近
の変形を吸収して配線基板の半導体素子やその突起電極
部を保護する。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１及び図２を参照して第１の実施例のカ
ードタイプの半導体装置を説明する。図１は、半導体素
子を搭載した配線基板の表面及び裏面を示した平面図で
あり、図２は、図１のＡ−Ａ′線に沿う断面図である。
配線基板に取付けられている端子群は省略している。半
導体素子２は、半導体基板内部の集積回路と電気的に接
続している突起電極などの接続電極２２を複数個備えて
いる。そして、この半導体素子２は、配線基板１の表面
に実装されている（図１（ａ））。配線基板１は、例え
ば、長方形であり、例えば、約１ｍｍの厚さがある。半
導体素子２の半田の突起電極などからなる接続電極２２
は、その配線基板１の表面に形成されている配線層の回
路パターン（図示せず）の上に載置し、突起電極を溶融
することによって配線層と接続する。また、配線基板１
の裏面には、溝５が形成されている（図１（ｂ））。
する。まず、図１及び図２を参照して第１の実施例のカ
ードタイプの半導体装置を説明する。図１は、半導体素
子を搭載した配線基板の表面及び裏面を示した平面図で
あり、図２は、図１のＡ−Ａ′線に沿う断面図である。
配線基板に取付けられている端子群は省略している。半
導体素子２は、半導体基板内部の集積回路と電気的に接
続している突起電極などの接続電極２２を複数個備えて
いる。そして、この半導体素子２は、配線基板１の表面
に実装されている（図１（ａ））。配線基板１は、例え
ば、長方形であり、例えば、約１ｍｍの厚さがある。半
導体素子２の半田の突起電極などからなる接続電極２２
は、その配線基板１の表面に形成されている配線層の回
路パターン（図示せず）の上に載置し、突起電極を溶融
することによって配線層と接続する。また、配線基板１
の裏面には、溝５が形成されている（図１（ｂ））。
【００１０】溝５の深さは、配線基板１の厚さの１／１
０〜１／５程度が適当であり、この実施例では、例え
ば、０．１ｍｍ程度（配線基板の厚さの約１／１０）あ
る。配線基板１の中央には、その向い合う長辺にほぼ平
行な溝５１がこの長辺に隣接する短辺にまで形成されて
いる。同じ様に配線基板１の中央には、その向い合う短
辺にほぼ平行な溝５２がこの短辺に隣接する長辺にまで
形成されており、この部分の基板厚は、他の部分の基板
厚より薄くなっている。この溝５が形成されている裏面
及びその真下の表面の領域が緩衝領域として構成されて
いる。この実施例では、この半導体装置はメモリカード
に用いられるので、図に示される半導体素子は、半導体
メモリからなる。この緩衝領域は、半導体素子が形成さ
れている素子搭載領域及びその裏面には形成されず、半
導体素子が形成されていない非素子搭載領域に形成され
る必要がある。したがって、緩衝領域は、搭載されてい
る半導体素子と半導体素子との間に形成される。素子搭
載領域にこの緩衝領域が形成されると、緩衝領域で配線
基板が変形した際に、この緩衝領域に存在する半導体素
子は、当然応力を受け、その結果破損するか、配線基板
から剥離してしまうからである。また、この緩衝領域
は、配線基板の外力や衝撃によって変形し易い部分に形
成する必要がある。この部分は、主として長辺や短辺に
ほぼ平行であり、とくに、各向い合う辺間の中央付近が
含まれる。
０〜１／５程度が適当であり、この実施例では、例え
ば、０．１ｍｍ程度（配線基板の厚さの約１／１０）あ
る。配線基板１の中央には、その向い合う長辺にほぼ平
行な溝５１がこの長辺に隣接する短辺にまで形成されて
いる。同じ様に配線基板１の中央には、その向い合う短
辺にほぼ平行な溝５２がこの短辺に隣接する長辺にまで
形成されており、この部分の基板厚は、他の部分の基板
厚より薄くなっている。この溝５が形成されている裏面
及びその真下の表面の領域が緩衝領域として構成されて
いる。この実施例では、この半導体装置はメモリカード
に用いられるので、図に示される半導体素子は、半導体
メモリからなる。この緩衝領域は、半導体素子が形成さ
れている素子搭載領域及びその裏面には形成されず、半
導体素子が形成されていない非素子搭載領域に形成され
る必要がある。したがって、緩衝領域は、搭載されてい
る半導体素子と半導体素子との間に形成される。素子搭
載領域にこの緩衝領域が形成されると、緩衝領域で配線
基板が変形した際に、この緩衝領域に存在する半導体素
子は、当然応力を受け、その結果破損するか、配線基板
から剥離してしまうからである。また、この緩衝領域
は、配線基板の外力や衝撃によって変形し易い部分に形
成する必要がある。この部分は、主として長辺や短辺に
ほぼ平行であり、とくに、各向い合う辺間の中央付近が
含まれる。
【００１１】緩衝領域は、その周辺に半導体素子が存在
しないようになるべく広い面積の非素子領域に形成する
事が有利である。これら半導体素子２が実装された配線
基板１に、矢印に示す方向に外力や衝撃が加わるとこの
部分に変形が生じ、半導体素子２と配線基板１との接続
部分にも応力が働く（図２（ｂ））。この変形は、配線
基板１が薄くなるほど大きくなるが、このように、配線
基板１の長辺方向と短辺方向の中央部分に緩衝領域であ
る溝が形成されると、この溝部分が変形することによっ
てその応力が吸収され、配線基板１と半導体素子２との
接続部分の接続信頼性を保持する。半導体素子２上の複
数の半田などからなる突起電極２２は、配線基板１表面
に形成された配線層の回路パターン（図示せず）の上に
載置され加圧加熱される。そして前記配線層と突起電極
２２とが接続される。半田突起電極２２は、高さ約１０
０μｍ以下であり、この突起電極には、いわゆるバンプ
電極や高さに比べて比較的広い面積の接続電極を用い
る。配線基板１に形成される緩衝領域である溝５の内、
配線基板１の短辺に平行な溝５２は、この実施例のよう
に中央部に形成された１本のみに限る必要はなく、半導
体素子２間に２本形成以上形成することもできる。
しないようになるべく広い面積の非素子領域に形成する
事が有利である。これら半導体素子２が実装された配線
基板１に、矢印に示す方向に外力や衝撃が加わるとこの
部分に変形が生じ、半導体素子２と配線基板１との接続
部分にも応力が働く（図２（ｂ））。この変形は、配線
基板１が薄くなるほど大きくなるが、このように、配線
基板１の長辺方向と短辺方向の中央部分に緩衝領域であ
る溝が形成されると、この溝部分が変形することによっ
てその応力が吸収され、配線基板１と半導体素子２との
接続部分の接続信頼性を保持する。半導体素子２上の複
数の半田などからなる突起電極２２は、配線基板１表面
に形成された配線層の回路パターン（図示せず）の上に
載置され加圧加熱される。そして前記配線層と突起電極
２２とが接続される。半田突起電極２２は、高さ約１０
０μｍ以下であり、この突起電極には、いわゆるバンプ
電極や高さに比べて比較的広い面積の接続電極を用い
る。配線基板１に形成される緩衝領域である溝５の内、
配線基板１の短辺に平行な溝５２は、この実施例のよう
に中央部に形成された１本のみに限る必要はなく、半導
体素子２間に２本形成以上形成することもできる。
【００１２】次に、図３及び図４を参照して第２の実施
例を説明する。図３は、配線基板表面を示す平面図、図
４は、この平面図のＡ−Ａ′線に沿う断面図である。配
線基板に取付けられている端子群は省略している。半導
体素子２は、前実施例と同様に配線基板１の表面に実装
されている（図３）。配線基板１は、例えば、長方形で
あり、例えば、約１ｍｍの厚さがある。半導体素子２の
半田の突起電極などからなる接続電極２２は、その配線
基板１の表面に形成されている配線層の回路パターン
（図示せず）の上に載置され、半田付け等によって前記
配線層と接続されている。この実施例では、前実施例と
は異なり、配線基板１の半導体素子２が搭載されている
表面に溝５が形成されている。溝５の深さは、配線基板
１の厚さの１／１０〜１／５程度が適当である。そし
て、配線基板１の中央には、その向い合う長辺にほぼ平
行な溝５１がこの長辺に隣接する短辺にまで形成されて
いる。同じ様に配線基板１の中央には、その向い合う短
辺にほぼ平行な溝５２がこの短辺に隣接する長辺にまで
形成されている。この溝５が形成されている裏面及びそ
の真下の表面の領域が緩衝領域として構成されている。
例を説明する。図３は、配線基板表面を示す平面図、図
４は、この平面図のＡ−Ａ′線に沿う断面図である。配
線基板に取付けられている端子群は省略している。半導
体素子２は、前実施例と同様に配線基板１の表面に実装
されている（図３）。配線基板１は、例えば、長方形で
あり、例えば、約１ｍｍの厚さがある。半導体素子２の
半田の突起電極などからなる接続電極２２は、その配線
基板１の表面に形成されている配線層の回路パターン
（図示せず）の上に載置され、半田付け等によって前記
配線層と接続されている。この実施例では、前実施例と
は異なり、配線基板１の半導体素子２が搭載されている
表面に溝５が形成されている。溝５の深さは、配線基板
１の厚さの１／１０〜１／５程度が適当である。そし
て、配線基板１の中央には、その向い合う長辺にほぼ平
行な溝５１がこの長辺に隣接する短辺にまで形成されて
いる。同じ様に配線基板１の中央には、その向い合う短
辺にほぼ平行な溝５２がこの短辺に隣接する長辺にまで
形成されている。この溝５が形成されている裏面及びそ
の真下の表面の領域が緩衝領域として構成されている。
【００１３】この配線基板１の中には多層配線層４が形
成されており、この多層配線層４は前述の配線基板１表
面の配線層（図示せず）の回路パターンに電気的に接続
されて実装された半導体素子間を電気的に接続してい
る。多層配線層４は、この実施例に示すように、緩衝領
域内にも存在することができ、この実施例では、溝５の
底面に一部露出している。この多層配線層４は、例え
ば、ポリイミドフィルムと銅配線層を多層に積層したフ
レキシブルな配線にすることができる。内部の配線層が
フレキシブルであるので、緩衝領域が変形しても配線層
が切断などの破損をすることが少なくなる。
成されており、この多層配線層４は前述の配線基板１表
面の配線層（図示せず）の回路パターンに電気的に接続
されて実装された半導体素子間を電気的に接続してい
る。多層配線層４は、この実施例に示すように、緩衝領
域内にも存在することができ、この実施例では、溝５の
底面に一部露出している。この多層配線層４は、例え
ば、ポリイミドフィルムと銅配線層を多層に積層したフ
レキシブルな配線にすることができる。内部の配線層が
フレキシブルであるので、緩衝領域が変形しても配線層
が切断などの破損をすることが少なくなる。
【００１４】次に、図５及び図６を参照して第３の実施
例を説明する。図５は、配線基板表面を示す平面図、図
６は、この平面図のＡ−Ａ′線に沿う断面図である。配
線基板に取付けられている端子群は省略している。半導
体素子２は、前実施例と同様に、例えば、長方形の配線
基板１の表面に実装されている（図５、図６）。半導体
素子２の半田の突起電極などからなる接続電極２２は、
その配線基板１の表面に形成されている配線層の回路パ
ターン（図示せず）の上に載置され、半田付け等によっ
て前記配線層と接続されている。この実施例では、今ま
での実施例とは異なり、配線基板１の半導体素子２が搭
載されている表面に複数のスリット６が形成されてい
る。スリット６は、前記第１及び第２の実施例の溝が形
成されている位置と同じ位置に形成される。内部に多層
配線などの配線層が形成されている場合は、その内部配
線領域を外してスリットを形成する必要がある。
例を説明する。図５は、配線基板表面を示す平面図、図
６は、この平面図のＡ−Ａ′線に沿う断面図である。配
線基板に取付けられている端子群は省略している。半導
体素子２は、前実施例と同様に、例えば、長方形の配線
基板１の表面に実装されている（図５、図６）。半導体
素子２の半田の突起電極などからなる接続電極２２は、
その配線基板１の表面に形成されている配線層の回路パ
ターン（図示せず）の上に載置され、半田付け等によっ
て前記配線層と接続されている。この実施例では、今ま
での実施例とは異なり、配線基板１の半導体素子２が搭
載されている表面に複数のスリット６が形成されてい
る。スリット６は、前記第１及び第２の実施例の溝が形
成されている位置と同じ位置に形成される。内部に多層
配線などの配線層が形成されている場合は、その内部配
線領域を外してスリットを形成する必要がある。
【００１５】配線基板１の中央には、その向い合う長辺
にほぼ平行に複数のスリット６１がこの長辺に隣接する
短辺の近くまで形成されている。同じ様に配線基板１の
中央には、その向い合う短辺にほぼ平行にスリット６２
がこの短辺に隣接する長辺の近くまで形成されている。
このスリット６（６１、６２）が形成されている領域が
緩衝領域として構成されている。スリットの数が多すぎ
ると、機械的強度が低下するので、配線基板の強度を考
慮しながら形成する必要がある。スリットの位置及び数
は、この実施例のように限定する必要はない。この実施
例に用いたスリットに代えて作用効果に格別差異が認め
られない貫通孔を用いることもできる。スリットに比べ
て開口面積が小さいので、半導体素子間において配線層
が形成されていない領域の面積が小さくても貫通孔は形
成できるので、緩衝領域の形成位置に自由度が増す。
にほぼ平行に複数のスリット６１がこの長辺に隣接する
短辺の近くまで形成されている。同じ様に配線基板１の
中央には、その向い合う短辺にほぼ平行にスリット６２
がこの短辺に隣接する長辺の近くまで形成されている。
このスリット６（６１、６２）が形成されている領域が
緩衝領域として構成されている。スリットの数が多すぎ
ると、機械的強度が低下するので、配線基板の強度を考
慮しながら形成する必要がある。スリットの位置及び数
は、この実施例のように限定する必要はない。この実施
例に用いたスリットに代えて作用効果に格別差異が認め
られない貫通孔を用いることもできる。スリットに比べ
て開口面積が小さいので、半導体素子間において配線層
が形成されていない領域の面積が小さくても貫通孔は形
成できるので、緩衝領域の形成位置に自由度が増す。
【００１６】次に、図７及び図８を参照して第４の実施
例を説明する。図７は、配線基板表面を示す平面図、図
８は、この平面図のＡ−Ａ′線に沿う断面図である。図
では配線基板に取付けられている端子群は省略してい
る。この実施例の特徴は、半導体素子２が、今までの実
施例と同様に配線基板１の表面に実装されているだけで
なく、その裏面にも形成されていることにあり、さら
に、緩衝領域の溝が表面及び裏面の両面に形成されてい
ることにある。配線基板１は、例えば、長方形であり、
例えば、約１ｍｍの厚さがある。半導体素子２の半田の
突起電極などからなる接続電極２２は、その配線基板１
の表面及び裏面に形成されている配線層の回路パターン
（図示せず）の上に載置され、半田付け等によってこれ
ら配線層と接続されている。この実施例では、配線基板
１の半導体素子２が搭載されている表面及び裏面に溝５
が形成されている。図８に示すように表面及び裏面の両
面に溝が形成されて緩衝領域が構成されているので、こ
の緩衝領域における配線基板の薄肉部分５３は、配線基
板の厚み方向のほぼ中央に形成される。したがって、表
面又は裏面のいずれかの面に溝が形成されているのとは
異なり、外力や衝撃に対して上下いずれの方向にも変形
することができる。
例を説明する。図７は、配線基板表面を示す平面図、図
８は、この平面図のＡ−Ａ′線に沿う断面図である。図
では配線基板に取付けられている端子群は省略してい
る。この実施例の特徴は、半導体素子２が、今までの実
施例と同様に配線基板１の表面に実装されているだけで
なく、その裏面にも形成されていることにあり、さら
に、緩衝領域の溝が表面及び裏面の両面に形成されてい
ることにある。配線基板１は、例えば、長方形であり、
例えば、約１ｍｍの厚さがある。半導体素子２の半田の
突起電極などからなる接続電極２２は、その配線基板１
の表面及び裏面に形成されている配線層の回路パターン
（図示せず）の上に載置され、半田付け等によってこれ
ら配線層と接続されている。この実施例では、配線基板
１の半導体素子２が搭載されている表面及び裏面に溝５
が形成されている。図８に示すように表面及び裏面の両
面に溝が形成されて緩衝領域が構成されているので、こ
の緩衝領域における配線基板の薄肉部分５３は、配線基
板の厚み方向のほぼ中央に形成される。したがって、表
面又は裏面のいずれかの面に溝が形成されているのとは
異なり、外力や衝撃に対して上下いずれの方向にも変形
することができる。
【００１７】また、配線基板の両面に半導体素子が実装
されるので、本発明をメモリカードに適用した場合に
は、片面実装の場合に比べて約２倍に容量が増える。配
線基板に半導体素子を実装してから表面を絶縁保護膜で
覆ってメモリカードを完成させる。配線基板１の表面及
び裏面の中央には、その向い合う長辺にほぼ平行な溝５
１がこの長辺に隣接する短辺にまで形成されている。同
じ様に配線基板１の表面及び裏面の中央には、その向い
合う短辺にほぼ平行な溝５２がこの短辺に隣接する長辺
にまで形成されている。この溝５が形成されている領域
が緩衝領域として構成されている。配線基板１の両面に
形成されている半導体素子２間は、配線基板１の中に形
成されている、例えば、多層配線層を介在させて電気的
に接続している。この多層配線層は、前述の配線基板１
表面及び裏面の配線層（図示せず）の回路パターンに電
気的に接続されている。
されるので、本発明をメモリカードに適用した場合に
は、片面実装の場合に比べて約２倍に容量が増える。配
線基板に半導体素子を実装してから表面を絶縁保護膜で
覆ってメモリカードを完成させる。配線基板１の表面及
び裏面の中央には、その向い合う長辺にほぼ平行な溝５
１がこの長辺に隣接する短辺にまで形成されている。同
じ様に配線基板１の表面及び裏面の中央には、その向い
合う短辺にほぼ平行な溝５２がこの短辺に隣接する長辺
にまで形成されている。この溝５が形成されている領域
が緩衝領域として構成されている。配線基板１の両面に
形成されている半導体素子２間は、配線基板１の中に形
成されている、例えば、多層配線層を介在させて電気的
に接続している。この多層配線層は、前述の配線基板１
表面及び裏面の配線層（図示せず）の回路パターンに電
気的に接続されている。
【００１８】次に、図９を参照して本発明の半導体装置
の製造方法を説明する。ガラス繊維にエポキシ樹脂を含
浸させた絶縁基板７、８を複数枚用意する。絶縁基板７
は全てほぼ同じ大きさであり、絶縁基板８は、それより
も小さい面積を有している。絶縁基板８は、表面に配線
層を有しておらず、４枚間隔をおいて同一平面に配置す
る。絶縁基板８の間が将来配線基板が形成されたときの
緩衝領域である配線基板の裏面に形成された溝になる。
この絶縁基板８の上に面積の大きい絶縁基板７を積層す
る。最上層の絶縁基板（表面基板）７１の表面には配線
層を形成する。中間の所定の絶縁基板７２表面にはやは
り配線層を形成しておく。前記積層された絶縁基板７、
８を加熱圧着して一体化し、図１に示す様な配線基板１
を形成する。この配線基板を形成するときに同時に配線
基板１の裏面に緩衝領域となる溝５が形成される。前記
表面基板７１上の配線層と中間の所定の絶縁基板上の配
線層との電気的な接続を行う。配線基板１の表面に、緩
衝領域を避けるように、突起電極を備えた複数の半導体
素子を配線基板表面の配線層の回路パターンに接続す
る。この突起電極を前記配線基板に取り付けることによ
って、実装された半導体素子２間は電気的に接続され
る。
の製造方法を説明する。ガラス繊維にエポキシ樹脂を含
浸させた絶縁基板７、８を複数枚用意する。絶縁基板７
は全てほぼ同じ大きさであり、絶縁基板８は、それより
も小さい面積を有している。絶縁基板８は、表面に配線
層を有しておらず、４枚間隔をおいて同一平面に配置す
る。絶縁基板８の間が将来配線基板が形成されたときの
緩衝領域である配線基板の裏面に形成された溝になる。
この絶縁基板８の上に面積の大きい絶縁基板７を積層す
る。最上層の絶縁基板（表面基板）７１の表面には配線
層を形成する。中間の所定の絶縁基板７２表面にはやは
り配線層を形成しておく。前記積層された絶縁基板７、
８を加熱圧着して一体化し、図１に示す様な配線基板１
を形成する。この配線基板を形成するときに同時に配線
基板１の裏面に緩衝領域となる溝５が形成される。前記
表面基板７１上の配線層と中間の所定の絶縁基板上の配
線層との電気的な接続を行う。配線基板１の表面に、緩
衝領域を避けるように、突起電極を備えた複数の半導体
素子を配線基板表面の配線層の回路パターンに接続す
る。この突起電極を前記配線基板に取り付けることによ
って、実装された半導体素子２間は電気的に接続され
る。
【００１９】本発明に用いられる突起電極は、前述の実
施例では、半田突起電極を用いて説明したが、この他に
も、例えば、樹脂球などの表面に白金などの金属導電膜
を形成した電極など既存の材料を用いることができる。
配線基板として用いられる材料は、エポキシ樹脂含浸し
たガラス繊維に限らず、アルミナなどのセラミック基
板、その他の合成樹脂基板、さらにセラミック基板と合
成樹脂基板とを合わせた構造のものなどが用いられる。
また、半導体素子が正方形の場合であってもこれらの半
導体素子を配線基板に配置し、配線基板が変形し易い領
域に緩衝領域を形成する。また、正方形の半導体素子と
長方形の半導体素子を混在させて実装する場合も緩衝領
域は、変形し易い領域を考慮して形成する。以上に述べ
た緩衝領域は、半導体素子間の配線密度を考慮しなが
ら、各実施例を適宜組合わせることができる。
施例では、半田突起電極を用いて説明したが、この他に
も、例えば、樹脂球などの表面に白金などの金属導電膜
を形成した電極など既存の材料を用いることができる。
配線基板として用いられる材料は、エポキシ樹脂含浸し
たガラス繊維に限らず、アルミナなどのセラミック基
板、その他の合成樹脂基板、さらにセラミック基板と合
成樹脂基板とを合わせた構造のものなどが用いられる。
また、半導体素子が正方形の場合であってもこれらの半
導体素子を配線基板に配置し、配線基板が変形し易い領
域に緩衝領域を形成する。また、正方形の半導体素子と
長方形の半導体素子を混在させて実装する場合も緩衝領
域は、変形し易い領域を考慮して形成する。以上に述べ
た緩衝領域は、半導体素子間の配線密度を考慮しなが
ら、各実施例を適宜組合わせることができる。
【００２０】
【発明の効果】本発明は、以上の構成により、突起電極
などの接続電極を有する複数の半導体素子を配線基板に
実装してなる半導体装置において、外力や衝撃による予
測できない変形を配線基板に設けた緩衝領域によって吸
収し、半導体素子の破損や接続電極の接続不良を防止
し、これにより、半導体装置の長期信頼性を向上させる
ことができる。
などの接続電極を有する複数の半導体素子を配線基板に
実装してなる半導体装置において、外力や衝撃による予
測できない変形を配線基板に設けた緩衝領域によって吸
収し、半導体素子の破損や接続電極の接続不良を防止
し、これにより、半導体装置の長期信頼性を向上させる
ことができる。
【図１】本発明の第１の実施例の半導体装置に用いる配
線基板の平面図。
線基板の平面図。
【図２】図１のＡ−Ａ′線に沿う断面図。
【図３】第２の実施例の半導体装置に用いる配線基板の
平面図。
平面図。
【図４】図３のＡ−Ａ′線に沿う断面図。
【図５】第３の実施例の半導体装置に用いる配線基板の
平面図。
平面図。
【図６】図５のＡ−Ａ′線に沿う断面図。
【図７】第４の実施例の半導体装置に用いる配線基板の
平面図。
平面図。
【図８】図７のＡ−Ａ′線に沿う断面図。
【図９】本発明の半導体装置の製造方法を説明する斜視
図。
図。
【図１０】従来の半導体装置に用いる配線基板の平面
図。
図。
【図１１】図１０のＡ−Ａ′線に沿う断面図。
【図１２】優来の半導体装置に用いる配線基板の平面
図。
図。
【図１３】図１２のＡ−Ａ′線に沿う断面図。
１ 配線基板 ２ 半導体素子 ４ 配線層 ５、５１、５２ 溝（緩衝領域） ６、６１、６２ スリット（緩衝領域） ７、８、７２ 絶縁基板 ２２ 突起電極 ５３ 緩衝領域の薄い部分
Claims (6)
- 【請求項１】 配線基板と、 接続電極を介して前記配線基板に取り付けられ、この配
線基板の配線層に電気的に接続された複数の半導体素子
とを備え、 前記配線基板には緩衝領域が形成されていることを特徴
とする半導体装置。 - 【請求項２】 前記緩衝領域は、変形を受け易い領域に
形成されていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 前記緩衝領域は、前記配線基板の前記半
導体素子間の非素子領域に形成されていることを特徴と
する請求項１又は請求項２に記載の半導体装置。 - 【請求項４】 前記配線基板は、長方形であり、前記緩
衝領域には、前記配線基板中央部分に長辺と平行に、向
い合う短辺まで延在する１本の溝及びこの配線基板中央
部分に短辺と平行に、向い合う長辺まで延在する少なく
とも１本の溝が形成されていることを特徴とする請求項
１乃至請求項３のいずれかに記載の半導体装置。 - 【請求項５】 前記半導体素子は前記配線基板の表面及
び裏面の両面に取付けることを特徴とする請求項１乃至
請求項４のいずれかに記載の半導体装置。 - 【請求項６】 複数の絶縁性の裏面基板を互いに離隔し
て同一平面に配置する工程と、 少なくとも１枚はその表面に配線層を備え、最上層には
前記配線層が配置されるように、前記裏面基板より面積
の大きい複数の絶縁基板をこの裏面基板上に積層する工
程と、 前記積層された絶縁基板と裏面基板とを加熱圧着して表
面に配線層が形成された配線基板を形成すると共に、前
記配線基板裏面に形成された前記互いに離隔された裏面
基板間によって構成される溝を緩衝領域とする工程と、 前記絶縁基板上の配線層及び前記配線基板表面の配線層
を互いに電気的に接続する工程と、 接続電極を備えた複数の半導体素子を、この接続電極を
前記配線基板に取付けることによって、前記配線基板上
の配線層に電気的に接続する工程とを備えていることを
特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280617A JPH07115151A (ja) | 1993-10-14 | 1993-10-14 | 半導体装置及びその製造方法 |
| US08/286,165 US5530289A (en) | 1993-10-14 | 1994-08-05 | Semiconductor device and method of manufacturing the same |
| KR1019940026354A KR950013330A (ko) | 1993-10-14 | 1994-10-14 | 반도체장치 및 그 제조방법 |
| KR2019990002156U KR200201721Y1 (en) | 1993-10-14 | 1999-02-11 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280617A JPH07115151A (ja) | 1993-10-14 | 1993-10-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07115151A true JPH07115151A (ja) | 1995-05-02 |
Family
ID=17627546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5280617A Pending JPH07115151A (ja) | 1993-10-14 | 1993-10-14 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5530289A (ja) |
| JP (1) | JPH07115151A (ja) |
| KR (1) | KR950013330A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005039257A1 (ja) * | 2003-10-21 | 2005-04-28 | Rohm Co., Ltd. | 回路基板 |
| JP2005318002A (ja) * | 2005-07-29 | 2005-11-10 | Rohm Co Ltd | 回路基板 |
| JP2007324407A (ja) * | 2006-06-01 | 2007-12-13 | Mitsubishi Electric Corp | 光モジュール |
| JP2009152300A (ja) * | 2007-12-19 | 2009-07-09 | Shinko Electric Ind Co Ltd | 配線基板およびその製造方法 |
| JP2010016291A (ja) * | 2008-07-07 | 2010-01-21 | Shinko Electric Ind Co Ltd | 配線基板及び半導体装置の製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW571373B (en) * | 1996-12-04 | 2004-01-11 | Seiko Epson Corp | Semiconductor device, circuit substrate, and electronic machine |
| DE19707514C2 (de) * | 1997-02-25 | 2002-09-26 | Eupec Gmbh & Co Kg | Halbleitermodul |
| US6730541B2 (en) * | 1997-11-20 | 2004-05-04 | Texas Instruments Incorporated | Wafer-scale assembly of chip-size packages |
| US6097609A (en) * | 1998-12-30 | 2000-08-01 | Intel Corporation | Direct BGA socket |
| KR100309161B1 (ko) | 1999-10-11 | 2001-11-02 | 윤종용 | 메모리 카드 및 그 제조방법 |
| CN100407422C (zh) | 2001-06-07 | 2008-07-30 | 株式会社瑞萨科技 | 半导体装置及其制造方法 |
| JP2007180240A (ja) * | 2005-12-27 | 2007-07-12 | Sharp Corp | 多層配線基板と、それを備えた電子モジュールおよび電子機器 |
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