JPH07115439A - バスドライバ回路 - Google Patents
バスドライバ回路Info
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- JPH07115439A JPH07115439A JP5281904A JP28190493A JPH07115439A JP H07115439 A JPH07115439 A JP H07115439A JP 5281904 A JP5281904 A JP 5281904A JP 28190493 A JP28190493 A JP 28190493A JP H07115439 A JPH07115439 A JP H07115439A
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- 230000005540 biological transmission Effects 0.000 abstract description 17
- 230000007704 transition Effects 0.000 description 17
- 230000000630 rising effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 1
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- Logic Circuits (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 高速で効率的な伝送を可能とする最適なスル
ーレートを選択するバスドライバ回路を提供する。 【構成】 波形入力端子と波形出力端子間に直列に接続
された第１〜第ＮのＭＯＳトランジスタＴＲ１０（１）
〜１０（Ｎ）と、第１〜第Ｍの制御用ＭＯＳＴＲ１１
（１）〜１１（Ｍ）を備え、第１〜第ＭのＭＯＳＴＲの
ソースを第１〜第Ｍの制御ＭＯＳＴＲのドレインと接続
する。第Ｍ＋１〜ＮのＭＯＳＴＲのゲートをグランド３
０に接続し、第１〜第Ｍの制御用ＭＯＳトランジスタの
ゲートを、第１〜第Ｍの制御用ＭＯＳＴＲのＯＮ・ＯＦ
Ｆを行う制御信号Ｓ１（１）〜Ｓ（Ｍ）に接続する。各
制御用ＭＯＳＴＲのソースを第１〜第Ｍの抵抗を経てグ
ランドに接続した。 【効果】 波形の種類や性質、伝送速度等に応じ、最適
なスルーレートを選択できる。
ーレートを選択するバスドライバ回路を提供する。 【構成】 波形入力端子と波形出力端子間に直列に接続
された第１〜第ＮのＭＯＳトランジスタＴＲ１０（１）
〜１０（Ｎ）と、第１〜第Ｍの制御用ＭＯＳＴＲ１１
（１）〜１１（Ｍ）を備え、第１〜第ＭのＭＯＳＴＲの
ソースを第１〜第Ｍの制御ＭＯＳＴＲのドレインと接続
する。第Ｍ＋１〜ＮのＭＯＳＴＲのゲートをグランド３
０に接続し、第１〜第Ｍの制御用ＭＯＳトランジスタの
ゲートを、第１〜第Ｍの制御用ＭＯＳＴＲのＯＮ・ＯＦ
Ｆを行う制御信号Ｓ１（１）〜Ｓ（Ｍ）に接続する。各
制御用ＭＯＳＴＲのソースを第１〜第Ｍの抵抗を経てグ
ランドに接続した。 【効果】 波形の種類や性質、伝送速度等に応じ、最適
なスルーレートを選択できる。
Description
【０００１】
【産業上の利用分野】本発明は、バスドライバ回路に関
し、特に、波形出力の立ち上がり及び立ち下がり遷移時
間の調整を可能とし、波形の高速伝送を実現するバスド
ライバ回路に関する。
し、特に、波形出力の立ち上がり及び立ち下がり遷移時
間の調整を可能とし、波形の高速伝送を実現するバスド
ライバ回路に関する。
【０００２】
【従来の技術】従来の波形伝送を行なう高速バスドライ
バ回路では、伝送するデータ波形の種類や性質、伝送速
度及び他の実装されているボード類の実装状態に応じ
て、効率のよい高速伝送を行なうためスルーレート（波
形出力における立ち上がり遷移時間）が異なってくる。
従って、より高速で効率のよい伝送を行なうためには、
伝送するデータ波形の種類や性質、伝送速度及び他の実
装されているボード類の実装状態に応じて、最適なスル
ーレートを選択する必要がある。
バ回路では、伝送するデータ波形の種類や性質、伝送速
度及び他の実装されているボード類の実装状態に応じ
て、効率のよい高速伝送を行なうためスルーレート（波
形出力における立ち上がり遷移時間）が異なってくる。
従って、より高速で効率のよい伝送を行なうためには、
伝送するデータ波形の種類や性質、伝送速度及び他の実
装されているボード類の実装状態に応じて、最適なスル
ーレートを選択する必要がある。
【０００３】
【発明が解決しようとする課題】しかしながら、この種
のバスドライバ回路のスルーレートは、組み込まれてい
る内部のトランジスタの性能に大きく依存しているた
め、これまでのバスドライバ回路では、スルーレートを
調整する機能を持たないものが一般的であった。このよ
うに、従来のバスドライバ回路は、スルーレートを調整
する機能を備えていないので、伝送するデータ波形の種
類や性質、伝送速度及び他の実装されているボード類の
実装状態に応じて最適なスルーレートを選択してより高
速で効率的な伝送を行なうことが困難であった。
のバスドライバ回路のスルーレートは、組み込まれてい
る内部のトランジスタの性能に大きく依存しているた
め、これまでのバスドライバ回路では、スルーレートを
調整する機能を持たないものが一般的であった。このよ
うに、従来のバスドライバ回路は、スルーレートを調整
する機能を備えていないので、伝送するデータ波形の種
類や性質、伝送速度及び他の実装されているボード類の
実装状態に応じて最適なスルーレートを選択してより高
速で効率的な伝送を行なうことが困難であった。
【０００４】本発明は、このような従来の課題を解決す
るためになされたものであり、伝送するデータ波形の種
類や性質、伝送速度及び他の実装されているボード類の
実装状態に応じて、より高速で効率的な伝送を可能とす
る最適なスルーレートを選択することができるバスドラ
イバ回路を提供することを目的とする。
るためになされたものであり、伝送するデータ波形の種
類や性質、伝送速度及び他の実装されているボード類の
実装状態に応じて、より高速で効率的な伝送を可能とす
る最適なスルーレートを選択することができるバスドラ
イバ回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明のバスドライバ回路では、波形入力端子と波
形出力端子間に直列に接続された第１〜第ＮのＭＯＳト
ランジスタと、第１〜第Ｍの制御用ＭＯＳトランジスタ
を備え、前記第１〜第ＮのＭＯＳトランジスタのドレイ
ンを前記波形出力端子に接続し、ゲートを前記波形入力
端子と接続し、前記第１〜第Ｍ（Ｍ＜Ｎ）のＭＯＳトラ
ンジスタのソースを前記第１〜第Ｍの制御ＭＯＳトラン
ジスタのドレインと接続し、前記第Ｍ＋１〜Ｎ（Ｍ＋１
≦Ｎ）のＭＯＳトランジスタのゲートをグランドに接続
し、前記第１〜第Ｍの制御用ＭＯＳトランジスタのゲー
トを、第１〜第Ｍの制御用ＭＯＳトランジスタのＯＮ・
ＯＦＦを行なう第１〜第Ｍの制御信号に接続し、前記第
１〜第Ｍの制御用ＭＯＳトランジスタのソースを前記グ
ランドに接続した構成としている。また、好ましい態様
では、前記第１〜第Ｍの制御用ＭＯＳトランジスタのソ
ースと前記グランド間に、第１〜第Ｍの抵抗を接続した
構成としている。
め、本発明のバスドライバ回路では、波形入力端子と波
形出力端子間に直列に接続された第１〜第ＮのＭＯＳト
ランジスタと、第１〜第Ｍの制御用ＭＯＳトランジスタ
を備え、前記第１〜第ＮのＭＯＳトランジスタのドレイ
ンを前記波形出力端子に接続し、ゲートを前記波形入力
端子と接続し、前記第１〜第Ｍ（Ｍ＜Ｎ）のＭＯＳトラ
ンジスタのソースを前記第１〜第Ｍの制御ＭＯＳトラン
ジスタのドレインと接続し、前記第Ｍ＋１〜Ｎ（Ｍ＋１
≦Ｎ）のＭＯＳトランジスタのゲートをグランドに接続
し、前記第１〜第Ｍの制御用ＭＯＳトランジスタのゲー
トを、第１〜第Ｍの制御用ＭＯＳトランジスタのＯＮ・
ＯＦＦを行なう第１〜第Ｍの制御信号に接続し、前記第
１〜第Ｍの制御用ＭＯＳトランジスタのソースを前記グ
ランドに接続した構成としている。また、好ましい態様
では、前記第１〜第Ｍの制御用ＭＯＳトランジスタのソ
ースと前記グランド間に、第１〜第Ｍの抵抗を接続した
構成としている。
【０００６】また、本発明の他のバスドライバ回路で
は、波形入力端子と波形出力端子間に直列に接続された
第１〜第ＮのＮＰＮトランジスタと、第１〜第Ｍの制御
用ＮＰＮトランジスタを備え、前記第１〜第ＮのＮＰＮ
トランジスタのコレクタを前記波形出力端子に接続し、
ベースを前記波形入力端子と接続し、前記第１〜第Ｍ
（Ｍ＜Ｎ）のＮＰＮトランジスタのエミッタを前記第１
〜第Ｍの制御ＮＰＮトランジスタのコレクタと接続し、
前記第Ｍ＋１〜Ｎ（Ｍ＋１≦Ｎ）のＮＰＮトランジスタ
のエミッタをグランドに接続し、前記第１〜第Ｍの制御
用ＮＰＮトランジスタのベースを、第１〜第Ｍの制御用
ＮＰＮトランジスタのＯＮ・ＯＦＦを行なう第１〜第Ｍ
の制御信号に接続し、前記前記第１〜第Ｍの制御用ＮＰ
Ｎトランジスタのエミッタを前記グランドに接続した構
成としている。また、好ましい態様では、前記第１〜第
Ｍの制御用ＮＰＮトランジスタのエミッタと前記グラン
ド間に、第１〜第Ｍの抵抗を接続した構成としている。
は、波形入力端子と波形出力端子間に直列に接続された
第１〜第ＮのＮＰＮトランジスタと、第１〜第Ｍの制御
用ＮＰＮトランジスタを備え、前記第１〜第ＮのＮＰＮ
トランジスタのコレクタを前記波形出力端子に接続し、
ベースを前記波形入力端子と接続し、前記第１〜第Ｍ
（Ｍ＜Ｎ）のＮＰＮトランジスタのエミッタを前記第１
〜第Ｍの制御ＮＰＮトランジスタのコレクタと接続し、
前記第Ｍ＋１〜Ｎ（Ｍ＋１≦Ｎ）のＮＰＮトランジスタ
のエミッタをグランドに接続し、前記第１〜第Ｍの制御
用ＮＰＮトランジスタのベースを、第１〜第Ｍの制御用
ＮＰＮトランジスタのＯＮ・ＯＦＦを行なう第１〜第Ｍ
の制御信号に接続し、前記前記第１〜第Ｍの制御用ＮＰ
Ｎトランジスタのエミッタを前記グランドに接続した構
成としている。また、好ましい態様では、前記第１〜第
Ｍの制御用ＮＰＮトランジスタのエミッタと前記グラン
ド間に、第１〜第Ｍの抵抗を接続した構成としている。
【０００７】
【作用】本発明では、第１〜第Ｎ番目のＭＯＳトランジ
スタがＯＮ状態の時に、第１〜第Ｍ番目の制御用ＭＯＳ
トランジスタを全てＯＦＦ、第１〜第Ｍ番目の制御用Ｍ
ＯＳトランジスタのうち１個〜Ｍ個をＯＮすることによ
って、波形出力端子における出力ＬＯＷレベル時のＤＣ
特性がＭ＋１通りに変化する。そして、こＤＣ特性の変
化に応じて波形出力端子におけるスルーレートが変化す
る。従って、出力ＬＯＷレベル時に、第１〜第Ｍ番目の
制御用ＭＯＳトランジスタのＯＮの数を”０”〜”Ｍ”
の間で適当に調整することによって、Ｍ＋１種類のスル
ーレートを設定することができる。
スタがＯＮ状態の時に、第１〜第Ｍ番目の制御用ＭＯＳ
トランジスタを全てＯＦＦ、第１〜第Ｍ番目の制御用Ｍ
ＯＳトランジスタのうち１個〜Ｍ個をＯＮすることによ
って、波形出力端子における出力ＬＯＷレベル時のＤＣ
特性がＭ＋１通りに変化する。そして、こＤＣ特性の変
化に応じて波形出力端子におけるスルーレートが変化す
る。従って、出力ＬＯＷレベル時に、第１〜第Ｍ番目の
制御用ＭＯＳトランジスタのＯＮの数を”０”〜”Ｍ”
の間で適当に調整することによって、Ｍ＋１種類のスル
ーレートを設定することができる。
【０００８】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。図１は、本発明の第１の実施例によ
るバスドライバ回路の構成を示す回路図である。図１に
おいて、本実施例のバスドライバ回路は、第１〜第Ｎ番
目のＭＯＳトランジスタ１０（１）〜１０（Ｎ）と、第
１〜第Ｍ番目（Ｍ，Ｎは１以上の整数であり、Ｍ＜Ｎ）
の制御用ＭＯＳトランジスタ１１（１）〜１１（Ｍ）
と、第１〜第Ｍ番目の抵抗１２（１）〜１２（Ｍ）を備
えて構成される。
て詳細に説明する。図１は、本発明の第１の実施例によ
るバスドライバ回路の構成を示す回路図である。図１に
おいて、本実施例のバスドライバ回路は、第１〜第Ｎ番
目のＭＯＳトランジスタ１０（１）〜１０（Ｎ）と、第
１〜第Ｍ番目（Ｍ，Ｎは１以上の整数であり、Ｍ＜Ｎ）
の制御用ＭＯＳトランジスタ１１（１）〜１１（Ｍ）
と、第１〜第Ｍ番目の抵抗１２（１）〜１２（Ｍ）を備
えて構成される。
【０００９】第１〜第Ｍ番目のＭＯＳトランジスタ１０
（１）〜１０（Ｍ）のドレインは波形出力端子２２に接
続され、そのゲートは波形入力端子２１に接続されてい
る。また、第１〜第Ｍ番目のＭＯＳトランジスタ１０
（１）〜１０（Ｍ）のソースは、それぞれ第１〜第Ｍ番
目の制御用ＭＯＳトランジスタ１１（１）〜１１（Ｍ）
のドレインに接続されている。
（１）〜１０（Ｍ）のドレインは波形出力端子２２に接
続され、そのゲートは波形入力端子２１に接続されてい
る。また、第１〜第Ｍ番目のＭＯＳトランジスタ１０
（１）〜１０（Ｍ）のソースは、それぞれ第１〜第Ｍ番
目の制御用ＭＯＳトランジスタ１１（１）〜１１（Ｍ）
のドレインに接続されている。
【００１０】第Ｍ＋１〜第Ｎ番目のＭＯＳトランジスタ
１０（Ｍ＋１）〜１０（Ｎ）のドレインは、波形出力端
子２２に接続され、そのゲートは波形入力端子２１に接
続されている。また、第Ｍ＋１〜第Ｎ番目のＭＯＳトラ
ンジスタ１０（Ｍ＋１）〜１０（Ｎ）のソースは、グラ
ンド３０に接続されている。
１０（Ｍ＋１）〜１０（Ｎ）のドレインは、波形出力端
子２２に接続され、そのゲートは波形入力端子２１に接
続されている。また、第Ｍ＋１〜第Ｎ番目のＭＯＳトラ
ンジスタ１０（Ｍ＋１）〜１０（Ｎ）のソースは、グラ
ンド３０に接続されている。
【００１１】第１〜第Ｍ番目の制御用ＭＯＳトランジス
タ１１（１）〜１１（Ｍ）のゲートは、第１〜第Ｍ番目
の制御信号Ｓ１（１）〜Ｓ１（Ｍ）に接続され、そのソ
ースは、それぞれ第１〜第Ｍ番目の抵抗１２（１）〜１
２（Ｍ）の一方の端子に接続されている。第１〜第Ｍ番
目の抵抗１２（１）〜１２（Ｍ）の他方の端子は、グラ
ンド３０に接続されている。第１〜第Ｍ番目の制御用Ｍ
ＯＳトランジスタ１１（１）〜１１（Ｍ）は、それぞれ
第１〜第Ｍ番目の制御信号Ｓ１（１）〜Ｓ１（Ｍ）によ
ってＯＮまたはＯＦＦ状態に設定される。
タ１１（１）〜１１（Ｍ）のゲートは、第１〜第Ｍ番目
の制御信号Ｓ１（１）〜Ｓ１（Ｍ）に接続され、そのソ
ースは、それぞれ第１〜第Ｍ番目の抵抗１２（１）〜１
２（Ｍ）の一方の端子に接続されている。第１〜第Ｍ番
目の抵抗１２（１）〜１２（Ｍ）の他方の端子は、グラ
ンド３０に接続されている。第１〜第Ｍ番目の制御用Ｍ
ＯＳトランジスタ１１（１）〜１１（Ｍ）は、それぞれ
第１〜第Ｍ番目の制御信号Ｓ１（１）〜Ｓ１（Ｍ）によ
ってＯＮまたはＯＦＦ状態に設定される。
【００１２】第１〜第Ｍ番目のＭＯＳトランジスタ１０
（１）〜１０（Ｍ）のＯＮ状態におけるドレインのＤＣ
特性（静特性）は、それぞれ第１〜第Ｍ番目の制御信号
Ｓ１（１）〜Ｓ１（Ｍ）によって第１〜第Ｍ番目の制御
用ＭＯＳトランジスタ１１（１）〜１１（Ｍ）がＯＮ状
態の時、第１〜第Ｍ番目の抵抗１２（１）〜１２（Ｍ）
と第１〜第Ｍ番目の制御用ＭＯＳトランジスタ１１
（１）〜１１（Ｍ）及び第１〜第Ｍ番目のＭＯＳトラン
ジスタ１０（１）〜１０（Ｍ）の特性を組み合わせたＬ
ＯＷ出力特性が得られる。また、第１〜第Ｍ番目の制御
信号Ｓ１（１）〜Ｓ１（Ｍ）によって第１〜第Ｍ番目の
制御用ＭＯＳトランジスタ１１（１）〜１１（Ｍ）がＯ
ＦＦ状態の時、上記ドレインのＤＣ特性は、ＨＩＧＨ出
力特性が得られる。
（１）〜１０（Ｍ）のＯＮ状態におけるドレインのＤＣ
特性（静特性）は、それぞれ第１〜第Ｍ番目の制御信号
Ｓ１（１）〜Ｓ１（Ｍ）によって第１〜第Ｍ番目の制御
用ＭＯＳトランジスタ１１（１）〜１１（Ｍ）がＯＮ状
態の時、第１〜第Ｍ番目の抵抗１２（１）〜１２（Ｍ）
と第１〜第Ｍ番目の制御用ＭＯＳトランジスタ１１
（１）〜１１（Ｍ）及び第１〜第Ｍ番目のＭＯＳトラン
ジスタ１０（１）〜１０（Ｍ）の特性を組み合わせたＬ
ＯＷ出力特性が得られる。また、第１〜第Ｍ番目の制御
信号Ｓ１（１）〜Ｓ１（Ｍ）によって第１〜第Ｍ番目の
制御用ＭＯＳトランジスタ１１（１）〜１１（Ｍ）がＯ
ＦＦ状態の時、上記ドレインのＤＣ特性は、ＨＩＧＨ出
力特性が得られる。
【００１３】第１〜第Ｍ番目のＭＯＳトランジスタ１０
（１）〜１０（Ｍ）のＯＦＦ状態におけるドレインのＤ
Ｃ特性は、第１〜第Ｍ番目の制御信号Ｓ１（１）〜Ｓ１
（Ｍ）にかかわらず、ＨＩＧＨ出力特性が得られる。第
Ｍ＋１〜第Ｎ番目のＭＯＳトランジスタ１０（Ｍ＋１）
〜１０（Ｎ）がＯＮ状態の場合、第Ｍ＋１〜第Ｎ番目の
ＭＯＳトランジスタ１０（１）〜１０（Ｍ）のドレイン
のＤＣ特性は、固定されている（変化しない）。
（１）〜１０（Ｍ）のＯＦＦ状態におけるドレインのＤ
Ｃ特性は、第１〜第Ｍ番目の制御信号Ｓ１（１）〜Ｓ１
（Ｍ）にかかわらず、ＨＩＧＨ出力特性が得られる。第
Ｍ＋１〜第Ｎ番目のＭＯＳトランジスタ１０（Ｍ＋１）
〜１０（Ｎ）がＯＮ状態の場合、第Ｍ＋１〜第Ｎ番目の
ＭＯＳトランジスタ１０（１）〜１０（Ｍ）のドレイン
のＤＣ特性は、固定されている（変化しない）。
【００１４】そして、波形出力端子２２における出力Ｈ
ＩＧＨレベルは、第１〜第Ｎ番目のＭＯＳトランジスタ
１０（１）〜１０（Ｎ）がＯＦＦ状態の時に実現される
が、この時のＤＣ特性は固定されている。
ＩＧＨレベルは、第１〜第Ｎ番目のＭＯＳトランジスタ
１０（１）〜１０（Ｎ）がＯＦＦ状態の時に実現される
が、この時のＤＣ特性は固定されている。
【００１５】また、波形出力端子２２における出力ＬＯ
Ｗレベルは、第１〜第Ｎ番目のＭＯＳトランジスタ１０
（１）〜１０（Ｎ）がＯＮ状態の時に実現されるが、こ
の状態では、第１〜第Ｍ番目の制御用ＭＯＳトランジス
タ１１（１）〜１１（Ｍ）が全てＯＦＦの場合、第１〜
第Ｍ番目の制御用ＭＯＳトランジスタ１１（１）〜１１
（Ｍ）のうち１個〜Ｍ個がＯＮの場合によって、Ｍ＋１
通りのＤＣ特性が得られることになる。
Ｗレベルは、第１〜第Ｎ番目のＭＯＳトランジスタ１０
（１）〜１０（Ｎ）がＯＮ状態の時に実現されるが、こ
の状態では、第１〜第Ｍ番目の制御用ＭＯＳトランジス
タ１１（１）〜１１（Ｍ）が全てＯＦＦの場合、第１〜
第Ｍ番目の制御用ＭＯＳトランジスタ１１（１）〜１１
（Ｍ）のうち１個〜Ｍ個がＯＮの場合によって、Ｍ＋１
通りのＤＣ特性が得られることになる。
【００１６】このように波形出力端子２２における出力
ＬＯＷレベル時のＤＣ特性が変化すると、そのＤＣ特性
の変化に応じて波形出力端子２２におけるスルーレー
ト、すなわち波形の立ち上がり遷移時間と立ち下がり遷
移時間が変化する。従って、出力ＬＯＷレベル時に、第
１〜第Ｍ番目の制御用ＭＯＳトランジスタ１１（１）〜
１１（Ｍ）のＯＮの数を”０”〜”Ｍ”の間で適当に調
整することによって、Ｍ＋１種類の立ち上がり遷移時間
と立ち下がり遷移時間を設定することができる。従っ
て、本実施例のバスドライバ回路によれば、高速で効率
的な伝送を行なうための最適な立ち上がり遷移時間と立
ち下がり遷移時間を選択することが可能となる。
ＬＯＷレベル時のＤＣ特性が変化すると、そのＤＣ特性
の変化に応じて波形出力端子２２におけるスルーレー
ト、すなわち波形の立ち上がり遷移時間と立ち下がり遷
移時間が変化する。従って、出力ＬＯＷレベル時に、第
１〜第Ｍ番目の制御用ＭＯＳトランジスタ１１（１）〜
１１（Ｍ）のＯＮの数を”０”〜”Ｍ”の間で適当に調
整することによって、Ｍ＋１種類の立ち上がり遷移時間
と立ち下がり遷移時間を設定することができる。従っ
て、本実施例のバスドライバ回路によれば、高速で効率
的な伝送を行なうための最適な立ち上がり遷移時間と立
ち下がり遷移時間を選択することが可能となる。
【００１７】なお、図１において、第Ｍ＋１〜第Ｎ番目
のＭＯＳトランジスタ１０（Ｍ＋１）〜１０（Ｎ）につ
いては、必ずしも複数設ける必要はなく、Ｍ＋１番目＝
Ｎ番目として１つだけ設けるようにしてもよい。また、
第１〜第Ｍ番目の抵抗１２（１）〜１２（Ｍ）について
は、省略することも可能である。
のＭＯＳトランジスタ１０（Ｍ＋１）〜１０（Ｎ）につ
いては、必ずしも複数設ける必要はなく、Ｍ＋１番目＝
Ｎ番目として１つだけ設けるようにしてもよい。また、
第１〜第Ｍ番目の抵抗１２（１）〜１２（Ｍ）について
は、省略することも可能である。
【００１８】図２は、本発明の第２の実施例によるバス
ドライバ回路の構成を示す回路図である。図２におい
て、本実施例のバスドライバ回路は、第１〜第Ｎ番目の
ＮＰＮトランジスタ４０（１）〜４０（Ｎ）と、第１〜
第Ｍ番目（Ｍ＜Ｎ）の制御用ＮＰＮトランジスタ４１
（１）〜４１（Ｍ）と、第１〜第Ｍ番目の抵抗４２
（１）〜４２（Ｍ）を備えて構成される。
ドライバ回路の構成を示す回路図である。図２におい
て、本実施例のバスドライバ回路は、第１〜第Ｎ番目の
ＮＰＮトランジスタ４０（１）〜４０（Ｎ）と、第１〜
第Ｍ番目（Ｍ＜Ｎ）の制御用ＮＰＮトランジスタ４１
（１）〜４１（Ｍ）と、第１〜第Ｍ番目の抵抗４２
（１）〜４２（Ｍ）を備えて構成される。
【００１９】第１〜第Ｍ番目のＮＰＮトランジスタ４０
（１）〜４０（Ｍ）のドレインは波形出力端子５２に接
続され、ゲートは波形入力端子５１に接続されている。
また、第１〜第Ｍ番目のＮＰＮトランジスタ４０（１）
〜４０（Ｍ）のソースは、それぞれ第１〜第Ｍ番目の制
御用ＮＰＮトランジスタ４１（１）〜４１（Ｍ）のドレ
インに接続されている。
（１）〜４０（Ｍ）のドレインは波形出力端子５２に接
続され、ゲートは波形入力端子５１に接続されている。
また、第１〜第Ｍ番目のＮＰＮトランジスタ４０（１）
〜４０（Ｍ）のソースは、それぞれ第１〜第Ｍ番目の制
御用ＮＰＮトランジスタ４１（１）〜４１（Ｍ）のドレ
インに接続されている。
【００２０】第Ｍ＋１〜第Ｎ番目のＮＰＮトランジスタ
４０（Ｍ＋１）〜４０（Ｎ）のドレインは、波形出力端
子５２に接続され、ゲートは波形入力端子５１に接続さ
れている。また、第Ｍ＋１〜第Ｎ番目のＮＰＮトランジ
スタ４０（Ｍ＋１）〜４０（Ｎ）のソースは、グランド
６０に接続されている。
４０（Ｍ＋１）〜４０（Ｎ）のドレインは、波形出力端
子５２に接続され、ゲートは波形入力端子５１に接続さ
れている。また、第Ｍ＋１〜第Ｎ番目のＮＰＮトランジ
スタ４０（Ｍ＋１）〜４０（Ｎ）のソースは、グランド
６０に接続されている。
【００２１】第１〜第Ｍ番目のＮＰＮトランジスタ４１
（１）〜４１（Ｍ）のゲートは、第１〜第Ｍ番目の制御
信号Ｓ２（１）〜Ｓ２（Ｍ）に接続され、ソースは、そ
れぞれ第１〜第Ｍ番目の抵抗４２（１）〜４２（Ｍ）の
一方の端子に接続されている。第１〜第Ｍ番目の抵抗４
２（１）〜４２（Ｍ）の他方の端子は、グランド６０に
接続されている。第１〜第Ｍ番目の制御用ＮＰＮトラン
ジスタ４１（１）〜４１（Ｍ）は、それぞれ第１〜第Ｍ
番目の制御信号Ｓ１（１）〜Ｓ１（Ｍ）によってＯＮま
たはＯＦＦ状態に設定される。
（１）〜４１（Ｍ）のゲートは、第１〜第Ｍ番目の制御
信号Ｓ２（１）〜Ｓ２（Ｍ）に接続され、ソースは、そ
れぞれ第１〜第Ｍ番目の抵抗４２（１）〜４２（Ｍ）の
一方の端子に接続されている。第１〜第Ｍ番目の抵抗４
２（１）〜４２（Ｍ）の他方の端子は、グランド６０に
接続されている。第１〜第Ｍ番目の制御用ＮＰＮトラン
ジスタ４１（１）〜４１（Ｍ）は、それぞれ第１〜第Ｍ
番目の制御信号Ｓ１（１）〜Ｓ１（Ｍ）によってＯＮま
たはＯＦＦ状態に設定される。
【００２２】第１〜第Ｍ番目のＮＰＮトランジスタ４０
（１）〜４０（Ｍ）のＯＮ状態におけるドレインのＤＣ
特性は、それぞれ第１〜第Ｍ番目の制御信号Ｓ２（１）
〜Ｓ２（Ｍ）によって第１〜第Ｍ番目の制御用ＮＰＮト
ランジスタ４１（１）〜４１（Ｍ）がＯＮ状態の時は、
第１〜第Ｍ番目の抵抗４２（１）〜４２（Ｍ）と第１〜
第Ｍ番目の制御用ＮＰＮトランジスタ４１（１）〜４１
（Ｍ）及び第１〜第Ｍ番目のＮＰＮトランジスタ４０
（１）〜４０（Ｍ）の特性を組み合わせたＬＯＷ出力特
性が得られる。また、第１〜第Ｍ番目の制御信号Ｓ２
（１）〜Ｓ２（Ｍ）によって第１〜第Ｍ番目の制御用Ｎ
ＰＮトランジスタ４１（１）〜４１（Ｍ）がＯＦＦ状態
の時、上記ドレインのＤＣ特性は、ＨＩＧＨ出力特性が
得られる。
（１）〜４０（Ｍ）のＯＮ状態におけるドレインのＤＣ
特性は、それぞれ第１〜第Ｍ番目の制御信号Ｓ２（１）
〜Ｓ２（Ｍ）によって第１〜第Ｍ番目の制御用ＮＰＮト
ランジスタ４１（１）〜４１（Ｍ）がＯＮ状態の時は、
第１〜第Ｍ番目の抵抗４２（１）〜４２（Ｍ）と第１〜
第Ｍ番目の制御用ＮＰＮトランジスタ４１（１）〜４１
（Ｍ）及び第１〜第Ｍ番目のＮＰＮトランジスタ４０
（１）〜４０（Ｍ）の特性を組み合わせたＬＯＷ出力特
性が得られる。また、第１〜第Ｍ番目の制御信号Ｓ２
（１）〜Ｓ２（Ｍ）によって第１〜第Ｍ番目の制御用Ｎ
ＰＮトランジスタ４１（１）〜４１（Ｍ）がＯＦＦ状態
の時、上記ドレインのＤＣ特性は、ＨＩＧＨ出力特性が
得られる。
【００２３】第１〜第Ｍ番目のＮＰＮトランジスタ４０
（１）〜４０（Ｍ）のＯＦＦ状態におけるドレインのＤ
Ｃ特性は、第１〜第Ｍ番目の制御信号Ｓ２（１）〜Ｓ２
（Ｍ）にかかわらず、ＨＩＧＨ出力特性が得られる。第
Ｍ＋１〜第Ｎ番目のＮＰＮトランジスタ４０（Ｍ＋１）
〜４０（Ｎ）がＯＮ状態の場合、第Ｍ＋１〜第Ｎ番目の
ＮＰＮトランジスタ４０（１）〜４０（Ｍ）のドレイン
のＤＣ特性は、固定されている。
（１）〜４０（Ｍ）のＯＦＦ状態におけるドレインのＤ
Ｃ特性は、第１〜第Ｍ番目の制御信号Ｓ２（１）〜Ｓ２
（Ｍ）にかかわらず、ＨＩＧＨ出力特性が得られる。第
Ｍ＋１〜第Ｎ番目のＮＰＮトランジスタ４０（Ｍ＋１）
〜４０（Ｎ）がＯＮ状態の場合、第Ｍ＋１〜第Ｎ番目の
ＮＰＮトランジスタ４０（１）〜４０（Ｍ）のドレイン
のＤＣ特性は、固定されている。
【００２４】この時、波形出力端子５２における出力Ｈ
ＩＧＨレベルは、第１〜第Ｎ番目のＮＰＮトランジスタ
４０（１）〜４０（Ｎ）がＯＦＦ状態の時に実現される
が、この時のＤＣ特性は固定されている。
ＩＧＨレベルは、第１〜第Ｎ番目のＮＰＮトランジスタ
４０（１）〜４０（Ｎ）がＯＦＦ状態の時に実現される
が、この時のＤＣ特性は固定されている。
【００２５】また、波形出力端子５２における出力ＬＯ
Ｗレベルは、第１〜第Ｎ番目のＮＰＮトランジスタ４０
（１）〜４０（Ｎ）がＯＮ状態の時に実現されるが、こ
の状態では、第１〜第Ｍ番目の制御用ＮＰＮトランジス
タ４１（１）〜４１（Ｍ）が全てＯＦＦの場合、第１〜
第Ｍ番目の制御用ＮＰＮトランジスタ４１（１）〜４１
（Ｍ）のうち１個〜Ｍ個がＯＮの場合によって、Ｍ＋１
通りのＤＣ特性が得られることになる。
Ｗレベルは、第１〜第Ｎ番目のＮＰＮトランジスタ４０
（１）〜４０（Ｎ）がＯＮ状態の時に実現されるが、こ
の状態では、第１〜第Ｍ番目の制御用ＮＰＮトランジス
タ４１（１）〜４１（Ｍ）が全てＯＦＦの場合、第１〜
第Ｍ番目の制御用ＮＰＮトランジスタ４１（１）〜４１
（Ｍ）のうち１個〜Ｍ個がＯＮの場合によって、Ｍ＋１
通りのＤＣ特性が得られることになる。
【００２６】このように波形出力端子５２における出力
ＬＯＷレベル時のＤＣ特性が変化すると、そのＤＣ特性
の変化に応じて波形出力端子５２におけるスルーレー
ト、すなわち波形の立ち上がり遷移時間と立ち下がり遷
移時間が変化する。従って、第１の実施例と同様に、出
力ＬＯＷレベル時に、第１〜第Ｍ番目の制御用ＮＰＮト
ランジスタ４１（１）〜４１（Ｍ）のＯＮの数を”０”
〜”Ｍ”の間で適当に調整することによって、Ｍ＋１種
類の立ち上がり遷移時間と立ち下がり遷移時間を設定す
ることができる。従って、本実施例のバスドライバ回路
によれば、高速で効率的な伝送を行なうための最適な立
ち上がり遷移時間と立ち下がり遷移時間を選択すること
ができる。
ＬＯＷレベル時のＤＣ特性が変化すると、そのＤＣ特性
の変化に応じて波形出力端子５２におけるスルーレー
ト、すなわち波形の立ち上がり遷移時間と立ち下がり遷
移時間が変化する。従って、第１の実施例と同様に、出
力ＬＯＷレベル時に、第１〜第Ｍ番目の制御用ＮＰＮト
ランジスタ４１（１）〜４１（Ｍ）のＯＮの数を”０”
〜”Ｍ”の間で適当に調整することによって、Ｍ＋１種
類の立ち上がり遷移時間と立ち下がり遷移時間を設定す
ることができる。従って、本実施例のバスドライバ回路
によれば、高速で効率的な伝送を行なうための最適な立
ち上がり遷移時間と立ち下がり遷移時間を選択すること
ができる。
【００２７】なお、図２において、第Ｍ＋１〜第Ｎ番目
のＮＰＮトランジスタ４０（Ｍ＋１）〜４０（Ｎ）につ
いては、必ずしも複数設ける必要はなく、Ｍ＋１番目＝
Ｎ番目として１つだけ設けるようにしてもよい。また、
第１〜第Ｍ番目の抵抗４２（１）〜４２（Ｍ）について
は、省略することも可能である。以上好ましい実施例を
あげて本発明を説明したが、本発明は必ずしも上記実施
例に限定されるものではない。
のＮＰＮトランジスタ４０（Ｍ＋１）〜４０（Ｎ）につ
いては、必ずしも複数設ける必要はなく、Ｍ＋１番目＝
Ｎ番目として１つだけ設けるようにしてもよい。また、
第１〜第Ｍ番目の抵抗４２（１）〜４２（Ｍ）について
は、省略することも可能である。以上好ましい実施例を
あげて本発明を説明したが、本発明は必ずしも上記実施
例に限定されるものではない。
【００２８】
【発明の効果】以上説明したように本発明のバスドライ
バ回路によれば、第１〜第Ｍ番目の制御用トランジスタ
のＯＮの数を適当に調整することによって、Ｍ＋１種類
の立ち上がり遷移時間と立ち下がり遷移時間を設定する
ことができので、伝送するデータ波形の種類や性質、伝
送速度及び他の実装されているボード類の実装状態に応
じて、より高速で効率的な伝送を可能とする最適なスル
ーレートを選択することができる。これにより、高速伝
送が可能なバスドライバが実現される。
バ回路によれば、第１〜第Ｍ番目の制御用トランジスタ
のＯＮの数を適当に調整することによって、Ｍ＋１種類
の立ち上がり遷移時間と立ち下がり遷移時間を設定する
ことができので、伝送するデータ波形の種類や性質、伝
送速度及び他の実装されているボード類の実装状態に応
じて、より高速で効率的な伝送を可能とする最適なスル
ーレートを選択することができる。これにより、高速伝
送が可能なバスドライバが実現される。
【図１】 本発明の第１の実施例によるバスドライバ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図２】 本発明の第２の実施例によるバスドライバ回
路の構成を示す回路図である。
路の構成を示す回路図である。
１０（１）〜１０（Ｎ） ＭＯＳトランジスタ １１（１）〜１１（Ｍ） 制御用ＭＯＳトランジスタ １２（１）〜１２（Ｍ） 抵抗 ２１，５１ 波形入力端子 ２２，５２ 波形出力端子 ３０，６０ グランド ４０（１）〜４０（Ｎ） ＮＰＮトランジスタ ４１（１）〜４１（Ｍ） 制御用ＮＰＮトランジスタ ４２（１）〜４２（Ｍ） 抵抗 Ｓ１（１）〜Ｓ１（Ｍ） 制御信号 Ｓ２（１）〜Ｓ２（Ｍ） 制御信号
Claims (4)
- 【請求項１】 波形入力端子と波形出力端子間に直列に
接続された第１〜第ＮのＭＯＳトランジスタと、第１〜
第Ｍの制御用ＭＯＳトランジスタを備え、 前記第１〜第ＮのＭＯＳトランジスタのドレインを前記
波形出力端子に接続し、ゲートを前記波形入力端子と接
続し、 前記第１〜第Ｍ（Ｍ＜Ｎ）のＭＯＳトランジスタのソー
スを前記第１〜第Ｍの制御ＭＯＳトランジスタのドレイ
ンと接続し、 前記第Ｍ＋１〜Ｎ（Ｍ＋１≦Ｎ）のＭＯＳトランジスタ
のゲートをグランドに接続し、 前記第１〜第Ｍの制御用ＭＯＳトランジスタのゲート
を、第１〜第Ｍの制御用ＭＯＳトランジスタのＯＮ・Ｏ
ＦＦを行なう第１〜第Ｍの制御信号に接続し、 前記第１〜第Ｍの制御用ＭＯＳトランジスタのソースを
前記グランドに接続したことを特徴とするバスドライバ
回路。 - 【請求項２】 前記第１〜第Ｍの制御用ＭＯＳトランジ
スタのソースと前記グランド間に、第１〜第Ｍの抵抗を
接続したことを特徴とする請求項１に記載のバスドライ
バ回路。 - 【請求項３】 波形入力端子と波形出力端子間に直列に
接続された第１〜第ＮのＮＰＮトランジスタと、第１〜
第Ｍの制御用ＮＰＮトランジスタを備え、 前記第１〜第ＮのＮＰＮトランジスタのコレクタを前記
波形出力端子に接続し、ベースを前記波形入力端子と接
続し、 前記第１〜第Ｍ（Ｍ＜Ｎ）のＮＰＮトランジスタのエミ
ッタを前記第１〜第Ｍの制御ＮＰＮトランジスタのコレ
クタと接続し、 前記第Ｍ＋１〜Ｎ（Ｍ＋１≦Ｎ）のＮＰＮトランジスタ
のエミッタをグランドに接続し、 前記第１〜第Ｍの制御用ＮＰＮトランジスタのベース
を、第１〜第Ｍの制御用ＮＰＮトランジスタのＯＮ・Ｏ
ＦＦを行なう第１〜第Ｍの制御信号に接続し、 前記前記第１〜第Ｍの制御用ＮＰＮトランジスタのエミ
ッタを前記グランドに接続したことを特徴とするバスド
ライバ回路。 - 【請求項４】 前記第１〜第Ｍの制御用ＮＰＮトランジ
スタのエミッタと前記グランド間に、第１〜第Ｍの抵抗
を接続したことを特徴とする請求項３に記載のバスドラ
イバ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5281904A JPH07115439A (ja) | 1993-10-16 | 1993-10-16 | バスドライバ回路 |
| US08/323,776 US5589789A (en) | 1993-10-16 | 1994-10-17 | Bus driver circuit for high-speed data transmission |
| US08/713,840 US6040724A (en) | 1993-10-16 | 1996-09-13 | Bus driver circuit having adjustable rise and fall times |
| US09/503,733 US6356133B2 (en) | 1993-10-16 | 2000-02-15 | Bus driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5281904A JPH07115439A (ja) | 1993-10-16 | 1993-10-16 | バスドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07115439A true JPH07115439A (ja) | 1995-05-02 |
Family
ID=17645586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5281904A Pending JPH07115439A (ja) | 1993-10-16 | 1993-10-16 | バスドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07115439A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639220A (ja) * | 1986-06-30 | 1988-01-14 | Nec Corp | バツフア回路 |
| JPS63204757A (ja) * | 1987-02-20 | 1988-08-24 | Nec Corp | Ｃｍｏｓ型ｉｃの出力バツフア回路 |
| JPH0451712A (ja) * | 1990-06-20 | 1992-02-20 | Sharp Corp | 半導体装置 |
| JPH04126123A (ja) * | 1990-09-14 | 1992-04-27 | Fujikura Ltd | 内視鏡カテーテル |
-
1993
- 1993-10-16 JP JP5281904A patent/JPH07115439A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639220A (ja) * | 1986-06-30 | 1988-01-14 | Nec Corp | バツフア回路 |
| JPS63204757A (ja) * | 1987-02-20 | 1988-08-24 | Nec Corp | Ｃｍｏｓ型ｉｃの出力バツフア回路 |
| JPH0451712A (ja) * | 1990-06-20 | 1992-02-20 | Sharp Corp | 半導体装置 |
| JPH04126123A (ja) * | 1990-09-14 | 1992-04-27 | Fujikura Ltd | 内視鏡カテーテル |
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