JPH0779234B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0779234B2 JPH0779234B2 JP57115430A JP11543082A JPH0779234B2 JP H0779234 B2 JPH0779234 B2 JP H0779234B2 JP 57115430 A JP57115430 A JP 57115430A JP 11543082 A JP11543082 A JP 11543082A JP H0779234 B2 JPH0779234 B2 JP H0779234B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor
- semiconductor integrated
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 この発明は、半導体集積回路装置に関する。
TTL（トランジスタ・トランジスタ・ロジック）は、高
速動作を行なわせることが出来る反面、消費電力が大き
く、ゲートアレイの集積度が低いという欠点がある。
速動作を行なわせることが出来る反面、消費電力が大き
く、ゲートアレイの集積度が低いという欠点がある。
一方、MOSFET（絶縁ゲート型電界効果トランジスタ）で
構成されるCMOS（相補型MOS）等は、比較的低速である
反面、低消費電力で、ゲートアレイの集積度が高いとい
う長所をもっている。ゲートアレイに関しては、例えば
1982アイイーイーイーインターナショナルソリッドステ
ートサーキッツコンフェレンスダイジェストオブテクニ
カルペーパーズ（1982IEEE International Solid−Sta
te Circuits Conference DIGEST OF TECHNICAL PAPE
RS）第174頁〜第175頁に、またTTLに関しては、昭和52
年11月30日オーム社書店発行、半導体ハンドブック第47
9頁ないし480頁にそれぞれ記載されている。
構成されるCMOS（相補型MOS）等は、比較的低速である
反面、低消費電力で、ゲートアレイの集積度が高いとい
う長所をもっている。ゲートアレイに関しては、例えば
1982アイイーイーイーインターナショナルソリッドステ
ートサーキッツコンフェレンスダイジェストオブテクニ
カルペーパーズ（1982IEEE International Solid−Sta
te Circuits Conference DIGEST OF TECHNICAL PAPE
RS）第174頁〜第175頁に、またTTLに関しては、昭和52
年11月30日オーム社書店発行、半導体ハンドブック第47
9頁ないし480頁にそれぞれ記載されている。
そこで、本願発明者は、内部論理ブロックをCMOS回路等
で構成し、出力回路をTTL回路で構成することにより、
比較的高速で、低消費電力と高集積度の半導体集積回路
装置を得ることを考えた。しかし、TTL回路の入力部で
の電流が駆動電流の比較的小さなCMOS回路から見た場合
大きいので、ここでのインターフェイスにおいて動作ス
ピードが大幅に遅くなってしまう。
で構成し、出力回路をTTL回路で構成することにより、
比較的高速で、低消費電力と高集積度の半導体集積回路
装置を得ることを考えた。しかし、TTL回路の入力部で
の電流が駆動電流の比較的小さなCMOS回路から見た場合
大きいので、ここでのインターフェイスにおいて動作ス
ピードが大幅に遅くなってしまう。
また、CMOS回路等のファン−アウト（Fan−Out）数が多
くとれないため、CMOS回路等とTTL出力バッファとの間
に比較的大きなチップサイズのCMOSバッファが多数必要
となって集積度を低下させてしまうという欠点が生じ
る。
くとれないため、CMOS回路等とTTL出力バッファとの間
に比較的大きなチップサイズのCMOSバッファが多数必要
となって集積度を低下させてしまうという欠点が生じ
る。
この発明の目的は、比較的高速で、低消費電力及び高集
積化を図った半導体集積回路装置を提供することにあ
る。
積化を図った半導体集積回路装置を提供することにあ
る。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施例とともに詳細に説明する。
第１図には、この発明の一実施例のブロック図が示され
ている。
ている。
同図において、TTL入力バッファ及びTTL出力バッファ
は、TTL出力バッファにおける入力素子を除いてバイポ
ーラトランジスタで構成され、内部論理ブロックと、TT
L出力バッファにおける入力素子は、MOSFETで構成され
ている。また入力バッファ部は、TTLレベルの入力イン
タフェース特性をもつものであればよく、MOSFETで構成
しても良い。これらの各回路素子は、それぞれ公知の半
導体製造方法によって、１個の半導体基板上において形
成される。特に制限されないが、内部論理ブロックは、
その低消費電力化のためにCMOS回路で構成されている。
は、TTL出力バッファにおける入力素子を除いてバイポ
ーラトランジスタで構成され、内部論理ブロックと、TT
L出力バッファにおける入力素子は、MOSFETで構成され
ている。また入力バッファ部は、TTLレベルの入力イン
タフェース特性をもつものであればよく、MOSFETで構成
しても良い。これらの各回路素子は、それぞれ公知の半
導体製造方法によって、１個の半導体基板上において形
成される。特に制限されないが、内部論理ブロックは、
その低消費電力化のためにCMOS回路で構成されている。
また、この実施例の半導体集積回路装置ICは、特に制限
されないが、その回路機能がマスタースライス方式によ
り決定される。すなわち、トランジスタ，ダイオード，
抵抗,MOSFETなどの各回路素子を適当に配置した基本パ
ターンを作っておいて、この基本パターン間を必要に応
じて相互接続する配線マスクだけを変えることで各種の
回路機能を持つ半導体集積回路装置を得るものである。
これにより、多品種の半導体集積回路装置の量産性を向
上させるものである。
されないが、その回路機能がマスタースライス方式によ
り決定される。すなわち、トランジスタ，ダイオード，
抵抗,MOSFETなどの各回路素子を適当に配置した基本パ
ターンを作っておいて、この基本パターン間を必要に応
じて相互接続する配線マスクだけを変えることで各種の
回路機能を持つ半導体集積回路装置を得るものである。
これにより、多品種の半導体集積回路装置の量産性を向
上させるものである。
外部端子IN1ないしINnには、TTLレベルの入力信号が印
加される。入力バッファはこれらを受けて、CMOS回路の
信号レベルに変換するものである。
加される。入力バッファはこれらを受けて、CMOS回路の
信号レベルに変換するものである。
CMOSゲートアレイは、上記入力バッファからの信号を受
けて、その回路機能に従った情報処理を行ない、出力す
べき情報信号を形成する。
けて、その回路機能に従った情報処理を行ない、出力す
べき情報信号を形成する。
出力バッファ回路は上記出力すべき情報信号を受け、そ
のまま、又は所定の論理処理を行ない外部端子OUT1ない
しOUTmを介して外部負荷を駆動する。この出力バッファ
は、TTLレベルの大きな駆動能力を持たせることによ
り、CMOS出力バッファを用いる場合に比べて、高速化を
図っている。
のまま、又は所定の論理処理を行ない外部端子OUT1ない
しOUTmを介して外部負荷を駆動する。この出力バッファ
は、TTLレベルの大きな駆動能力を持たせることによ
り、CMOS出力バッファを用いる場合に比べて、高速化を
図っている。
この場合において、単にCMOSゲートと、TTL出力回路と
を組合せただけでは、前述のような問題が生じる。
を組合せただけでは、前述のような問題が生じる。
そこで、上記TTL出力バッファは次のような回路構成と
されている。
されている。
第２図には、TTL出力バッファの一実施例の回路図が示
されている。
されている。
この実施例のTTL出力バッファは、その入力素子としてM
OSFETが用いられている。
OSFETが用いられている。
すなわち、CMOSゲートアレイで形成された出力すべき情
報信号は、MOSFETM1ないしM3のゲートに印加される。こ
のMOSFETM1ないしM3のソースは、特に制限されないが接
地され、そのドレインには共通に負荷抵抗R1が設けられ
ている。
報信号は、MOSFETM1ないしM3のゲートに印加される。こ
のMOSFETM1ないしM3のソースは、特に制限されないが接
地され、そのドレインには共通に負荷抵抗R1が設けられ
ている。
上記MOSFETM1ないしM3のドレイン出力は、フェイズスプ
リッタトランジスタQ1のベースに印加される。このトラ
ンジスタQ1のエミッタ及びコレクタ出力は、トランジス
タQ3ないしQ5から成るトーテムポール型出力回路に伝え
られる。このトーテムポール型出力回路において、トラ
ンジスタQ3のベース，エミッタ間に設けられたトランジ
スタQ2及び抵抗R5,R6はアクティブプルダウン回路であ
り、出力トランジスタQ3のオフへの切り換わり時のベー
ス電荷を強制的に引き抜くため、及び入出力特性の改善
を行なうためのものである。
リッタトランジスタQ1のベースに印加される。このトラ
ンジスタQ1のエミッタ及びコレクタ出力は、トランジス
タQ3ないしQ5から成るトーテムポール型出力回路に伝え
られる。このトーテムポール型出力回路において、トラ
ンジスタQ3のベース，エミッタ間に設けられたトランジ
スタQ2及び抵抗R5,R6はアクティブプルダウン回路であ
り、出力トランジスタQ3のオフへの切り換わり時のベー
ス電荷を強制的に引き抜くため、及び入出力特性の改善
を行なうためのものである。
また、出力トランジスタQ5のベース，エミッタ間にはバ
イアス抵抗R4が設けられている。
イアス抵抗R4が設けられている。
そして、この出力トランジスタQ5のベースと、上記トラ
ンジスタQ1のコレクタとの間には出力トランジスタQ5の
オフへの切り換わり時のベース電荷を引き抜くためのシ
ョットキーダイオードD1が設けられている。なお、上記
MOSFETM1ないしM3による入力部を除いて、他の回路は公
知のTTL出力バッファと同様である。
ンジスタQ1のコレクタとの間には出力トランジスタQ5の
オフへの切り換わり時のベース電荷を引き抜くためのシ
ョットキーダイオードD1が設けられている。なお、上記
MOSFETM1ないしM3による入力部を除いて、他の回路は公
知のTTL出力バッファと同様である。
第３図には、この発明の他の一実施例のTTL出力バッフ
ァの回路図が示されている。
ァの回路図が示されている。
この実施例では、上記第２のTTL出力バッファに、出力
エネーブル機能、言い換えると、出力ハイインピーダン
スを含む３状態出力機能を持たせるため、次の回路素子
が付加されるものである。
エネーブル機能、言い換えると、出力ハイインピーダン
スを含む３状態出力機能を持たせるため、次の回路素子
が付加されるものである。
エネーブル信号▲▼は、MOSFETM4のゲートに印加さ
れる。このMOSFETM4のソースは、特に制限されないが、
接地され、そのドレインには負荷抵抗R7が設けられる。
れる。このMOSFETM4のソースは、特に制限されないが、
接地され、そのドレインには負荷抵抗R7が設けられる。
このMOSFETM4のドレイン出力は、トランジスタQ6のベー
スに印加される。このトランジスタQ6のコレクタには、
抵抗R8が設けられる。そして、そのエミッタ出力がトラ
ンジスタQ8のベースに印加される。このトランジスタQ8
のベース，エミッタ間には、トランジスタQ7と抵抗R9,R
10から成る前記同様のアクティブプルダウン回路が設け
られる。また、トランジスタQ8,ダイオードD2,D3,D4で
構成される出力回路は、前記TTL出力バッファと同様な
回路であってもよい。
スに印加される。このトランジスタQ6のコレクタには、
抵抗R8が設けられる。そして、そのエミッタ出力がトラ
ンジスタQ8のベースに印加される。このトランジスタQ8
のベース，エミッタ間には、トランジスタQ7と抵抗R9,R
10から成る前記同様のアクティブプルダウン回路が設け
られる。また、トランジスタQ8,ダイオードD2,D3,D4で
構成される出力回路は、前記TTL出力バッファと同様な
回路であってもよい。
このトランジスタQ8のコレクタ出力はショットキーダイ
オードD3,D4を介して、上記フェーズスプリットトラン
ジスタQ1のコレクタ，ベースにそれぞれ伝えられる。ま
た、上記トランジスタQ6,Q8のコレクタ間には、クラン
プ用ショットキーダイオードD2が設けられている。
オードD3,D4を介して、上記フェーズスプリットトラン
ジスタQ1のコレクタ，ベースにそれぞれ伝えられる。ま
た、上記トランジスタQ6,Q8のコレクタ間には、クラン
プ用ショットキーダイオードD2が設けられている。
今、エネーブル信号▲▼が、ハイレベルならばMOSF
ETM4がオンして、トランジスタQ6をオフさせる。このト
ランジスタQ6のオフによりトランジスタQ8がオフするの
で、TTL出力バッファは、その入力端子T1ないしT3の入
力信号に従って、その出力端子OUTにTTLレベルのハイレ
ベル又はロウレベルの２状態出力信号を形成する。
ETM4がオンして、トランジスタQ6をオフさせる。このト
ランジスタQ6のオフによりトランジスタQ8がオフするの
で、TTL出力バッファは、その入力端子T1ないしT3の入
力信号に従って、その出力端子OUTにTTLレベルのハイレ
ベル又はロウレベルの２状態出力信号を形成する。
一方、エネーブル信号▲▼が、ロウレベルならMOSF
ETM4がオフして、トランジスタQ6をオンさせる。このト
ランジスタQ6のオンによりトランジスタQ8がオンするの
で、フェーズスプリットトランジスタQ1と、ハイレベル
側出力トランジスタQ4のベース電位を強制的にロウレベ
ルとする。したがって、TTL出力バッファは、その入力
端子T1ないしT3の入力信号に無関係に、出力トランジス
タQ3,Q5が共にオフして、出力端子OUTをハイインピーダ
ンス状態にするものである。
ETM4がオフして、トランジスタQ6をオンさせる。このト
ランジスタQ6のオンによりトランジスタQ8がオンするの
で、フェーズスプリットトランジスタQ1と、ハイレベル
側出力トランジスタQ4のベース電位を強制的にロウレベ
ルとする。したがって、TTL出力バッファは、その入力
端子T1ないしT3の入力信号に無関係に、出力トランジス
タQ3,Q5が共にオフして、出力端子OUTをハイインピーダ
ンス状態にするものである。
以上説明したこの実施例によれば、TTL出力バッファの
入力素子としてMOSFETM1ないしM4を用いているので、CM
OS回路側から見た場合、その入力インピーダンスが高
く、小さな駆動能力のCMOSゲートで直接駆動することが
できるので、ここでの信号遅延時間が小さくなる。
入力素子としてMOSFETM1ないしM4を用いているので、CM
OS回路側から見た場合、その入力インピーダンスが高
く、小さな駆動能力のCMOSゲートで直接駆動することが
できるので、ここでの信号遅延時間が小さくなる。
すなわち、本発明によらないで、前述のようにCMOS回路
側にCMOS出力バッファを設け、かかるCMOSバッファによ
ってTTL出力バッファを駆動する場合は、TTL出力バッフ
ァが比較的大きい入力電流を必要とする点及び１つのCM
OSバッファによって複数のTTL出力バッファを駆動する
事が応々にして生ずることからCMOSバッファを前述のよ
うにファンアウトの大きいものにしなければならないこ
ととなり、CMOSバッファを構成するMOSFETを大きくせざ
るを得なくなってくることとなる。CMOSバッファは、そ
れに応じてCMOS内部論理回路に対し大きい容量性負荷を
構成することとなり、それ自体の動作遅延と相まって全
体の動作スピードを大きく低下させることとなる。
側にCMOS出力バッファを設け、かかるCMOSバッファによ
ってTTL出力バッファを駆動する場合は、TTL出力バッフ
ァが比較的大きい入力電流を必要とする点及び１つのCM
OSバッファによって複数のTTL出力バッファを駆動する
事が応々にして生ずることからCMOSバッファを前述のよ
うにファンアウトの大きいものにしなければならないこ
ととなり、CMOSバッファを構成するMOSFETを大きくせざ
るを得なくなってくることとなる。CMOSバッファは、そ
れに応じてCMOS内部論理回路に対し大きい容量性負荷を
構成することとなり、それ自体の動作遅延と相まって全
体の動作スピードを大きく低下させることとなる。
実施例のように、出力バッファの入力素子をMOSFETから
構成する場合、かかる入力用のMOSFETは、それに対応す
る出力トランジスタのみの駆動のために設けられるの
で、小さい駆動能力を持つだけで良いこととなり、小さ
いサイズで構成できる。これに応じて、入力用MOSFET
は、内部論理回路に対し比較的軽い負荷を構成すること
となる。
構成する場合、かかる入力用のMOSFETは、それに対応す
る出力トランジスタのみの駆動のために設けられるの
で、小さい駆動能力を持つだけで良いこととなり、小さ
いサイズで構成できる。これに応じて、入力用MOSFET
は、内部論理回路に対し比較的軽い負荷を構成すること
となる。
したがって、実施例によれば、CMOSバッファを用いる場
合に比べ、TTL出力回路の電流駆動能力の大きい分だ
け、動作スピードの高速化を図ることができる。
合に比べ、TTL出力回路の電流駆動能力の大きい分だ
け、動作スピードの高速化を図ることができる。
また、上記TTL出力バッファの入力素子がMOSFETで構成
されているため、CMOSゲートのファン−アウト数が多く
取れることになる。
されているため、CMOSゲートのファン−アウト数が多く
取れることになる。
したがって、従来のTTL出力バッファのようにダイオー
ド又はトランジスタを入力素子として用いる場合に必要
なバッファ回路が不要となり、ゲートアレイ側の高集積
化及び低消費電力化を図ることもできる。
ド又はトランジスタを入力素子として用いる場合に必要
なバッファ回路が不要となり、ゲートアレイ側の高集積
化及び低消費電力化を図ることもできる。
また、入力素子として、前記実施例のように並列形態の
MOSFETM1ないしM3を用意しておけば、出力バッファ回路
での論理処理をも行なわせることができる。
MOSFETM1ないしM3を用意しておけば、出力バッファ回路
での論理処理をも行なわせることができる。
この発明は、前記実施例に限定されない。
上記TTL出力バッファは例えば、第４図に示すように、
フェーズスプリットトランジスタQ1に、並列に同様なト
ランジスタQ1′を設けて、ここでも、論理処理を行なわ
せるようにするものであってもよい。この場合には、そ
れぞれのトランジスタQ1,Q1′に対して、例えば上記MOS
FETM1ないしM3,M1′ないしM3′と抵抗R1,R1′で構成さ
れた入力回路が設けられる。
フェーズスプリットトランジスタQ1に、並列に同様なト
ランジスタQ1′を設けて、ここでも、論理処理を行なわ
せるようにするものであってもよい。この場合には、そ
れぞれのトランジスタQ1,Q1′に対して、例えば上記MOS
FETM1ないしM3,M1′ないしM3′と抵抗R1,R1′で構成さ
れた入力回路が設けられる。
また、上記入力素子としてのMOSFETM1ないしM3及びM1′
ないしM3′のソースを共通として、レベルシフトダイオ
ードD5を設けるものとしてもよい。
ないしM3′のソースを共通として、レベルシフトダイオ
ードD5を設けるものとしてもよい。
この場合には、上記MOSFETM1ないしM3′のしきい値電圧
Vthを約1.6ボルトとして、ダイオードD5の順方向電圧VF
を約0.7ボルトとすると、入力部のロジックスレッショ
ルド電圧VLTが約2.3ボルトとなって、CMOSゲートのロジ
ックスレッショルドと略一致させることができるものと
なる。
Vthを約1.6ボルトとして、ダイオードD5の順方向電圧VF
を約0.7ボルトとすると、入力部のロジックスレッショ
ルド電圧VLTが約2.3ボルトとなって、CMOSゲートのロジ
ックスレッショルドと略一致させることができるものと
なる。
さらに、フェーズスプリットトランジスタQ1のベースで
の信号振幅を小さくすることができる。
の信号振幅を小さくすることができる。
すなわち、そのハイレベルは、トランジスタQ1,Q3のベ
ース，エミッタ間電圧で規定され、2VBEである。一方、
そのロウレベルは、上記レベルシフトダイオードD5を設
けたことにより、VF＋VON（MOSFETM1ないしM3等のドレ
イン，ソース間電圧）となり、上記ダイオードD5による
レベルシフト分VFだけ持ち上げられる。
ース，エミッタ間電圧で規定され、2VBEである。一方、
そのロウレベルは、上記レベルシフトダイオードD5を設
けたことにより、VF＋VON（MOSFETM1ないしM3等のドレ
イン，ソース間電圧）となり、上記ダイオードD5による
レベルシフト分VFだけ持ち上げられる。
したがって、その信号振幅が小さくなってCMOSゲートか
らTTL出力バッファを通した信号伝達速度の高速化を図
ることができる。また、上記振号振幅を小さくした分だ
け、フェーズスプリットトランジスタQ1へのベース電流
を小さくできるので、抵抗R1の抵抗値を大きくすること
によって、TTL出力バッファでの低消費電力化を図るこ
とができる。
らTTL出力バッファを通した信号伝達速度の高速化を図
ることができる。また、上記振号振幅を小さくした分だ
け、フェーズスプリットトランジスタQ1へのベース電流
を小さくできるので、抵抗R1の抵抗値を大きくすること
によって、TTL出力バッファでの低消費電力化を図るこ
とができる。
上記レベルシフトダイオードD5は上記共通に設けるもの
の他、それぞれのMOSFETM1ないしM3′のソース側に設け
るものとしてもよい。
の他、それぞれのMOSFETM1ないしM3′のソース側に設け
るものとしてもよい。
また、第５図に示すように、入力素子としてのMOSFETM1
ないしM3のドレイン側に共通にレベルシフトダイオード
D5′を設けるものであってもよい。この場合にこのダイ
オードD5′によってレベルシフトされた信号を受けるフ
ェーズスプリットトランジスタ（図示せず）の入力信号
振幅のみが小さくなって、上記入力部でのロジックスレ
ッショルド電圧は、MOSFETM1ないしM3のしきい値電圧V
thによってほぼ決定される。上記レベルシフトダイオー
ドD5′は、それぞれのMOSFETM1ないしM3のドレインに設
けるものとしてもよい。ただ、多入力構成とした場合に
は、素子数削減のために第４図又は第５図の実施例のよ
うに共通化してレベルシフト手段を設けることが有役で
ある。上記レベルシフトダイオードは、ダイオード形態
のトランジスタ,MOSFET,ショットキーダイオードを用い
るものであってもよい。また、出力インピーダンス状態
を作る回路（第３図）においても、その入力MOSFETM4の
ソースまたはドレイン側にレベルシフト手段を設けるこ
とができる。
ないしM3のドレイン側に共通にレベルシフトダイオード
D5′を設けるものであってもよい。この場合にこのダイ
オードD5′によってレベルシフトされた信号を受けるフ
ェーズスプリットトランジスタ（図示せず）の入力信号
振幅のみが小さくなって、上記入力部でのロジックスレ
ッショルド電圧は、MOSFETM1ないしM3のしきい値電圧V
thによってほぼ決定される。上記レベルシフトダイオー
ドD5′は、それぞれのMOSFETM1ないしM3のドレインに設
けるものとしてもよい。ただ、多入力構成とした場合に
は、素子数削減のために第４図又は第５図の実施例のよ
うに共通化してレベルシフト手段を設けることが有役で
ある。上記レベルシフトダイオードは、ダイオード形態
のトランジスタ,MOSFET,ショットキーダイオードを用い
るものであってもよい。また、出力インピーダンス状態
を作る回路（第３図）においても、その入力MOSFETM4の
ソースまたはドレイン側にレベルシフト手段を設けるこ
とができる。
上記内部論理ブロックはCMOSゲートアレイの他、ｎ又は
ｐチャンネルのMOSFETのみによって構成するものであっ
てもよい。この場合には、CMOS回路を用いる場合に比べ
て消費電力は大きくなるが、ゲート集積度は大幅に向上
する。
ｐチャンネルのMOSFETのみによって構成するものであっ
てもよい。この場合には、CMOS回路を用いる場合に比べ
て消費電力は大きくなるが、ゲート集積度は大幅に向上
する。
なお、第６図にはTTL入力バッファの一実施例の回路図
が示されている。
が示されている。
特に制限されないが、この実施例ではpnpトランジスタQ
15により、TTLレベルの入力信号を受け、このエミッタ
出力を出力バッファ回路と同様なフェーズスプリットト
ランジスタQ10のベースに伝え、同様な出力回路を駆動
するものである。上記TTL入力，出力バッファの付随的
回路は種々変形できるものである。
15により、TTLレベルの入力信号を受け、このエミッタ
出力を出力バッファ回路と同様なフェーズスプリットト
ランジスタQ10のベースに伝え、同様な出力回路を駆動
するものである。上記TTL入力，出力バッファの付随的
回路は種々変形できるものである。
この発明は、ゲートアレイ半導体集積回路装置,1チップ
マイクロプロセッサ，マイクロコンピュータ等でディジ
タル半導体集積回路装置に広く利用できるものである。
マイクロプロセッサ，マイクロコンピュータ等でディジ
タル半導体集積回路装置に広く利用できるものである。
第１図はこの発明の一実施例のブロック図、 第２図はその出力バッファの一実施例を示す回路図、 第３図はその出力バッファの他の一実施例を示す回路
図、 第４図はその出力バッファの他の一実施例を示す回路
図、 第５図はその出力バッファにおける入力部の他の一実施
例を示す回路図、 第６図はその入力バッファの一実施例を示す回路図であ
る。
図、 第４図はその出力バッファの他の一実施例を示す回路
図、 第５図はその出力バッファにおける入力部の他の一実施
例を示す回路図、 第６図はその入力バッファの一実施例を示す回路図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩崎 孝四郎 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (72)発明者 鈴木 幸郎 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (72)発明者 山崎 和夫 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (56)参考文献 特開 昭54−69949（ＪＰ，Ａ) 特開 昭53−126252（ＪＰ，Ａ) 特開 昭55−45259（ＪＰ，Ａ) 特開 昭54−148469（ＪＰ，Ａ) 特開 昭56−34229（ＪＰ，Ａ) 特公 昭47−43997（ＪＰ，Ｂ１)
Claims (6)
- 【請求項１】ゲートアレイを成す半導体集積回路装置で
あつて、 MOSFETで構成された内部論理ブロツクと、 上記内部論理ブロツクと複数の外部端子との間に設けら
れそれぞれ上記内部論理ブロツクからの出力を入力とし
対応する外部端子に供給すべき信号を出力する複数の出
力バツファとを少なくとも備えてなり、 上記出力バツファのそれぞれが、そのゲートに上記内部
論理ブロツクの出力信号を受けるMOSFETのみからなる入
力素子を持つ入力部と、かかる入力部の出力を受けて互
いに逆相の第１、第２信号を形成するフェーズスプリツ
トトランジスタと、回路の電源端子と出力端子との間に
設けられ上記フェーズスプリツトトランジスタを介して
供給される上記第１信号によって駆動されるバイポーラ
トランジスタからなる第１出力トランジスタと、上記出
力端子と回路の接地端子との間に設けられ上記フェーズ
スプリツトトランジスタを介して供給される上記第２信
号によって駆動されるバイポーラトランジスタからなる
第２出力トランジスタとを備えてなることを特徴とする
半導体集積回路装置。 - 【請求項２】上記入力素子が、上記内部論理ブロツクの
複数の出力の組み合わせに応じて対応する出力トランジ
スタを駆動するように接続された複数のMOSFETから構成
されてなることを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。 - 【請求項３】上記入力素子としてMOSFETのソース側にレ
ベルシフト用ダイオードが設けられてなることを特徴と
する特許請求の範囲第１項又は第２項記載の半導体集積
回路装置。 - 【請求項４】上記入力素子としてのMOSFETのドレイン側
にレベルシフト用ダイオードが設けられてなることを特
徴とする特許請求の範囲第１項又は第２項記載の半導体
集積回路装置。 - 【請求項５】上記出力バツファは、その入力素子がMOSF
ETからなる出力イネーブル回路を有するものであること
を特徴とする特許請求の範囲第１項ないし第４項のうち
の１に記載の半導体集積回路装置。 - 【請求項６】上記内部論理回路ブロツクはCMOS回路から
構成されてなることを特徴とする特許請求の範囲第１項
ないし第５項のうちの１に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115430A JPH0779234B2 (ja) | 1982-07-05 | 1982-07-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115430A JPH0779234B2 (ja) | 1982-07-05 | 1982-07-05 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS596627A JPS596627A (ja) | 1984-01-13 |
| JPH0779234B2 true JPH0779234B2 (ja) | 1995-08-23 |
Family
ID=14662368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115430A Expired - Lifetime JPH0779234B2 (ja) | 1982-07-05 | 1982-07-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779234B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
| JPS60217726A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Micro Comput Eng Ltd | 論理回路 |
| JPS6371155A (ja) * | 1986-09-10 | 1988-03-31 | ニユイ−レセ−グ・コンゼルヴイパリ・ヴア−ララト | 果物及び／または野菜含量の高い半完成及び完成デザ−ト製品の製造方法 |
| JPS6410966A (en) * | 1987-07-04 | 1989-01-13 | Sakaeya Nyugyo Kk | Preparation of canned beverage |
| JPH07122993B2 (ja) * | 1991-02-13 | 1995-12-25 | 株式会社日立製作所 | 半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53126252A (en) * | 1977-04-11 | 1978-11-04 | Hitachi Ltd | Output circuit |
| JPS5469949A (en) * | 1977-11-15 | 1979-06-05 | Nec Corp | Mos integrated circuit device |
| JPS5545259A (en) * | 1978-09-26 | 1980-03-29 | Mitsubishi Electric Corp | Transistor output circuit |
-
1982
- 1982-07-05 JP JP57115430A patent/JPH0779234B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS596627A (ja) | 1984-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4890017A (en) | CMOS-BiCMOS gate circuit | |
| US4678943A (en) | Inverting logic buffer BICMOS switching circuit using an enabling switch for three-state operation with reduced dissipation | |
| US4845386A (en) | Bi-MOS logic circuit having a totem pole type output buffer section | |
| US4769561A (en) | Bipolar transistor-field effect transistor composite circuit | |
| US4733110A (en) | BICMOS logical circuits | |
| US4883988A (en) | Current mirror switching circuit | |
| US4468574A (en) | Dual gate CMOS transistor circuits having reduced electrode capacitance | |
| WO1999034511A1 (en) | Differential, mixed swing, tristate driver circuit for high performance and low power on-chip interconnects | |
| JPH0583004B2 (ja) | ||
| JPH0779234B2 (ja) | 半導体集積回路装置 | |
| US5124582A (en) | Bi-cmos circuit with high-speed active pull-down output currents | |
| US5057714A (en) | BiCMOS integrated circuit device utilizing Schottky diodes | |
| US5661411A (en) | Feedback controlled load logic circuit | |
| US5239212A (en) | Gate circuit of combined field-effect and bipolar transistors with an improved discharge arrangement | |
| JP2551586B2 (ja) | インタフエ−ス回路 | |
| JP2570492B2 (ja) | 半導体回路 | |
| US5245225A (en) | High performance BiFET complementary emitter follower logic circuit | |
| JP3547852B2 (ja) | 半導体装置 | |
| JP2852051B2 (ja) | 相補型クロックドナンド回路 | |
| JPS6059818A (ja) | 半導体集積回路装置 | |
| JPH06216756A (ja) | 論理回路 | |
| JP2636464B2 (ja) | トランスファゲート回路 | |
| US5600268A (en) | Gate circuit of combined field-effect and bipolar transistors | |
| JP3073064B2 (ja) | 多入力論理回路及び半導体メモリ | |
| JPH0669782A (ja) | ＢｉＭＩＳ論理回路 |