JPH0711556B2 - 静電耐圧試験方法及びその装置 - Google Patents
静電耐圧試験方法及びその装置Info
- Publication number
- JPH0711556B2 JPH0711556B2 JP61082394A JP8239486A JPH0711556B2 JP H0711556 B2 JPH0711556 B2 JP H0711556B2 JP 61082394 A JP61082394 A JP 61082394A JP 8239486 A JP8239486 A JP 8239486A JP H0711556 B2 JPH0711556 B2 JP H0711556B2
- Authority
- JP
- Japan
- Prior art keywords
- external lead
- discharge rod
- terminals
- terminal
- internal circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015556 catabolic process Effects 0.000 title description 18
- 238000010998 test method Methods 0.000 title description 5
- 238000012360 testing method Methods 0.000 claims description 44
- 230000003068 static effect Effects 0.000 claims description 12
- 230000008030 elimination Effects 0.000 claims description 8
- 238000003379 elimination reaction Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000005611 electricity Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009415 formwork Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Landscapes
- Testing Relating To Insulation (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の静電耐圧試験方法及びその装置に
関する。
関する。
（従来の技術） MOSLSIは、高集積化や微細化につれて、設計パターンが
２μｍ以下と微細になり、ゲート酸化膜も35μｍ以下と
薄くなるため、静電破壊を起こしやすくなっており、更
にパッケージの多様化も静電、破壊問題の一因となって
いる。
２μｍ以下と微細になり、ゲート酸化膜も35μｍ以下と
薄くなるため、静電破壊を起こしやすくなっており、更
にパッケージの多様化も静電、破壊問題の一因となって
いる。
例えば、フラットパッケージはモールド樹脂が薄いので
パッケージの静電容量が大きい、帯電電荷量が多くなり
がちである。チップオンボードの場合には、チップに静
電気が直接帯電する。帯電した静電気はゲート酸化膜や
接合を破壊する。
パッケージの静電容量が大きい、帯電電荷量が多くなり
がちである。チップオンボードの場合には、チップに静
電気が直接帯電する。帯電した静電気はゲート酸化膜や
接合を破壊する。
この静電気破壊現象のメカニズムは、パッケージ表面に
静電気が帯電し、リードを経て放電するときに回路を破
壊するものである。この種の破壊現象に対する試験方法
としては、従来、人体放電法、チャージドデバイス法等
があった。
静電気が帯電し、リードを経て放電するときに回路を破
壊するものである。この種の破壊現象に対する試験方法
としては、従来、人体放電法、チャージドデバイス法等
があった。
これに対し、本出願人は先にパッケージに電荷を帯電さ
せて破壊試験を行う方法（以下、パッケージ帯電破壊試
験方法という）を提案した。これは特開昭60-73375又は
日経エレクトロニクス1984・４・23に詳説されている。
せて破壊試験を行う方法（以下、パッケージ帯電破壊試
験方法という）を提案した。これは特開昭60-73375又は
日経エレクトロニクス1984・４・23に詳説されている。
このパツケージ帯電破壊試験方法の利用により、パッケ
ージ帯電による静電気破壊現象での等価パラメータの決
定、破壊帯圧の向上したデバイスパターン、回路、パッ
ケージ形状の設計等が容易と成った。
ージ帯電による静電気破壊現象での等価パラメータの決
定、破壊帯圧の向上したデバイスパターン、回路、パッ
ケージ形状の設計等が容易と成った。
（発明が解決しようとする問題点） しかしながら、放電後であっても内部回路内に残留した
電荷の為、内部回路内で静電破壊が生じたり、内部回路
のテストを行うテスト装置が誤動作したりする等の問題
があった。
電荷の為、内部回路内で静電破壊が生じたり、内部回路
のテストを行うテスト装置が誤動作したりする等の問題
があった。
（問題点を解決するための手段） 上記のような問題を解決するために、本願発明は、半導
体装置のパッケージに帯電された電荷を放電棒により放
電させた後、放電棒を半導体装置の所定の外部リード端
子に接触させたまま、除電端子により内部回路に残留し
た電荷を除電した、その後、除電端子を内部回路のテス
トを行うテスト装置に接続するようにしたものである。
体装置のパッケージに帯電された電荷を放電棒により放
電させた後、放電棒を半導体装置の所定の外部リード端
子に接触させたまま、除電端子により内部回路に残留し
た電荷を除電した、その後、除電端子を内部回路のテス
トを行うテスト装置に接続するようにしたものである。
（作用） 本発明によれば、所定の外部リード端子と放電棒とを接
触させたまま除電端子により内部回路に残留した電荷を
除電した後、除電端子をテスト装置と接続するようにし
たので、除電の際、内部回路に逆電圧が加わり静電破壊
が発生することがなく、また、テスト装置の誤動作等の
影響を及ぼすことがなくなる。
触させたまま除電端子により内部回路に残留した電荷を
除電した後、除電端子をテスト装置と接続するようにし
たので、除電の際、内部回路に逆電圧が加わり静電破壊
が発生することがなく、また、テスト装置の誤動作等の
影響を及ぼすことがなくなる。
（実施例） 以下本発明の実施例を図面を用いて説明する。第１図
は、本発明の一実施例の概要を示す図である。
は、本発明の一実施例の概要を示す図である。
図において、静電耐圧試験装置１は被試験のIC2のパッ
ケージに、直流の高電圧を印加する印加電極３と、IC2
の所定リードに接触し放電を行わしめる放電棒４と、IC
2の全リードと接触し、放電完了後のIC2の回路内に微少
に残った電荷を取り除く端子5aとを有する。
ケージに、直流の高電圧を印加する印加電極３と、IC2
の所定リードに接触し放電を行わしめる放電棒４と、IC
2の全リードと接触し、放電完了後のIC2の回路内に微少
に残った電荷を取り除く端子5aとを有する。
印加電極３は直流の高電圧発生器６に接続されており、
この高電圧発生器６は0Vから3kV程度の電圧を任意に発
生させることができるものが好ましい。
この高電圧発生器６は0Vから3kV程度の電圧を任意に発
生させることができるものが好ましい。
放電棒４はモータを駆動源とする、スライド機構等を有
し、Ｘ−Ｙ方向の動作により任意のリード上に移動する
ことが出来るとともにＺ方向の動作（上下動）により所
定のリードとの接触、離間を行う。又この放電棒４は等
価インピーダンス手段７に接続されておりこれによりIC
2からの放電を調整することができる。尚、図面で放電
棒４がＸ−Ｙ−Ｚ方向に動く様に図示されているが、こ
の放電棒４は上下動のみの機能を有し、Ｘ−Ｙ方向は印
加電極３を含むテーブル自体が動いても良い。又、この
駆動源はモータに限らず空気圧や油圧を用いても良い。
し、Ｘ−Ｙ方向の動作により任意のリード上に移動する
ことが出来るとともにＺ方向の動作（上下動）により所
定のリードとの接触、離間を行う。又この放電棒４は等
価インピーダンス手段７に接続されておりこれによりIC
2からの放電を調整することができる。尚、図面で放電
棒４がＸ−Ｙ−Ｚ方向に動く様に図示されているが、こ
の放電棒４は上下動のみの機能を有し、Ｘ−Ｙ方向は印
加電極３を含むテーブル自体が動いても良い。又、この
駆動源はモータに限らず空気圧や油圧を用いても良い。
端子5aは端子台5bに固定されておりこの端子台5bととも
に移動する。又この端子5aは接地電位に接続されるとと
もに、少なくともIC2のリードと同じ数が用意されてお
り、IC2方向へ移動することにより、全リードとの接触
が可能となる。IC2がデュアルインライン型パッケージI
Cの様に２方向へリード導出している場合には左右１組
のものを用意し、チップキャリア等の４方向へリード導
出している場合には４方向で１組のものを用意する。こ
こで、４方向で１組の場合は端子5aの数はリードの数と
同じ数でないとリードの接触が困難になることは言うま
でもないことである。又、端子5aは接地電位の他、リレ
ー等のスイッチ８により、テスタ９にも切り換えること
が出来るようにしておくと電荷の除去の他IC2に静電破
壊が発生しているかどうかがすぐにわかるようになると
ともにテスタの端子を設けるためのスペースを節約する
ことができるので好ましい。しかしながら、端子5aとは
別にテスタ用の端子を設けてこれにより静電破壊が発生
しているかどうかを測定することも可能であることは言
うまでもない。尚、図面では端子5aの一方の接続を省略
してあるが、他方と同様である。
に移動する。又この端子5aは接地電位に接続されるとと
もに、少なくともIC2のリードと同じ数が用意されてお
り、IC2方向へ移動することにより、全リードとの接触
が可能となる。IC2がデュアルインライン型パッケージI
Cの様に２方向へリード導出している場合には左右１組
のものを用意し、チップキャリア等の４方向へリード導
出している場合には４方向で１組のものを用意する。こ
こで、４方向で１組の場合は端子5aの数はリードの数と
同じ数でないとリードの接触が困難になることは言うま
でもないことである。又、端子5aは接地電位の他、リレ
ー等のスイッチ８により、テスタ９にも切り換えること
が出来るようにしておくと電荷の除去の他IC2に静電破
壊が発生しているかどうかがすぐにわかるようになると
ともにテスタの端子を設けるためのスペースを節約する
ことができるので好ましい。しかしながら、端子5aとは
別にテスタ用の端子を設けてこれにより静電破壊が発生
しているかどうかを測定することも可能であることは言
うまでもない。尚、図面では端子5aの一方の接続を省略
してあるが、他方と同様である。
以下第２図を様いてこの静電耐圧試験装置1の試験ステ
ップを説明する。
ップを説明する。
（Ａ） IC2を印加電極３上に装填する。印加電極３はI
C2がちょうどはまりこむ程度の型枠を有すると位置決め
が容易なので好ましい。
C2がちょうどはまりこむ程度の型枠を有すると位置決め
が容易なので好ましい。
以下（Ｂ）からが各リードに対する静電耐圧試験のステ
ップである。
ップである。
（Ｂ） 印加電極３に高電圧を印加する。
（Ｃ） そのまま指定のリードに放電棒４を下降し放電
を起こさせる。しかる後、高電圧を切断する。
を起こさせる。しかる後、高電圧を切断する。
（Ｄ） リードと放電棒４を接触させたままでリードに
端子5aを押し当ててIC2の回路内に残った電荷を除去す
る。リードと放電棒４を接触させたままにしておくの
は、高電圧によるパッケージを通した電荷の浸入によ
り、回路内に電荷が帯電しているので端子5aによる電荷
の除去の際に逆電圧がかかり放電させたリード以外のと
ころで静電破壊が発生するのを防ぐためである。
端子5aを押し当ててIC2の回路内に残った電荷を除去す
る。リードと放電棒４を接触させたままにしておくの
は、高電圧によるパッケージを通した電荷の浸入によ
り、回路内に電荷が帯電しているので端子5aによる電荷
の除去の際に逆電圧がかかり放電させたリード以外のと
ころで静電破壊が発生するのを防ぐためである。
回路内の電荷を除去した後、スイッチ８を切り換えてテ
スタ９に接続し静電破壊が起こっているかどうかを検査
する。ここで回路内の電荷を除去した後でないと、残留
電荷のために、テスタが誤動作したり、最悪の場合には
テスタが破壊されてしまう恐れがる。
スタ９に接続し静電破壊が起こっているかどうかを検査
する。ここで回路内の電荷を除去した後でないと、残留
電荷のために、テスタが誤動作したり、最悪の場合には
テスタが破壊されてしまう恐れがる。
（Ｅ） 放電棒４及び端子5aをリードから離間する。
これにより所定のリードに対する一回の静電耐圧試験の
ステップが終了する。この（Ｂ）〜（Ｅ）のステップを
各リード毎に繰り返す。又印加電極３に印加する電圧を
換えて繰り返す。
ステップが終了する。この（Ｂ）〜（Ｅ）のステップを
各リード毎に繰り返す。又印加電極３に印加する電圧を
換えて繰り返す。
（Ｆ） 各リードに対する静電耐圧試験が終了したら印
加電極３からIC2を取り外す。
加電極３からIC2を取り外す。
この様なステップにより静電耐圧試験を行うことができ
るのである。
るのである。
次に、第３図により静電耐圧試験装置の一実施例の全体
をより詳細に説明する。静電耐圧試験装置1は第１図に
より説明した印加電極３、端子台5b等を含むテストテー
ブルユニット31と、テストテーブル台32と、テストテー
ブルユニット31に動力を伝える駆動部33と、放電棒４を
IC2の任意のリード上に移動させる放電棒駆動台34とか
ら構成される。
をより詳細に説明する。静電耐圧試験装置1は第１図に
より説明した印加電極３、端子台5b等を含むテストテー
ブルユニット31と、テストテーブル台32と、テストテー
ブルユニット31に動力を伝える駆動部33と、放電棒４を
IC2の任意のリード上に移動させる放電棒駆動台34とか
ら構成される。
テストテーブルユニット31及びテストテーブル台32は第
４図に示す様に構成される。
４図に示す様に構成される。
第４図（ａ）はテストテーブル台32であり、駆動部33の
一部であるレバーL1〜L8が表示している。又、この側方
にはテストテーブルユニット31と電気的に接続するため
のコネクタ１が設けられている。
一部であるレバーL1〜L8が表示している。又、この側方
にはテストテーブルユニット31と電気的に接続するため
のコネクタ１が設けられている。
（ｂ）及び（ｃ）はテストテーブルユニット31であり、
それぞれPLCC用及びDIP用を示す。テストテーブルユニ
ット31は穴42が４箇所設けられており、テストテーブル
台32に設けられた突起43によってガイドし固定する。又
テストテーブルユニット31の下方にはコネクタ41と勘合
する別のコネクタが設けられており、穴42と突起43の勘
合により同時にコネクタ接続も完了するように配置され
る。更に、テストテーブルユニットに設けられた端子台
５及びICを押えるためのチャック44の下方にはレバーL1
〜L8に対応する位置にカムが突出しており、レバーL1〜
L8中央方向へ向かう動きにより押され駆動する。
それぞれPLCC用及びDIP用を示す。テストテーブルユニ
ット31は穴42が４箇所設けられており、テストテーブル
台32に設けられた突起43によってガイドし固定する。又
テストテーブルユニット31の下方にはコネクタ41と勘合
する別のコネクタが設けられており、穴42と突起43の勘
合により同時にコネクタ接続も完了するように配置され
る。更に、テストテーブルユニットに設けられた端子台
５及びICを押えるためのチャック44の下方にはレバーL1
〜L8に対応する位置にカムが突出しており、レバーL1〜
L8中央方向へ向かう動きにより押され駆動する。
PLCC用テストテーブルユニット（ｂ）はPLCCの４方向に
導出したリードに接触する様に４つの端子台5bを有す
又、パッケージの４つの角を押える様に４つのチャック
44の計８つのスライド部を有する。これらは、中央方向
と反対方向に弾性的に支持されており、上記中央方向へ
向かう動きによりこの方向へスライドする様になってい
る。
導出したリードに接触する様に４つの端子台5bを有す
又、パッケージの４つの角を押える様に４つのチャック
44の計８つのスライド部を有する。これらは、中央方向
と反対方向に弾性的に支持されており、上記中央方向へ
向かう動きによりこの方向へスライドする様になってい
る。
DIP用のテストテーブルユニット（ｃ）はICの長辺に並
んだリードに接触する１組の端子台5b有しICの短辺を押
える１組のチャック44の計４つのスライド部を有する。
これらも同様に中央方向へスライドする構造になってい
るが、動作させる際レバーL1〜L8のうち、対応するスラ
イド部がない部分がありこのレバーは駆動させなくても
よい。
んだリードに接触する１組の端子台5b有しICの短辺を押
える１組のチャック44の計４つのスライド部を有する。
これらも同様に中央方向へスライドする構造になってい
るが、動作させる際レバーL1〜L8のうち、対応するスラ
イド部がない部分がありこのレバーは駆動させなくても
よい。
駆動部33は第５図に示すように、３枚の板カムC1〜C3を
有し、これらは同軸を中心としてそれぞれ独立に回転し
得る様に配置され、それぞれモータM1〜M3により各々タ
イミングベルトを介して駆動される。カムＣの周囲には
この軸を中心とする同心円上に８本のシャフトが等配に
て設けられており、それぞれのシャフトはベアリングに
より回転し得る様に支持されている。それぞれのシャフ
トの上端にはレバーL1〜L8が設けられ、L1及びL5はカム
C3に、L2，L4，L6及びL8はカムC1に、L3及びL7はカムC2
にそれぞれ従動する様に形成されている。それぞれレバ
ーL1からL8の下方にはカムＣに従動する従動レバーが設
けられている。これらレバーはそれぞれシャフトに固定
されているので、カムＣを介して伝達されるモータＭの
動きをレバーL1〜L8に伝えることができる。
有し、これらは同軸を中心としてそれぞれ独立に回転し
得る様に配置され、それぞれモータM1〜M3により各々タ
イミングベルトを介して駆動される。カムＣの周囲には
この軸を中心とする同心円上に８本のシャフトが等配に
て設けられており、それぞれのシャフトはベアリングに
より回転し得る様に支持されている。それぞれのシャフ
トの上端にはレバーL1〜L8が設けられ、L1及びL5はカム
C3に、L2，L4，L6及びL8はカムC1に、L3及びL7はカムC2
にそれぞれ従動する様に形成されている。それぞれレバ
ーL1からL8の下方にはカムＣに従動する従動レバーが設
けられている。これらレバーはそれぞれシャフトに固定
されているので、カムＣを介して伝達されるモータＭの
動きをレバーL1〜L8に伝えることができる。
本実施例は試験するICの種類、形状によってテストテー
ブルユニット31を容易に取り替えることができるので、
パッケージ形状の異なる複数のICを検査しなければなら
ない場合であっても検査を容易に行うことができる。
ブルユニット31を容易に取り替えることができるので、
パッケージ形状の異なる複数のICを検査しなければなら
ない場合であっても検査を容易に行うことができる。
以下実施例の変形例を説明する。
実施例において、ICの印加電極３上への固定はチャック
を用いたが、印加電極３に小さい穴を形成しこの穴から
真空引きを行って真空チャックを行っても良い。又、端
子5aはテスタの端子を兼ねるために各リード毎に分割さ
れているが、テスタ端子を別に設ければ全リードに亘る
板状のものでも良く、これによりICの回路内の電荷を取
り除くことができる。
を用いたが、印加電極３に小さい穴を形成しこの穴から
真空引きを行って真空チャックを行っても良い。又、端
子5aはテスタの端子を兼ねるために各リード毎に分割さ
れているが、テスタ端子を別に設ければ全リードに亘る
板状のものでも良く、これによりICの回路内の電荷を取
り除くことができる。
（発明の効果） 本発明によれば、内部回路内で静電破壊を発生させるこ
となく、さらに、テスト装置に影響を与えることのない
半導体装置の静電耐圧試験を容易に実現することができ
る。
となく、さらに、テスト装置に影響を与えることのない
半導体装置の静電耐圧試験を容易に実現することができ
る。
第１図は本発明の一実施例を説明するための静電耐圧試
験装置の概要を示す図で、第２図はその試験ステップを
説明するフローチャートであり、第３図は静電耐圧試験
装置の全体を示す斜視図であり、第４図はテストテーブ
ルユニットとテストテーブル台の組み合わせを示す斜視
図で、第５図は駆動部を示す斜視図である。1 ……静電耐圧試験装置、２……IC、３……印加電極、
４……放電棒、5a……端子、５……端子台、６……高電
圧発生器、７……等価インピーダンス手段、８……スイ
ッチ。
験装置の概要を示す図で、第２図はその試験ステップを
説明するフローチャートであり、第３図は静電耐圧試験
装置の全体を示す斜視図であり、第４図はテストテーブ
ルユニットとテストテーブル台の組み合わせを示す斜視
図で、第５図は駆動部を示す斜視図である。1 ……静電耐圧試験装置、２……IC、３……印加電極、
４……放電棒、5a……端子、５……端子台、６……高電
圧発生器、７……等価インピーダンス手段、８……スイ
ッチ。
Claims (2)
- 【請求項１】内部回路及び複数の外部リード端子を有す
る半導体装置のパッケージに印加電極から与えられた電
荷を帯電させる工程と、 前記複数の外部リード端子のうち所定の外部リード端子
に抵抗手段を介して接地電位に接続される放電棒を接触
させ、前記所定の外部リード端子からパッケージの内部
に帯電された電荷を放電棒により放電させる工程と、 その後、前記放電棒を前記所定の外部リード端子に接触
させた状態で、前記複数の外部リード端子の各々に対応
して設けられた複数の除電端子を前記複数の外部リード
端子に接触させ、前記内部回路内に残留している電荷を
除電した後、前記除電端子を前記内部回路のテストを行
うテスト装置に接続させる工程とを有することを特徴と
する半導体装置の静電耐圧試験方法。 - 【請求項２】内部回路及び複数の外部リード端子を有す
る半導体装置のパッケージに電荷を印加し帯電させる印
加電極と、 抵抗手段を介して接地電位に接続される放電棒であっ
て、前記複数の外部リード端子のうち所定の外部リード
端子に接触し、前記所定の外部リード端子からパッケー
ジの内部に帯電された電荷を放電させる前記放電棒と、 前記内部回路のテストを行うテスト装置または前記接地
電位の一方に選択的に接続され、前記複数の外部リード
端子に各々対応して設けられた複数の除電端子であっ
て、前記放電棒による放電後で前記放電棒と前記所定の
外部リード端子とが接触状態の時、前記接地電位に接続
され、前記複数の外部リード端子に接触し前記内部回路
内に残留した電荷を除電し、その除電後、前記テスト装
置に接続される前記複数の除電端子とを有することを特
徴とする半導体装置の静電耐圧試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61082394A JPH0711556B2 (ja) | 1986-04-11 | 1986-04-11 | 静電耐圧試験方法及びその装置 |
| US07/033,495 US4806857A (en) | 1986-04-11 | 1987-04-02 | Apparatus for testing semiconductor devices |
| DE8787303105T DE3771555D1 (de) | 1986-04-11 | 1987-04-09 | Apparat zum testen von halbleiterelementen. |
| EP87303105A EP0243045B1 (en) | 1986-04-11 | 1987-04-09 | Apparatus for testing semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61082394A JPH0711556B2 (ja) | 1986-04-11 | 1986-04-11 | 静電耐圧試験方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62239069A JPS62239069A (ja) | 1987-10-19 |
| JPH0711556B2 true JPH0711556B2 (ja) | 1995-02-08 |
Family
ID=13773370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61082394A Expired - Fee Related JPH0711556B2 (ja) | 1986-04-11 | 1986-04-11 | 静電耐圧試験方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0711556B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2022004804A1 (ja) * | 2020-07-03 | 2022-01-06 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104502823A (zh) * | 2015-01-04 | 2015-04-08 | 无锡罗姆半导体科技有限公司 | 双台面结构双向可控硅封装的测试方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231458A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Micro Comput Eng Ltd | 半導体装置の静電破壊試験方法 |
-
1986
- 1986-04-11 JP JP61082394A patent/JPH0711556B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 日経エレクトロニクス１９８４．４．２３（１７９頁〜１９４頁） |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2022004804A1 (ja) * | 2020-07-03 | 2022-01-06 | ||
| WO2022004804A1 (ja) * | 2020-07-03 | 2022-01-06 | 三菱電機株式会社 | 静電気耐圧試験装置および静電気耐圧試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62239069A (ja) | 1987-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5239191A (en) | Semiconductor wafer | |
| US6020745A (en) | Method of batch testing surface mount devices using a substrate edge connector | |
| JP4456325B2 (ja) | 検査方法及び検査装置 | |
| EP0860704A3 (en) | Method and apparatus for inspecting semiconductor integrated circuits, and contactor incorporated in the apparatus | |
| KR101019241B1 (ko) | 검사 장치, 프로브 카드 및 검사 방법 | |
| WO2003063234A1 (en) | Static eliminating mechanism for table, and tester | |
| JPS5975163A (ja) | マイクロ配線の電気試験装置およびその操作方法 | |
| US20030003789A1 (en) | Semiconductor device-socket | |
| US4806857A (en) | Apparatus for testing semiconductor devices | |
| EP0438127B1 (en) | Semiconductor wafer | |
| CN114616658A (zh) | 测试半导体组件 | |
| JP2017041495A (ja) | 半導体検査回路 | |
| JPS62239069A (ja) | 静電耐圧試験方法及びその装置 | |
| JP2007155663A (ja) | Ｅｓｄ試験装置 | |
| JPH0689932A (ja) | パワーｍｏｓｆｅｔのバーンイン装置 | |
| JP2000114323A (ja) | 静電破壊試験装置 | |
| JP2000081468A (ja) | 静電破壊試験装置 | |
| JP4334684B2 (ja) | 基板検査用センサおよび基板検査装置 | |
| JP7130897B2 (ja) | 評価用ソケット装置及びｌｓｉの測定評価方法 | |
| JP3076293B2 (ja) | 半導体装置特性試験装置およびその試験方法 | |
| JPH01198051A (ja) | 半導体集積回路 | |
| JPH0338850A (ja) | 半導体チップの選別装置 | |
| JPH05198633A (ja) | 半導体ウエハ用プローバ | |
| JPH03109749A (ja) | 集積回路装置の試験方法 | |
| JPS6213816B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |