JPH0711782B2 - マイクロプログラム制御方式 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ処理装置に関し、特にそのマイクロプロ
グラム制御方式に関する。

（従来の技術） 従来、マイクロプログラム制御方式を採用したデータ処
理装置においては、メモリのアクセスを行う際にメモリ
アクセスのためのマイクロオーダを発行し、その後でメ
モリ動作タイミングと同期をとるために、メモリ待合せ
オーダを発行していた。これによつて、マイクロプログ
ラムの実行は待合せられて、メモリの動作と同期がとら
れていた。

従つて、メモリアクセス時間が長い場合には、メモリア
クセスオーダの発行の後で最小のメモリアクセスクロツ
ク分だけ内部処理を実行した後、メモリ待合せオーダを
発行し、これによつてメモリ動作と内部演算動作とを並
列化して処理効率を高めていた。

（発明が解決しようとする問題点） 上述した従来のマイクロプログラム制御方式では、シス
テムに高速のメモリと低速のメモリとが混在している場
合、メモリアクセスオーダを発行した後でメモリ待合せ
オーダを発行するまでの時間間隔は高速メモリの動作タ
イミングで決定される。

このため、低速メモリアクセス時にはメモリ動作と内部
演算動作との並列度が低下してしまうと云う欠点があつ
た。

本発明の目的は、メモリアクセスを起動する複数のマイ
クロオーダと、メモリアクセスを待合せる待合せオーダ
とを有し、メモリアクセス起動オーダの発行時のメモリ
アドレスを一定値と比較することによつて上記欠点を除
去し、メモリへの実際のアクセス起動を上記マイクロオ
ーダの発行された時点で行うか、あるいは無効にするか
を制御できるように構成したマイクロプログラム制御方
式を提供することにある。

（問題点を解決するための手段） 本発明によるマイクロプログラム制御方式は、高速メモ
リ領域と低速メモリ領域が境界にアドレスにより区分け
されたメモリを用いてマイクロプログラムの実行を行う
制御方式において、比較手段と、第１のメモリアクセス
オーダと、第２のメモリアクセスオーダと、メモリアク
セス制御手段とを具備し、メモリアクセスに際しては、
低速メモリのアクセス時間を基準として前記第２のメモ
リアクセスオーダとアクセス応答を受付けるためにプロ
グラム実行を一時停止する待合せ命令を設定し、当該第
２のメモリアクセスオーダと待合せ命令との間に、高速
メモリのアクセス時間を基準として当該待合せ命令と一
致するように設定した前記第１のメモリアクセスオーダ
と他のプログラム処理を行うように構成したものであ
る。

比較手段は、マイクロプログラムの実行アドレスを前記
メモリの境界アドレスと比較して高速メモリ領域か低速
メモリ領域かを判定出力するためのものである。

第１のメモリアクセスオーダは、実行アドレスが高速メ
モリのときにアクセスを許容するアクセスメモリ種別情
報を有するものである。

第２のメモリアクセスオーダは、実行アドレスが低速メ
モリのときにアクセスを許容するアクセスメモリ種別情
報を有するものである。

メモリアクセス制御手段は、メモリアクセス要求の際、
第１と第２のメモリアクセスオーダがそれぞれ有する前
記アクセスメモリ種別情報と前記比較手段の判定出力と
が一致する場合にはメモリアクセスを実行し、一致しな
い場合にはメモリアクセスを実行しないものである。

（実 施 例） 次に、本発明について図面を参照して説明する。

第１図は、本発明によるマイクロプログラム制御方式を
実現する一実施例を部分的に示すブロツク図である。第
１図において、１はマイクロアドレスセレクタ、２はマ
イクロプログラムアドレスレジスタ、３はインクリメン
タ、４はマイクロプログラムメモリ、５はマイクロプロ
グラム命令レジスタ、６はマイクロプログラム命令デコ
ーダ、７は分岐制御回路である。

第１図は一般的なマイクロプログラムの実行を制御する
マイクロプログラムシーケンサであり、マイクロアドレ
スセレクタ１は次に実行すべきマイクロアドレスを選択
する。マイクロアドレスセレクタ１の一方の入力は例え
ば信号線301を介してインクリメンタ３から加えられ、
他方の入力は信号線701を介して分岐制御回路７から加
えられている。インクリメンタ３は、分岐が生じないと
きにマイクロプログラムアドレスを１だけ増分するのに
用いられる。マイクロアドレスセレクタ１の出力は信号
線101を介してマイクロプログラムアドレスレジスタ２
に入力される。マイクロプログラムカウンタ２の出力は
インクリメンタ３、およびマイクロプログラムメモリ４
に入力される。

マイクロプログラムメモリ４の出力はマイクロプログラ
ム命令レジスタ５に入力され、１クロツクサイクルごと
にマイクロプログラムメモリ４の出力データが待機され
る。マイクロプログラム命令レジスタ５に保持されてい
る分岐制御部および分岐アドレス部は、信号線502を介
して分岐制御回路７の一方の入力端子に加えられる。分
岐制御回路７の他方の入力端子には、演算回路（図示し
てない。）の出力が加えられ、条件付き分岐制御に用い
られる。

マイクロプログラム命令レジスタ５の出力はデコーダ６
に加えられ、マイクロプログラム命令デコーダ６ではマ
イクロ命令を解読してマイクロオーダを発生させる。

信号線1801上の禁止信号はインクリメンタ３に加えら
れ、マイクロプログラムアドレスの増分を禁止するとと
もにマイクロプログラム命令レジスタ５の出力を禁止す
る。このとき、マイクロプログラム命令レジスタ５の出
力はすべて“0"である。これによつて、マイクロプログ
ラムの実行が停止する。

第２図は、本発明によるメモリのインターフエース部分
を含み、マイクロプログラム制御方式を実現する他の実
施例を示すブロツク図である。

第２図において、10はアドレス境界レジスタ、11はアド
レス比較器、12はアドレスレジスタ、13はデータレジス
タ、14はメモリ、15はマイクロ命令レジスタ、16はデコ
ーダ、17はメモリアクセス制御回路、18はメモリ待合せ
制御回路、121〜129はそれぞれドライバである。

第２図において、アドレス境界レジスタ10はメモリ14上
の高速部と低速部との境界アドレスを保持し、システム
初期設定時にマイクロプログラムによつて設定される。
バス信号線101〜103はそれぞれ演算部（図示してな
い。）に接続され、アドレス境界レジスタ10、アドレス
レジスタ12、データレジスタ13、およびマイクロ命令レ
ジスタ15によつて演算された結果が信号線101〜103を介
して授受され、マイクロオーダによりバス信号線101〜1
03が制御されている。

アドレスレジスタ12はメモリアクセス時のアドレスを保
持し、ドライバ121を介してメモリ14にメモリアドレス
を供給している。

アドレスレジスタ12の出力は比較器11に入力され、アド
レス境界レジスタ10の内容とアドレスレジスタ12の内容
とがメモリアクセスタイミング時に比較され、高速メモ
リアクセス時に比較出力は“1"となる。

マイクロ命令レジスタ15は第１図のマイクロプログラム
命令レジスタ５に相当し、マイクロ命令レジスタ15にお
いて15−１は高速アクセス時メモリアクセス許可フイー
ルド、15−２はメモリ待合せ制御フイールド、15−３は
メモリアクセスオーダフイールドである。高速アクセス
時メモリアクセス許可フイールド15−１はメモリアクセ
スオーダフイールド15−３によりアクセスされるとき
に、高速メモリモードでメモリ要求を送出するように指
示している。メモリアクセスオーダフイールド１−３
は、数種のメモリリクエストオーダを定義している。

メモリアクセス制御回路17は、メモリアクセスオーダフ
イールド15−３の値がデコーダ16により解読され、メモ
リリクエストであることが判明すると、これを受けて比
較器11からの出力と高速メモリ制御フイールド15−１の
値が等しいときにメモリ14をアクセスする。デコーダ16
は、第１図のマイクロプログラム命令デコーダ６に相当
する。

メモリ待合せ制御回路18は、メモリ待合せフイールド15
−２の値が“1"のときにセツトされるフリツプフロツプ
であり、その出力は第１図における信号線1801上の信号
を制御してマイクロプログラムの実行を停止させる。メ
モリ14から応答が送出されると、メモリ待合せ制御回路
18がリセツトされ、マイクロプログラムの実行が再スタ
ートする。ここで、メモリアクセスタイムの間はマイク
ロプログラムの実行は停止する。

第３図は、第１図および第２図におけるマイクロプログ
ラムコーデイングの実例を示す説明図である。

第３図のマイクロプログラムは４ステツプより成り、メ
モリリクエストと演算との実行をプログラムしたもので
ある。

第１ステツプではアドレスレジスタ12にアドレスをセツ
トし、メモリリクエストを実行している。このとき、ア
ドレス境界レジスタ10の内容とアドレスレジスタ12の内
容とが比較器11によつて比較され、メモリアクセス制御
回路17に比較結果が送出される。比較器11はアドレス境
界レジスタ10の内容とアドレスレジスタ12の内容とを比
較して、アドレスレジスタ12の内容がアドレス境界レジ
スタ10の内容より小さい場合には“1"を出力する。これ
は、アクセスしようとしているメモリ14のアドレスが高
速メモリ領域であることを示している。

高速メモリにおけるアクセスから応答までのアクセスタ
イムは最低１クロツクに設定され、低速メモリ領域のア
クセスタイムは最低３クロツクに設定されている。これ
らのクロツク数は、リフレツシユ時やエラー発生時など
に延長される可能性があるため、１クロツクアクセスで
あれば１クロツクでメモリからの応答を受けるためにメ
モリリクエストの後、その次のマイクロ命令でメモリ待
合せオーダを発行しなければならない。また、３クロッ
クアクセスであればメモリからの応答を受けるまでに３
クロックあるので３ステップの後以内にメモリ待合せオ
ーダを発行する。

しかし、システム内に高速メモリと低速メモリとを備え
ている場合、メモリアクセスクロツクの少ない方に合せ
なければならないため、メモリアクセスオーダの発行さ
れた直後にメモリ待合を行わなければならない。このた
め、メモリアクセスが低速領域に対して実行された場合
には待合せ時間を有効に使えず、通常の方法によれば第
４図の例に示すような処理が実行される。第４図におい
ては、第１ステップでメモリリクエストを行った後、高
速メモリ・低速メモリにかかわらず、次のステップでメ
モリ待合せオーダを発行し、３クロックの待合せを行っ
た後で残りの２ステップの処理を行うので４ステップを
６クロックで実行しなければならない。一方、本発明に
よる第３図に例を示すマイクロプログラムによれば４ク
ロックで解決できる。

まず、第１ステツプによつてメモリリードアクセスを行
うためにアドレス境界レジスタ10を設定すると同時に、
リード要求を発行している。このとき、メモリアクセス
オーダフイールド15−３により低速メモリアクセスのRE
AD1マイクロオーダが送出され、高速アクセス時メモリ
アクセス許可フイールド15−１は“0"に設定されてい
る。アドレスが低速メモリ領域を制定するものである
と、比較器11からの出力は“0"となり、高速アクセス時
メモリアクセス許可フィールド15−１の設定値も“0"で
あり、両者が一致するのでメモリアクセス制御回路17は
メモリ14に対して直ちにメモリリクエストを送出してメ
モリアクセスする。続いて、低速メモリのメモリ応答が
来るまでの３クロックで第２〜第４ステップが順次実行
され、第４ステツプの実行終了後、メモリ待合せオーダ
を発行する。

そして、その後、メモリ14でリフレツシユが発生してい
なければメモリ14は返送データを送つてくるので、マイ
クロプログラムの制御は先に進む。このようにして、低
速メモリ領域ではメモリ待合せ時間中に内部演算を並列
に行いながらメモリ14をアクセスする。

次に、第３図に示すマイクロプログラムが高速メモリに
アクセスされる場合について説明する。第１ステツプで
比較器11により一対のアドレスが比較され、メモリが高
速メモリであるとして判定されたものとする。このとき
READ1の高速アクセス時メモリアクセス許可フィールド1
5−１は“0"に設定されているので、メモリアクセス制
御回路17はメモリ14をアクセスせずに、第２および第３
のステツプを実行する。そして、第３ステップの実行時
には、高速メモリをアクセスするREAD2マイクロオーダ
（第２図のメモリ待合せ制御フイールド15−２の値が
“1"であつてメモリアクセスオーダフイールド15−３が
READのとき）によりメモリリクエストが送出され、続い
て第４ステップでメモリ応答待合せのための待合せオー
ダを発行する。このようにして、低速メモリアクセス時
に送出されるマイクロオーダの次にメモリ待合せクロッ
ク分の並列処理ステップを入れ、高速メモリアクセス時
に送出されるマイクロオーダとメモリ待合せオーダとを
組み合わせることにより、低速メモリと高速メモリが混
在していても有効に低速メモリの待合せ時間における並
列処理が可能となる。

（発明の効果） 以上説明したように本発明は、メモリリクエスト時にそ
のアドレスを一定値と比較し、比較結果に従つてメモリ
リクエストを有効化、あるいは無効化することによつ
て、低速メモリと高速メモリとの混在したシステムでは
不可能であつた低速メモリアクセス時の演算動作とメモ
リ動作とが並列化できるので、処理効率が向上すると云
う効果がある。

【図面の簡単な説明】

第１図は、本発明によるマイクロプログラム制御方式を
実現する一実施例を部分的に示すブロツク図である。 第２図は、本発明におけるメモリのインターフエース部
分を含み、マイクロプログラム制御方式を実現する他の
実施例を示すブロツク図である。 第３図および第４図は、本発明に関係するプログラムの
処理過程を示すフローチヤートである。 １……マイクロアドレスセレクタ ２……マイクロプログラムアドレスレジスタ ３……インクリメンタ ４……マイクロプログラムメモリ ５……マイクロプログラム命令レジスタ ６……マイクロプログラム命令デコーダ ７……分岐制御回路 10……アドレス境界レジスタ 11……比較器、12……アドレスレジスタ 13……データレジスタ、14……メモリ 15……マイクロ命令レジスタ 16……デコーダ 17……メモリアクセス制御回路 18……メモリ待合せ制御回路 121〜129……ドライバ 15−１〜15−３……フイールド 101〜103,201,301,401,501,502,602,701,702,1801……
信号線

Claims (1)

【特許請求の範囲】
1. 【請求項１】高速メモリ領域と低速メモリ領域が境界ア
   ドレスにより区分けされたメモリを用いてマイクロプロ
   グラムの実行を行う制御方式において、 マイクロプログラムの実行アドレスを前記メモリの境界
   アドレスと比較して高速メモリ領域か低速メモリ領域か
   を判定出力する比較手段と、 前記実行アドレスが高速メモリのときにアクセスを許容
   するアクセスメモリ種別情報を有する第１のメモリアク
   セスオーダと、 前記実行アドレスが低速メモリのときにアクセスを許容
   するアクセスメモリ種別情報を有する第２のメモリアク
   セスオーダと、 メモリアクセス要求の際、前記第１と第２のメモリアク
   セスオーダがそれぞれ有する前記アクセスメモリ種別情
   報と前記比較手段の判定出力とが一致する場合にはメモ
   リアクセスを実行し、一致しない場合にはメモリアクセ
   スを実行しないメモリアクセス制御手段とを有し、 メモリアクセスに際しては、低速メモリのアクセス時間
   を基準として前記第２のメモリアクセスオーダとアクセ
   ス応答を受付けるためにプログラム実行を一時停止する
   待合せ命令を設定し、当該第２のメモリアクセスオーダ
   と待合せ命令との間に、高速メモリのアクセス時間を基
   準として当該待合せ命令と一致するように設定した前記
   第１のメモリアクセスオーダと他のプログラム処理を行
   うことを特徴とするマイクロプログラム制御方式。