JPH04319703A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH04319703A JPH04319703A JP8814991A JP8814991A JPH04319703A JP H04319703 A JPH04319703 A JP H04319703A JP 8814991 A JP8814991 A JP 8814991A JP 8814991 A JP8814991 A JP 8814991A JP H04319703 A JPH04319703 A JP H04319703A
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- Japan
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- output
- bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は鉄鋼、製紙プラントや上
下水道などの公共システム、自動車産業など、産業用シ
ステムの制御に広く使用されているプログラマブルコン
トローラに係り、特にそのスキャン実行時間を短縮する
ために、Ｉ／Ｏの一括入出力用モジュールを設けたプロ
グラマブルコントローラに関するものである。
下水道などの公共システム、自動車産業など、産業用シ
ステムの制御に広く使用されているプログラマブルコン
トローラに係り、特にそのスキャン実行時間を短縮する
ために、Ｉ／Ｏの一括入出力用モジュールを設けたプロ
グラマブルコントローラに関するものである。
【０００２】
【従来の技術】プログラマブルコントローラ（以下、Ｐ
Ｃと略す）は多数のＩ／Ｏを使用する。特に大型のＰＣ
になればなるほど制御する入出力点数は多くなり、Ｉ／
Ｏの台数も増える。これらのＩ／Ｏは１台のＩ／Ｏユニ
ットには入りきれず、複数のユニットに分散して実装さ
れる。各ユニットにはＣＰＵモジュールからのＩ／Ｏバ
スが接続され、バッファモジュール等を介して、各ユニ
ット内のローカルＩ／Ｏバスに接続され、このバスにＩ
／Ｏが接続される。各Ｉ／Ｏには固有のＩ／Ｏアドレス
が与えられており、ＣＰＵモジュールはこのＩ／Ｏアド
レスを用いて各Ｉ／Ｏをアクセスする。さて、ＰＣは制
御プログラムをスキャン実行する際に、スキャン毎に全
入力モジュールからデータを読み込み、全出力モジュー
ルには制御プログラムの演算結果を出力しなければなら
ない。これを一括入出力と呼んでいる。この一括入出に
かかる時間はＩ／Ｏが多くなるほど長くなり、ＰＣのス
キャン時間を長くする、という欠点がある。
Ｃと略す）は多数のＩ／Ｏを使用する。特に大型のＰＣ
になればなるほど制御する入出力点数は多くなり、Ｉ／
Ｏの台数も増える。これらのＩ／Ｏは１台のＩ／Ｏユニ
ットには入りきれず、複数のユニットに分散して実装さ
れる。各ユニットにはＣＰＵモジュールからのＩ／Ｏバ
スが接続され、バッファモジュール等を介して、各ユニ
ット内のローカルＩ／Ｏバスに接続され、このバスにＩ
／Ｏが接続される。各Ｉ／Ｏには固有のＩ／Ｏアドレス
が与えられており、ＣＰＵモジュールはこのＩ／Ｏアド
レスを用いて各Ｉ／Ｏをアクセスする。さて、ＰＣは制
御プログラムをスキャン実行する際に、スキャン毎に全
入力モジュールからデータを読み込み、全出力モジュー
ルには制御プログラムの演算結果を出力しなければなら
ない。これを一括入出力と呼んでいる。この一括入出に
かかる時間はＩ／Ｏが多くなるほど長くなり、ＰＣのス
キャン時間を長くする、という欠点がある。
【０００３】従来のＰＣのハードウェア構成を図２に示
す。図２において７はＩ／Ｏバスバッファモジュールで
ある。従来は一括入出力時にＣＰＵ２がバスバッファ７
を介してＩ／Ｏ５を一枚ずつその入出力種別に従って読
みだし、または書き込みを行っていた。従って、Ｉ／Ｏ
の台数が増えるに従って、入出力の時間も長くなってい
た。
す。図２において７はＩ／Ｏバスバッファモジュールで
ある。従来は一括入出力時にＣＰＵ２がバスバッファ７
を介してＩ／Ｏ５を一枚ずつその入出力種別に従って読
みだし、または書き込みを行っていた。従って、Ｉ／Ｏ
の台数が増えるに従って、入出力の時間も長くなってい
た。
【０００４】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、ＰＣのＩ／Ｏユニットに一括入
出力用のモジュールを設け、この一括入出力用モジュー
ルにユニット内のＩ／Ｏの一括入出力を分担させること
により、複数のユニットにおけるＩ／Ｏの一括入出力を
並列に実行させることにより、ＰＣの全体の一括入出力
時間を短縮させ、ひいてはスキャン実行時間を短縮させ
ることを目的としている。［発明の構成］
鑑みてなされたもので、ＰＣのＩ／Ｏユニットに一括入
出力用のモジュールを設け、この一括入出力用モジュー
ルにユニット内のＩ／Ｏの一括入出力を分担させること
により、複数のユニットにおけるＩ／Ｏの一括入出力を
並列に実行させることにより、ＰＣの全体の一括入出力
時間を短縮させ、ひいてはスキャン実行時間を短縮させ
ることを目的としている。［発明の構成］
【０００５】
【課題を解決するための手段及び作用】本発明はＩ／Ｏ
を複数個納めるＩ／Ｏユニットを複数個使用するＰＣに
おいて、Ｉ／Ｏユニット内のＩ／Ｏの一括入出力を行う
為のマイクロプロセッサ（以下、μＰと略す）と、ＰＣ
のＣＰＵからデータを受取り、又、Ｉ／Ｏからの読みと
りデータをＣＰＵに渡す為のデュアルポートメモリと、
ＣＰＵからの直接入出力データ及びコマンドをバッファ
リングする為のバッファと、上記μＰからＩ／Ｏへのデ
ータ及びコマンドをバッファリングする為のバッファと
、ＣＰＵとμＰの間で、Ｉ／Ｏユニット内のＩ／Ｏバス
のバス権を調停する為のバス権制御回路からなる一括入
出力用モジュールを各Ｉ／Ｏユニットに設け、ＣＰＵか
らの指令により、一括入出力用モジュールに各Ｉ／Ｏユ
ニット内のＩ／Ｏの一括入出力を代行させることにより
、各Ｉ／Ｏユニットでの一括入出力を並列に実行せしめ
、一括入出力時間の短縮を図る。ＣＰＵとＩ／Ｏ間のデ
ータの授受はデュアルポートメモリとμＰを介して行わ
れるが、Ｉ／Ｏのアクセスに比し、メモリのアクセスは
高速に実行できるので、本方式により一括入出力の高速
化が可能になる。
を複数個納めるＩ／Ｏユニットを複数個使用するＰＣに
おいて、Ｉ／Ｏユニット内のＩ／Ｏの一括入出力を行う
為のマイクロプロセッサ（以下、μＰと略す）と、ＰＣ
のＣＰＵからデータを受取り、又、Ｉ／Ｏからの読みと
りデータをＣＰＵに渡す為のデュアルポートメモリと、
ＣＰＵからの直接入出力データ及びコマンドをバッファ
リングする為のバッファと、上記μＰからＩ／Ｏへのデ
ータ及びコマンドをバッファリングする為のバッファと
、ＣＰＵとμＰの間で、Ｉ／Ｏユニット内のＩ／Ｏバス
のバス権を調停する為のバス権制御回路からなる一括入
出力用モジュールを各Ｉ／Ｏユニットに設け、ＣＰＵか
らの指令により、一括入出力用モジュールに各Ｉ／Ｏユ
ニット内のＩ／Ｏの一括入出力を代行させることにより
、各Ｉ／Ｏユニットでの一括入出力を並列に実行せしめ
、一括入出力時間の短縮を図る。ＣＰＵとＩ／Ｏ間のデ
ータの授受はデュアルポートメモリとμＰを介して行わ
れるが、Ｉ／Ｏのアクセスに比し、メモリのアクセスは
高速に実行できるので、本方式により一括入出力の高速
化が可能になる。
【０００６】又、ＣＰＵからの一括入出力開始指令をＣ
ＰＵからのバスにつながる複数の一括入出力用モジュー
ルが同時に受け取ることにより、各Ｉ／Ｏユニットでの
一括入出力のタイミングが同期化される。
ＰＵからのバスにつながる複数の一括入出力用モジュー
ルが同時に受け取ることにより、各Ｉ／Ｏユニットでの
一括入出力のタイミングが同期化される。
【０００７】
【実施例】本発明の要部構成の一実施例を図１に示す。
図１において１は一括入出力用モジュール、１−１はマ
イクロプロセッサ、１−２はバス権制御回路、１−３は
μＰ用バスバッファ、１−４はＰＣのＣＰＵ用バスバッ
ファ、１−５はデュアルポートメモリである。２はＰＣ
のＣＰＵ、３はＣＰＵのバス、４はＩ／Ｏバス、５は入
出力モジュール、６はＩ／Ｏユニットである。
イクロプロセッサ、１−２はバス権制御回路、１−３は
μＰ用バスバッファ、１−４はＰＣのＣＰＵ用バスバッ
ファ、１−５はデュアルポートメモリである。２はＰＣ
のＣＰＵ、３はＣＰＵのバス、４はＩ／Ｏバス、５は入
出力モジュール、６はＩ／Ｏユニットである。
【０００８】本実施例では、ＣＰＵ２はまず出力すべき
データを各一括入出力用モジュール１のデュアルポート
メモリ１−５に書き込む。この書き込みはメモリアドレ
スを使用して行われるので、高速に実行できる。又、バ
ス権制御回路１−２にはアドレスデコーダが含まれてお
り、ＣＰＵ２が出力したアドレスに従って、対応するＩ
／Ｏユニットに分散して書き込みが行われる。
データを各一括入出力用モジュール１のデュアルポート
メモリ１−５に書き込む。この書き込みはメモリアドレ
スを使用して行われるので、高速に実行できる。又、バ
ス権制御回路１−２にはアドレスデコーダが含まれてお
り、ＣＰＵ２が出力したアドレスに従って、対応するＩ
／Ｏユニットに分散して書き込みが行われる。
【０００９】次にＣＰＵ２は全一括入出力用モジュール
１に対して起動指令を出力する。この起動出力は全一括
入出力用モジュール１に対して、共通のアドレスを使用
しており、バス権制御回路１−２がこの指令をデコード
すると、μＰ１−１に対して割り込み信号を出力する。 この割り込み信号を入力するとμＰ１−１は一括入出力
を開始する。μＰ１−１はローカルＩ／Ｏバス４を介し
てＩ／Ｏ５をアクセスしていく。このとき、バス権制御
回路１−２はＩ／Ｏバス４のバス権調停を行い、μＰ１
−１にバス権を与えている。そして出力モジュールには
デュアルポートメモリ１−５に書き込まれたデータを出
力し、入力モジュールから読みだしたデータはデュアル
ポートメモリ１−５に書き込む。そして全モジュールの
アクセスが終了するとバス権制御回路内のステータスレ
ジスタに完了フラグをセットして、ＣＰＵ２からの読み
とりを待つ。ＣＰＵ２は各一括入出力モジュール１のス
テータスを監視しており、完了フラグがセットされると
デュアルポートメモリ１−５から入力データを読み出す
。このようにして一回の一括入出力を完了する。一般に
Ｉ／Ｏのアクセスはメモリのアクセスよりも、時間がか
かるので、いったんメモリを介した一括入出力を行った
としても、複数個のＩ／Ｏユニットにおいて並列にＩ／
Ｏの入出力を行えば、全体の一括入出力時間を十分に早
くすることができる。
１に対して起動指令を出力する。この起動出力は全一括
入出力用モジュール１に対して、共通のアドレスを使用
しており、バス権制御回路１−２がこの指令をデコード
すると、μＰ１−１に対して割り込み信号を出力する。 この割り込み信号を入力するとμＰ１−１は一括入出力
を開始する。μＰ１−１はローカルＩ／Ｏバス４を介し
てＩ／Ｏ５をアクセスしていく。このとき、バス権制御
回路１−２はＩ／Ｏバス４のバス権調停を行い、μＰ１
−１にバス権を与えている。そして出力モジュールには
デュアルポートメモリ１−５に書き込まれたデータを出
力し、入力モジュールから読みだしたデータはデュアル
ポートメモリ１−５に書き込む。そして全モジュールの
アクセスが終了するとバス権制御回路内のステータスレ
ジスタに完了フラグをセットして、ＣＰＵ２からの読み
とりを待つ。ＣＰＵ２は各一括入出力モジュール１のス
テータスを監視しており、完了フラグがセットされると
デュアルポートメモリ１−５から入力データを読み出す
。このようにして一回の一括入出力を完了する。一般に
Ｉ／Ｏのアクセスはメモリのアクセスよりも、時間がか
かるので、いったんメモリを介した一括入出力を行った
としても、複数個のＩ／Ｏユニットにおいて並列にＩ／
Ｏの入出力を行えば、全体の一括入出力時間を十分に早
くすることができる。
【００１０】ＣＰＵ２がＩ／Ｏ５を直接アクセスしたい
ときにはＩ／Ｏアドレスを使用して、アクセスする。Ｉ
／Ｏアドレスを入力するとバス権制御回路１−２がμＰ
１−１との間でＩ／Ｏバス４のバス権の調停を行い、Ｃ
ＰＵ２にバス権を与える。このときバスバッファ１−４
がイネーブルになり、ＣＰＵはＩ／Ｏ５を直接アクセス
することが可能になる。
ときにはＩ／Ｏアドレスを使用して、アクセスする。Ｉ
／Ｏアドレスを入力するとバス権制御回路１−２がμＰ
１−１との間でＩ／Ｏバス４のバス権の調停を行い、Ｃ
ＰＵ２にバス権を与える。このときバスバッファ１−４
がイネーブルになり、ＣＰＵはＩ／Ｏ５を直接アクセス
することが可能になる。
【００１１】なお、上記の説明では一括入出力用モジュ
ールがモジュールとして独立しているような構成をとっ
ていたが、このモジュールの回路をＩ／Ｏユニットのマ
ザーボードに含める構成をとることも可能であることは
言うまでもない。
ールがモジュールとして独立しているような構成をとっ
ていたが、このモジュールの回路をＩ／Ｏユニットのマ
ザーボードに含める構成をとることも可能であることは
言うまでもない。
【００１２】
【発明の効果】以上に説明したように、本発明のプログ
ラマブルコントローラによれば、複数Ｉ／Ｏユニットの
Ｉ／Ｏの一括入出力を並列に実行することが可能であり
、一括入出力時間を短縮することが可能である。また、
ＰＣから全一括入出力用モジュールに一斉に起動指令を
出力することができるので、全Ｉ／Ｏユニット出の一括
入出力の同期化が可能である。またこのことにより、Ｃ
ＰＵがＩ／Ｏ一台ずつに入出力を行っていく方式に比較
して、全Ｉ／Ｏでの入出力の時間差をより少なくするこ
とが可能である。
ラマブルコントローラによれば、複数Ｉ／Ｏユニットの
Ｉ／Ｏの一括入出力を並列に実行することが可能であり
、一括入出力時間を短縮することが可能である。また、
ＰＣから全一括入出力用モジュールに一斉に起動指令を
出力することができるので、全Ｉ／Ｏユニット出の一括
入出力の同期化が可能である。またこのことにより、Ｃ
ＰＵがＩ／Ｏ一台ずつに入出力を行っていく方式に比較
して、全Ｉ／Ｏでの入出力の時間差をより少なくするこ
とが可能である。
【図１】本発明によるプログラマブルコントローラの要
部構成を示す実施例図。
部構成を示す実施例図。
【図２】従来のＰＣの要部構成を示すブロック図。
１…一括入出力用モジュール
１−１…マイクロプロセッサ
１−２…バス権制御回路
１−３…マイクロプロセッサ用バスバッファ１−４…Ｐ
Ｃ−ＣＰＵ用バスバッファ １−５…デュアルボールメモリ ２…ＰＣ−ＣＰＵ ３…ＣＰＵバス ４…Ｉ／Ｏバス ５…Ｉ／Ｏ ６…Ｉ／Ｏユニット ７…バスバッファモジュール
Ｃ−ＣＰＵ用バスバッファ １−５…デュアルボールメモリ ２…ＰＣ−ＣＰＵ ３…ＣＰＵバス ４…Ｉ／Ｏバス ５…Ｉ／Ｏ ６…Ｉ／Ｏユニット ７…バスバッファモジュール
Claims (2)
- 【請求項１】 複数の入出力モジュールをＩ／Ｏバス
で接続した入出力ユニットと、該入出力モジュールに対
してデータの入出力を行うＣＰＵモジュールを備えたプ
ログラマブルコントローラにおいて、該入出力ユニット
内の入出力モジュールに対しデータの入出力を実行する
マイクロプロセッサと、該ＣＰＵモジュールと該マイク
ロプロセッサの双方からアクセス可能なデュアルポート
メモリと、該ＣＰＵモジュールのアドレス、データバス
と該マイクロプロセッサのアドレス、データバスを該Ｉ
／Ｏバスに接続する各々のバッファ回路と、該Ｉ／Ｏバ
スのバス権を調停するバス権制御回路からなる一括入出
力用モジュールを設け、該ＣＰＵモジュールが入出力ユ
ニットの入出力モジュールに対しデータの入出力を行う
際に、該入出力ユニット内のデュアルポートメモリにデ
ータを一括入出力せしめ該入出力ユニット内のマイクロ
プロセッサにデュアルポートメモリと入出力モジュール
間でデータの入出力を実行させ、該ＣＰＵモジュールが
複数の入出力ユニットの入出力モジュールに対し高速に
データの入出力を行うことを特徴とするプログラマブル
コントローラ。 - 【請求項２】 該ＣＰＵモジュールからの起動指令に
より該一括入出力用モジュールに同時にデータの入出力
を開始させ、一括入出力の同期化を図ったことを特徴と
する請求項１記載のプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3088149A JP2962431B2 (ja) | 1991-04-19 | 1991-04-19 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3088149A JP2962431B2 (ja) | 1991-04-19 | 1991-04-19 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04319703A true JPH04319703A (ja) | 1992-11-10 |
| JP2962431B2 JP2962431B2 (ja) | 1999-10-12 |
Family
ID=13934880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3088149A Expired - Lifetime JP2962431B2 (ja) | 1991-04-19 | 1991-04-19 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2962431B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009187152A (ja) * | 2008-02-05 | 2009-08-20 | Yokogawa Electric Corp | プログラマブルロジックコントローラ |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55118307U (ja) * | 1979-02-15 | 1980-08-21 | ||
| JPS6231339U (ja) * | 1985-08-08 | 1987-02-25 | ||
| JPS62158396U (ja) * | 1986-03-31 | 1987-10-07 | ||
| JPS63176228U (ja) * | 1987-05-07 | 1988-11-15 | ||
| JPS6451231U (ja) * | 1987-09-24 | 1989-03-29 | ||
| JPS6451232U (ja) * | 1987-09-24 | 1989-03-29 | ||
| JP3074424U (ja) * | 1999-11-25 | 2001-01-19 | 四維企業股▲ふん▼有限公司 | 趣味性接着テープ |
-
1991
- 1991-04-19 JP JP3088149A patent/JP2962431B2/ja not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55118307U (ja) * | 1979-02-15 | 1980-08-21 | ||
| JPS6231339U (ja) * | 1985-08-08 | 1987-02-25 | ||
| JPS62158396U (ja) * | 1986-03-31 | 1987-10-07 | ||
| JPS63176228U (ja) * | 1987-05-07 | 1988-11-15 | ||
| JPS6451231U (ja) * | 1987-09-24 | 1989-03-29 | ||
| JPS6451232U (ja) * | 1987-09-24 | 1989-03-29 | ||
| JP3074424U (ja) * | 1999-11-25 | 2001-01-19 | 四維企業股▲ふん▼有限公司 | 趣味性接着テープ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009187152A (ja) * | 2008-02-05 | 2009-08-20 | Yokogawa Electric Corp | プログラマブルロジックコントローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2962431B2 (ja) | 1999-10-12 |
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Legal Events
| Date | Code | Title | Description |
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