JPH07117935B2 - 割込み検出方式 - Google Patents
割込み検出方式Info
- Publication number
- JPH07117935B2 JPH07117935B2 JP60016808A JP1680885A JPH07117935B2 JP H07117935 B2 JPH07117935 B2 JP H07117935B2 JP 60016808 A JP60016808 A JP 60016808A JP 1680885 A JP1680885 A JP 1680885A JP H07117935 B2 JPH07117935 B2 JP H07117935B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- interrupt signal
- output
- output devices
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、複数の入出力装置と、これら入出力装置を
制御する制御装置とを備えた計算機システムに係り、特
に入出力装置から処理開始要求のための信号、或は処理
終了を通知する信号、いわゆる割込み信号が発行された
際に、その発行元を判断する割込み検出方式に関する。
制御する制御装置とを備えた計算機システムに係り、特
に入出力装置から処理開始要求のための信号、或は処理
終了を通知する信号、いわゆる割込み信号が発行された
際に、その発行元を判断する割込み検出方式に関する。
［発明の技術的背景］ 一般に計算機システムでは、複数の入出力装置と、これ
ら入出力装置を制御する制御装置との間では、入出力装
置から発行される割込み信号を制御装置が検出し、制御
装置からは割込み信号発行元の装置番号を調べるための
操作が行なわれる。
ら入出力装置を制御する制御装置との間では、入出力装
置から発行される割込み信号を制御装置が検出し、制御
装置からは割込み信号発行元の装置番号を調べるための
操作が行なわれる。
上記した操作は、一般にデイジィチェインと称される方
式を利用して行なわれていた。このデイジィチェイン方
式を適用する計算機システムでは、第２図に示すよう
に、各入出力装置11−0,11−1,…11−ｎからの割込み信
号をワイヤードORして制御装置12に伝達するための共通
割込み信号ライン13と、割込み信号発行元検出用の信号
を次段に伝達する信号ライン14−0,14−1,…14−ｎと、
制御装置12及び入出力装置11−０〜11−ｎ間のデータ転
送の用に供せられる例えば８ビット幅のデータバス15が
用意されている。制御装置12および入出力装置11−０は
信号ライン14−０により相互接続され、入出力装置11−
0,11−１は信号ライン14−１により相互接続されてい
る。同様に、入出力装置11−１と図示せぬ次段の入出力
装置は信号ライン14−２により相互接続されている。
式を利用して行なわれていた。このデイジィチェイン方
式を適用する計算機システムでは、第２図に示すよう
に、各入出力装置11−0,11−1,…11−ｎからの割込み信
号をワイヤードORして制御装置12に伝達するための共通
割込み信号ライン13と、割込み信号発行元検出用の信号
を次段に伝達する信号ライン14−0,14−1,…14−ｎと、
制御装置12及び入出力装置11−０〜11−ｎ間のデータ転
送の用に供せられる例えば８ビット幅のデータバス15が
用意されている。制御装置12および入出力装置11−０は
信号ライン14−０により相互接続され、入出力装置11−
0,11−１は信号ライン14−１により相互接続されてい
る。同様に、入出力装置11−１と図示せぬ次段の入出力
装置は信号ライン14−２により相互接続されている。
第２図のシステムにおいて、例えば入出力装置11−１が
割込み信号を発行したものとする。入出力装置11−１か
らの割込み信号は、共通割込み信号ライン13を介して制
御装置12に伝達される。制御装置12は、共通割込み信号
ライン13上の割込み信号を検出すると、信号ライン14−
０をONする。信号ライン14−０がONすると、入出力装置
11−０は、自装置内からの割込み信号発生の有無を調
べ、この例のように割込み信号を発生していない場合
（即ち割込み信号発行元でない場合）には、信号ライン
14−１をONする。入出力装置11−１は、信号ライン14−
１がONすると、自装置内からの割込み信号発生の有無を
調べる。入出力装置11−１は、この例のように割込み信
号を発生している場合、（入出力装置11−０とは異な
り）次段の入出力装置（図示せず）への信号ライン14−
２をONする動作を実行せず、データバス15に自装置の装
置番号情報（いわゆる機器アドレス）を出力する。この
とき入出力装置11−１は、割込み信号の出力を停止す
る。制御装置12は、データバス15上の装置番号情報を取
込むことにより、割込み信号発生元を判断する。
割込み信号を発行したものとする。入出力装置11−１か
らの割込み信号は、共通割込み信号ライン13を介して制
御装置12に伝達される。制御装置12は、共通割込み信号
ライン13上の割込み信号を検出すると、信号ライン14−
０をONする。信号ライン14−０がONすると、入出力装置
11−０は、自装置内からの割込み信号発生の有無を調
べ、この例のように割込み信号を発生していない場合
（即ち割込み信号発行元でない場合）には、信号ライン
14−１をONする。入出力装置11−１は、信号ライン14−
１がONすると、自装置内からの割込み信号発生の有無を
調べる。入出力装置11−１は、この例のように割込み信
号を発生している場合、（入出力装置11−０とは異な
り）次段の入出力装置（図示せず）への信号ライン14−
２をONする動作を実行せず、データバス15に自装置の装
置番号情報（いわゆる機器アドレス）を出力する。この
とき入出力装置11−１は、割込み信号の出力を停止す
る。制御装置12は、データバス15上の装置番号情報を取
込むことにより、割込み信号発生元を判断する。
［背景技術の問題点］ 上記したデイジィチェイン方式を適用した従来の割込み
検出方式では、以下に示す種々の問題点があった。
検出方式では、以下に示す種々の問題点があった。
複数の入出力装置から同時に割込み信号が発生して
も、１回の操作では、１つの入出力装置からの割込みと
しか判断されない。
も、１回の操作では、１つの入出力装置からの割込みと
しか判断されない。
制御装置に直結している入出力装置からの割込み信
号が最も優先度が高くなり、以下入出力装置の接続順に
優先度が決定されてしまう。このため、優先度が低い装
置からの割込み処理が遅れてしまう。
号が最も優先度が高くなり、以下入出力装置の接続順に
優先度が決定されてしまう。このため、優先度が低い装
置からの割込み処理が遅れてしまう。
途中の入出力装置が障害、或は保守点検等で切断さ
れると、次段以降の入出力装置の割込み処理が不可能と
なる。
れると、次段以降の入出力装置の割込み処理が不可能と
なる。
装置番号情報を転送するには、或る程度のビット幅
を有するバスが必要である。
を有するバスが必要である。
［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的
は、複数の入出力装置から同時に割込み信号が発行され
ても、１回の操作でその旨が判断でき、しかも割込み信
号発行元も判断できる割込み検出方式を提供することに
ある。
は、複数の入出力装置から同時に割込み信号が発行され
ても、１回の操作でその旨が判断でき、しかも割込み信
号発行元も判断できる割込み検出方式を提供することに
ある。
この発明の他の目的は、システムから切断された入出力
装置が存在しても、残りの入出力装置の割込み処理に何
等悪影響を与えない割込み検出方式を提供することにあ
る。
装置が存在しても、残りの入出力装置の割込み処理に何
等悪影響を与えない割込み検出方式を提供することにあ
る。
この発明の更に他の目的は、割込み処理の優先度制御が
柔軟に行なえるようにすることにある。
柔軟に行なえるようにすることにある。
この発明の更に他の目的は、割込み信号発生元を通知す
る信号ラインの簡略化が図れるようにすることにある。
る信号ラインの簡略化が図れるようにすることにある。
［発明の概要］ この発明では、複数の入出力装置のそれぞれにシフトレ
ジスタを設け、入出力装置が割込み信号を発行する場合
に、その装置内のシフトレジスタにおける装置識別用特
定ビットをセットするようにしている。また、この発明
では、入出力装置からの割込み信号に応じ、上記複数の
入出力装置内の各シフトレジスタを同一タイミングでシ
フト制御する制御装置と、上記複数の入出力装置内の各
シフトレジスタからのシフトビットを上記制御装置にシ
リアル転送するためのデータ転送ラインとを設けてお
り、このデータ転送ラインを介して転送されるシリアル
データに応じて、制御装置が割込み信号発行元を判断す
る構成となっている。
ジスタを設け、入出力装置が割込み信号を発行する場合
に、その装置内のシフトレジスタにおける装置識別用特
定ビットをセットするようにしている。また、この発明
では、入出力装置からの割込み信号に応じ、上記複数の
入出力装置内の各シフトレジスタを同一タイミングでシ
フト制御する制御装置と、上記複数の入出力装置内の各
シフトレジスタからのシフトビットを上記制御装置にシ
リアル転送するためのデータ転送ラインとを設けてお
り、このデータ転送ラインを介して転送されるシリアル
データに応じて、制御装置が割込み信号発行元を判断す
る構成となっている。
［発明の実施例］ 第１図はこの発明の一実施例に係る計算機システムの要
部構成を示すもので、主記憶装置などは省略されてい
る。第１図において、21−0,21−1,…21−ｎは入出力装
置、22は入出力装置21−０〜21−ｎを制御する制御装置
である。この実施例において、ｎは15である。即ち、こ
の実施例は、16台の入出力装置を備えた計算機システム
に実施した場合である。入出力装置21−0,21−1,…21−
ｎ（ｎ＝15）の装置番号は、例えば0,1,…15である。即
ち入出力装置21−ｉ（ｉ＝0,1,…ｎ）の装置番号はｉで
ある。入出力装置21−０〜21−ｎは、ｍビットのシフト
レジスタ23を有している。ｍはｍ≧ｎ＋１を満足する整
数である。即ち、シフトレジスタ23のビット長は、接続
入出力装置台数分と同じか、それ以上であることが要求
される。この実施例ではｍ＝ｎ＋１＝16である。即ち、
この実施例におけるシフトレジスタ23のビット長は、入
出力装置台数（ｎ＋１）と同じ16である。
部構成を示すもので、主記憶装置などは省略されてい
る。第１図において、21−0,21−1,…21−ｎは入出力装
置、22は入出力装置21−０〜21−ｎを制御する制御装置
である。この実施例において、ｎは15である。即ち、こ
の実施例は、16台の入出力装置を備えた計算機システム
に実施した場合である。入出力装置21−0,21−1,…21−
ｎ（ｎ＝15）の装置番号は、例えば0,1,…15である。即
ち入出力装置21−ｉ（ｉ＝0,1,…ｎ）の装置番号はｉで
ある。入出力装置21−０〜21−ｎは、ｍビットのシフト
レジスタ23を有している。ｍはｍ≧ｎ＋１を満足する整
数である。即ち、シフトレジスタ23のビット長は、接続
入出力装置台数分と同じか、それ以上であることが要求
される。この実施例ではｍ＝ｎ＋１＝16である。即ち、
この実施例におけるシフトレジスタ23のビット長は、入
出力装置台数（ｎ＋１）と同じ16である。
入出力装置21−０〜21−ｎおよび制御装置22は、データ
転送ライン24、シフト制御ライン25および共通割込み信
号ライン26により接続される。データ転送ライン24は、
入出力装置21−０〜21−ｎおよび制御装置22間のデータ
転送の用に供され、シフト制御ライン25は、制御装置22
から入出力装置21−０〜21−ｎ内の各シフトレジスタ23
を制御するのに用いられる。また、共通割込み信号ライ
ン26は、入出力装置21−０〜21−ｎから発行される割込
み信号をワイヤードORして制御装置22に通知するのに用
いられる。
転送ライン24、シフト制御ライン25および共通割込み信
号ライン26により接続される。データ転送ライン24は、
入出力装置21−０〜21−ｎおよび制御装置22間のデータ
転送の用に供され、シフト制御ライン25は、制御装置22
から入出力装置21−０〜21−ｎ内の各シフトレジスタ23
を制御するのに用いられる。また、共通割込み信号ライ
ン26は、入出力装置21−０〜21−ｎから発行される割込
み信号をワイヤードORして制御装置22に通知するのに用
いられる。
次に、この発明の一実施例の動作を説明する。第１図の
計算機システムでは、入出力装置21−ｉ（ｉ＝0,1,…
ｎ）内で割込み処理要求が発生すると、同装置21−ｉは
自装置内のシフトレジスタ23における装置番号ｉに対応
するビット、例えばビットｉをONする。即ち、装置番号
０の入出力装置21−０で割込み処理要求が発生した場
合、同装置21−０はシフトレジスタ23のビット０をON
し、装置番号１の入出力装置21−１で割込み処理要求が
発生した場合、同装置21−１はシフトレジスタ23のビッ
ト１をONする。同様に、装置番号ｎ（ｎ＝15）の入出力
装置21−ｎ（ｎ＝15）で割込み処理要求が発生した場
合、同装置21−ｎはシフトレジスタ23のビットｎ（ビッ
ト15）をONする。入出力装置21−０〜21−ｎの装置番号
は、それぞれ異なっており、したがってたとえ全ての入
出力装置21−０〜21−ｎで同時に割込み処理要求が発生
しても、対応するシフトレジスタ23におけるONビット位
置は異なる。
計算機システムでは、入出力装置21−ｉ（ｉ＝0,1,…
ｎ）内で割込み処理要求が発生すると、同装置21−ｉは
自装置内のシフトレジスタ23における装置番号ｉに対応
するビット、例えばビットｉをONする。即ち、装置番号
０の入出力装置21−０で割込み処理要求が発生した場
合、同装置21−０はシフトレジスタ23のビット０をON
し、装置番号１の入出力装置21−１で割込み処理要求が
発生した場合、同装置21−１はシフトレジスタ23のビッ
ト１をONする。同様に、装置番号ｎ（ｎ＝15）の入出力
装置21−ｎ（ｎ＝15）で割込み処理要求が発生した場
合、同装置21−ｎはシフトレジスタ23のビットｎ（ビッ
ト15）をONする。入出力装置21−０〜21−ｎの装置番号
は、それぞれ異なっており、したがってたとえ全ての入
出力装置21−０〜21−ｎで同時に割込み処理要求が発生
しても、対応するシフトレジスタ23におけるONビット位
置は異なる。
入出力装置21−ｉは、上記したように自装置内のシフト
レジスタ23のビットｉをONした場合、これと同時に共通
割込み信号ライン26をONする。即ち入出力装置21−ｉ
は、シフトレジスタ23に対するON動作と同時に、共通割
込み信号ライン26に割込み信号を出力する。入出力装置
21−ｉからの割込み信号は、他の入出力装置からの割込
み信号と共通割込み信号ライン26によりワイヤードORさ
れ、制御装置22に通知される。即ち、第１図の計算機シ
ステムでは、（第２図のシステムと同様に）どの入出力
装置から割込み信号が発生しても、その旨が制御装置22
に通知される。
レジスタ23のビットｉをONした場合、これと同時に共通
割込み信号ライン26をONする。即ち入出力装置21−ｉ
は、シフトレジスタ23に対するON動作と同時に、共通割
込み信号ライン26に割込み信号を出力する。入出力装置
21−ｉからの割込み信号は、他の入出力装置からの割込
み信号と共通割込み信号ライン26によりワイヤードORさ
れ、制御装置22に通知される。即ち、第１図の計算機シ
ステムでは、（第２図のシステムと同様に）どの入出力
装置から割込み信号が発生しても、その旨が制御装置22
に通知される。
さて、制御装置22は、入出力装置21−０〜21−ｎのいず
れかにより共通割込み信号ライン26がONされると、割込
み信号発生元装置番号を調べるために、シフト制御ライ
ン25を用いて、入出力装置21−０〜21−ｎ内の各シフト
レジスタ23を、同一タイミングで例えばシフトレジスタ
23のビット長分だけ順次シフトさせ、その保持情報をシ
リアル出力するよう指示する。これにより、入出力装置
21−０〜21−ｎ内の各シフトレジスタ23の保持データ
が、１ビットずつ同一タイミングでシフトされる。各シ
フトレジスタ23のシリアル出力端子は、オープン・コレ
クタのドライバゲート（図示せず）を介してデータ転送
ライン24に接続されている。しかして、各シフトレジス
タ23（のシリアル出力端子）からのシフトアウトデータ
はデータ転送ライン24に出力され、同ライン24でワイヤ
ードORされて制御装置22に転送される。これにより、制
御装置22には、入出力装置21−０〜21−ｎ内の各シフト
レジスタ23の各ビット０（のビットデータ）のワイヤー
ドORされたビットがまず転送され、続いて各ビット１の
ワイヤードORされたビットが、そして最後に各ビットｎ
（ｎ＝15）のワイヤードORされたビットが、データ転送
ライン24経由で制御装置22に転送される。即ち、共通割
込み信号ライン26がONされた場合、制御装置22による
（シフト制御ライン25を介しての）シフト制御により、
入出力装置21−０〜21n内の各シフトレジスタ23の保持
データがビット対応でワイヤードORされたデータが、制
御装置22にシリアル転送される。
れかにより共通割込み信号ライン26がONされると、割込
み信号発生元装置番号を調べるために、シフト制御ライ
ン25を用いて、入出力装置21−０〜21−ｎ内の各シフト
レジスタ23を、同一タイミングで例えばシフトレジスタ
23のビット長分だけ順次シフトさせ、その保持情報をシ
リアル出力するよう指示する。これにより、入出力装置
21−０〜21−ｎ内の各シフトレジスタ23の保持データ
が、１ビットずつ同一タイミングでシフトされる。各シ
フトレジスタ23のシリアル出力端子は、オープン・コレ
クタのドライバゲート（図示せず）を介してデータ転送
ライン24に接続されている。しかして、各シフトレジス
タ23（のシリアル出力端子）からのシフトアウトデータ
はデータ転送ライン24に出力され、同ライン24でワイヤ
ードORされて制御装置22に転送される。これにより、制
御装置22には、入出力装置21−０〜21−ｎ内の各シフト
レジスタ23の各ビット０（のビットデータ）のワイヤー
ドORされたビットがまず転送され、続いて各ビット１の
ワイヤードORされたビットが、そして最後に各ビットｎ
（ｎ＝15）のワイヤードORされたビットが、データ転送
ライン24経由で制御装置22に転送される。即ち、共通割
込み信号ライン26がONされた場合、制御装置22による
（シフト制御ライン25を介しての）シフト制御により、
入出力装置21−０〜21n内の各シフトレジスタ23の保持
データがビット対応でワイヤードORされたデータが、制
御装置22にシリアル転送される。
制御装置22は、データ転送ライン24経由でシリアル転送
された上記データを順次取込んで、例えば16ビットパラ
レルデータに変換する。そして制御装置22は、このパラ
レルデータの各ビットのON/OFF状態を調べることによ
り、どの入出力装置で割込み信号が発生しているかを、
即ち割込み信号発行元装置を判断する。例えば、ビット
０だけがONしていれば、制御装置22は、入出力装置21−
０〜21−ｎのうちの入出力装置21−０だけが割込み信号
を発行したものと判断する。またビット０およびビット
１の２ビットがONしていれば、制御装置22は、入出力装
置21−０〜21−ｎのうちの入出力装置21−0,21−１の２
台だけが割込み信号を発行したものと判断する。なお、
制御装置22でのデータ処理単位が例えば８ビットの場合
には、上記シリアル転送されたデータを８ビット単位で
２回パラレルデータに変換して割込み信号発行元装置を
判断することも可能である。
された上記データを順次取込んで、例えば16ビットパラ
レルデータに変換する。そして制御装置22は、このパラ
レルデータの各ビットのON/OFF状態を調べることによ
り、どの入出力装置で割込み信号が発生しているかを、
即ち割込み信号発行元装置を判断する。例えば、ビット
０だけがONしていれば、制御装置22は、入出力装置21−
０〜21−ｎのうちの入出力装置21−０だけが割込み信号
を発行したものと判断する。またビット０およびビット
１の２ビットがONしていれば、制御装置22は、入出力装
置21−０〜21−ｎのうちの入出力装置21−0,21−１の２
台だけが割込み信号を発行したものと判断する。なお、
制御装置22でのデータ処理単位が例えば８ビットの場合
には、上記シリアル転送されたデータを８ビット単位で
２回パラレルデータに変換して割込み信号発行元装置を
判断することも可能である。
一方、入出力装置21−０〜21−ｎは、上記したシフト操
作終了を確認後、自装置で発生している割込み信号があ
れば、同信号をOFFする。なお、データ転送ライン24に
は、入出力装置21−０〜21−ｎ内の各シフトレジスタ23
のシリアル入力端子も（ゲートを介して）接続され、デ
ータ転送ライン24上のデータをシリアル入力可能なよう
になっているが、この発明に直接関係ないため、図示さ
れていない。
作終了を確認後、自装置で発生している割込み信号があ
れば、同信号をOFFする。なお、データ転送ライン24に
は、入出力装置21−０〜21−ｎ内の各シフトレジスタ23
のシリアル入力端子も（ゲートを介して）接続され、デ
ータ転送ライン24上のデータをシリアル入力可能なよう
になっているが、この発明に直接関係ないため、図示さ
れていない。
［発明の効果］ 以上詳述したようにこの発明によれば、次に列挙する作
用効果を奏することができる。
用効果を奏することができる。
複数の入出力装置から同時に割込み信号が発行され
ても、１回の操作でその旨が判断でき、しかも割込み信
号発行元も判断できる。
ても、１回の操作でその旨が判断でき、しかも割込み信
号発行元も判断できる。
システムから切断された入出力装置が存在しても、
残りの入出力装置の割込み処理に何等悪影響を与えな
い。
残りの入出力装置の割込み処理に何等悪影響を与えな
い。
制御装置が取込んだシフトレジスタ情報は自由に扱
えるため、割込み処理の優先度制御が簡単に行なえる。
えるため、割込み処理の優先度制御が簡単に行なえる。
割込み信号発生元装置番号に相当する情報が、１本
の信号ラインで通知できるため、装置間の配線の減少が
図れる。従って、この発明は例えばスキャンデザイン方
式を採用したVLSI,装置間の結合に有効である。
の信号ラインで通知できるため、装置間の配線の減少が
図れる。従って、この発明は例えばスキャンデザイン方
式を採用したVLSI,装置間の結合に有効である。
第１図はこの発明の一実施例に係る計算機システムのブ
ロック構成図、第２図は従来例を示すブロック図であ
る。 21−０〜21−ｎ…入出力装置、22…制御装置、23,23…
シフトレジスタ、24…データ転送ライン、25…シフト制
御ライン、26…共通割込み信号ライン。
ロック構成図、第２図は従来例を示すブロック図であ
る。 21−０〜21−ｎ…入出力装置、22…制御装置、23,23…
シフトレジスタ、24…データ転送ライン、25…シフト制
御ライン、26…共通割込み信号ライン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笹本 信夫 東京都港区西新橋１丁目18番17号 東芝エ ンジニアリング株式会社内 (56)参考文献 特開 昭55−56259（ＪＰ，Ａ)
Claims (1)
- 【請求項１】シリアルデータ転送に用いられるデータ転
送ラインと、 このデータ転送ラインとの間でシリアルデータの入出力
を行なうためのシフトレジスタを有する複数の入出力装
置であって、割込み処理要求発生時には同シフトレジス
タ中の自装置に固有のビットをセットすると共に、各装
置に共通の割込み信号ラインに割込み信号を出力する複
数の入出力装置と、 この複数の入出力装置の少なくとも１つから上記共通の
割込み信号ラインに割込み信号が出力された場合に、当
該割込み信号ライン上の割込み信号に応じて、上記複数
の入出力装置内の各シフトレジスタを同一タイミングで
シフト制御し、このシフト制御に応じて上記各シフトレ
ジスタから上記データ転送ラインを介して転送されるシ
リアルデータの各ビットの状態に応じて、割込み信号発
行元を判断する制御装置とを具備することを特徴とする
割込み検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016808A JPH07117935B2 (ja) | 1985-01-31 | 1985-01-31 | 割込み検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016808A JPH07117935B2 (ja) | 1985-01-31 | 1985-01-31 | 割込み検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61175843A JPS61175843A (ja) | 1986-08-07 |
| JPH07117935B2 true JPH07117935B2 (ja) | 1995-12-18 |
Family
ID=11926448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60016808A Expired - Lifetime JPH07117935B2 (ja) | 1985-01-31 | 1985-01-31 | 割込み検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07117935B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9921981B2 (en) * | 2013-08-24 | 2018-03-20 | Qualcomm Incorporated | Method to minimize the number of IRQ lines from peripherals to one wire |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5556259A (en) * | 1978-10-19 | 1980-04-24 | Nec Corp | Interruption circuit |
-
1985
- 1985-01-31 JP JP60016808A patent/JPH07117935B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61175843A (ja) | 1986-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0185676B1 (en) | Data processor having dynamic bus sizing | |
| US4467447A (en) | Information transferring apparatus | |
| US7328300B2 (en) | Method and system for keeping two independent busses coherent | |
| EP0094728A1 (en) | Computer system comprising a data, address and control signal bus which comprises a left bus and a right bus | |
| JPH0248747A (ja) | マイクロプロセツサ | |
| US5321400A (en) | Serial data interface circuit dealing with a plurality of receiving modes | |
| JP3068394B2 (ja) | センサシステム | |
| EP0357342A1 (en) | Processor array system | |
| JP3417448B2 (ja) | 情報処理システム | |
| JP2008198218A (ja) | コンピュータシステム及びデータ転送方法 | |
| JPH07117935B2 (ja) | 割込み検出方式 | |
| EP0635791B1 (en) | Data bus controller having a level setting circuit | |
| JP2581705B2 (ja) | 直列デ−タ転送システム | |
| JP3511804B2 (ja) | 通信端末装置 | |
| JPH01221043A (ja) | キーボード制御システム | |
| JP3086245B2 (ja) | 他系アクセス指定装置 | |
| JP2579696B2 (ja) | バッファ制御装置 | |
| JPH06337838A (ja) | ユニット実装／非実装検出方法 | |
| JP2005235216A (ja) | ダイレクト・メモリ・アクセス制御 | |
| JP3693681B2 (ja) | 演算装置 | |
| JPH02201569A (ja) | マイクロプロセッサ間通信方式 | |
| JPH11265341A (ja) | 入出力バスブリッジ装置 | |
| JP3088341B2 (ja) | バス上の高速データ転送方式 | |
| JPH05128279A (ja) | ワンチツプマイクロコンピユータ | |
| JPH05265613A (ja) | データ転送回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |