JPH07118521B2 - ２層積層キャパシタ構造を有する半導体記憶装置およびその製造方法 - Google Patents

２層積層キャパシタ構造を有する半導体記憶装置およびその製造方法

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JPH07118521B2
JPH07118521B2 JP2090041A JP9004190A JPH07118521B2 JP H07118521 B2 JPH07118521 B2 JP H07118521B2 JP 2090041 A JP2090041 A JP 2090041A JP 9004190 A JP9004190 A JP 9004190A JP H07118521 B2 JPH07118521 B2 JP H07118521B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、２層積層キャパシタ構造を有する半導体記憶
装置およびその製造方法に関するもので、特に、２層積
層キャパシタ構造で形成される多数の電極間を相互接続
するためのコンタクトホールを形成するとき、コンタク
トホール壁面にも誘電体膜を形成して、キャパシタ容量
を増大させた２層積層キャパシタ構造を有する半導体記
憶装置およびその製造方法に関するものである。
［従来の技術］ DRAM半導体記憶装置は集積度の増加によりキャパシタ構
造がトレンチ型および積層型構造に大きく分類されて現
在まで種々な構造等が開発されて来た。積層型キャパシ
タ構造の場合、集積度増加による単位セルの面積が縮小
されキャパシタの容量側面で限界に達する。このような
キャパシタ容量に対する限界を克服するため、１例とし
てプレート電極が電荷保存電極を中心に上下にサンドウ
ィッチされた２層キャパシタ構造で形成する方法と、ま
た他の１例としては第１次及び第２次電荷保存電極がプ
レート電極を中心に上下にサンドウィッチされた２層積
層キャパシタ構造で形成する方法が提示された。
従来の２層積層キャパシタの形成方法は上記１例の電荷
保存電極とドレーン電極を接触させるためドレーン電極
の上のプレート電極の一定部分にコンタクトホールを形
成するか、上記のまた他の例の第２次電荷保存電極と第
１次電荷保存電極を相互に連結させるため第１次電荷保
存電極の上部のプレート電極の一定部分にコンクトホー
ルを形成する時に、上記コンタクトホールの側壁（プレ
ートと電極側壁）に酸化膜スペーサを形成することで、
プレート電極と電荷保存電極間との短絡（ショート:Sho
rt）を防止しながらコンタクトしようとする夫々の電極
等を相互接触させた。
［発明が解決しようとする課題］ しかし、上記コンタクトホールの側面に酸化膜スペーサ
を形成することで、酸化膜スペーサは誘電体に使用でき
ないことにより酸化膜スペーサの側壁分だけキャパシタ
の有効表面積が減少した。
従って、本発明は上記の従来の種々の実施例の構造と同
一な２層積層キャパシタ構造より、キャパシタ容量を増
大させるためコンタクトホール側壁に絶縁膜スペーサを
形成する代わりに誘電体膜を形成して、キャパシタ有効
面積を増大させた２層積層キャパシタを有する半導体記
憶装置および其の製造方法を供することにその目的があ
る。
従って、本発明は従来の２層積層キャパシタの構造より
コンタクトホール側面に形成される誘電体の表面積分だ
けより大きいキャパシタ容量を得ることができる。
［課題を解決するための手段］ このような目的を達成するために、本発明の一つの特徴
は、 シリコン基板上にゲート電極及びゲート電極線、ソース
およびドレーン領域が形成され、これらの上部に絶縁用
酸化膜が形成されたMOSFETと上記MOSFETドレーン領域に
電気的に接続されるように構成した２層の積層キャパシ
タ構造で成る半導体記憶装置の製造方法において、 上記２層の積層キャラシタを形成する工程は、 上記ゲート電極の上部の一部でドレーン領域上部を介し
てゲート電極線上部の絶縁用酸化膜上に第１プレート電
極を形成する段階と、 上記第１プレート電極の上部の一部に第１誘電体膜を形
成して後、全体の表面上に第１電荷保存電極用の伝導物
質層を形成し、上記ドレーン領域の上部に形成された第
１電荷保存電極用の伝導物質層、第１誘電体膜、第１プ
レート電極および絶縁用酸化膜の一部を形成する段階
と、 上記全体の表面上に第２誘電体膜およびスペーサ用の伝
導物質を形成し、上記スペーサ用の伝導物質を非等方性
エッチングによってコンタクトホール壁面に伝導物価ス
ペーサを形成する段階と、 上記第１電荷保存電極用の伝導物質層の上部およびドレ
ーン領域の上部の露呈された第２誘電体膜を除いての
ち、露呈された全体表面上に第２電荷保存電極用の伝導
物質層を形成して、相互に接続された上記第１およひ他
に電荷保存電極用の伝導物質層をマスクパターン工程に
よって電荷保存電極を形成し、これによって上記電荷保
存電極が側面壁に誘電体膜が形成されたコンタクトホー
ルを介して上記ドレーン領域に電気的に接続される段階
と、 上記電荷保存電極の上部に第３誘電体膜を形成し、その
上部には第２プレート電極を形成するのを特徴とする。
このような目的を達成するため、本発明の他の特徴は、 シリコン基板上にゲート電極およびゲート電極線、ソー
スおよびドレーン領域が形成され、これら上部に絶縁用
酸化膜が形成されたMOSFETと、上記MOSFETのドレーン領
域に電気的に接続できるように構成した２層積層キャパ
シタ構造でなる半導体記憶装置の製造方法において、 上記２層積層キャパシタを形成する工程は、 上記ゲート電極の上部でドレーン領域の上部を介してゲ
ート電極線上部の絶縁用酸化膜上に第１プレート電極を
形成する段階と、 上記ゲート領域の上部に形成された第１プレート電極お
よび絶縁用酸化膜の一部をコンタクトマスクパターン処
理によって順次に食刻してコンタクトを形成する段階
と、 上記第１プレート電極の上部およびコンタクトホール上
部に第１誘電体膜を形成し、上記露呈された全体表面上
に第１電荷保存電極用の伝導物質層を形成する段階と、 上記第１電荷保存電極用の伝導物質層の上部に窒化膜を
除き、上記露呈された第１電荷保存電極用の伝導物質層
の上部に熱的酸化膜を成長する段階と、 上記熱的酸化膜をマスク層に用いて上記コンタクトホー
ル内に残っている窒化膜をエッチングして露呈されたコ
ンタクトホールの下部にある第１電荷保存電極用の伝導
物質層を食刻して後、上記熱的酸化膜と上記コンタクト
ホール下部に露呈された第１誘電体を除く段階と、 上記第１酸化保存電極用の伝導物質層およびドレーン領
域の上部に第２電荷保存電極用の伝導物質層を形成し
て、相互に接続された上記第１および第２電荷保存電極
用伝導物質層をマスクパターン工程によって、上記第１
誘電体膜の上部の一部にかけて電荷保存電極を形成し、
それによって上記電荷保存電極が側面壁に誘電体膜が形
成されたコンタクトホールを介して上記ドレーン領域に
電気的に接続される段階と、 上記電荷保存電極の上部に第２誘電体膜を形成し、その
上部には第２プレート電極を形成したのを特徴とする。
このような目的を達成するために、本発明の他の特徴に
よると、 シリコン基板上にゲート電極およびゲート電極線、ソー
スおよびドレーン領域が形成され、これらの上部に絶縁
用酸化膜が形成されたMOSFETと、上記MOSFETのドレーン
領域に電気的に接続されるように構成した２層積層キャ
パシタ構造である半導体記憶装置の製造方法において、 上記２層積層キャパシタを形成する工程は、 上記ドレーン領域の上部の絶縁用酸化膜の一部をパター
ン工程で除き、上記絶縁用酸化膜および露呈されたドレ
ーン領域の上部に第１電荷保存電極を形成する段階と、 上記第１電荷保存電極の上部に第１誘電体膜を形成し、
その上部にはプレート電極を形成する段階と、 上記プレート電極の上部に第２誘電体膜を形成しての
ち、その上部に第２電荷保存電極用の伝導物質層を形成
し、上記ゲート電極線の上部に形成された第２電荷保存
電極用の伝導物質層、第２誘電体膜、プレート電極およ
び第１誘電体膜の一部をコンタクトパターン処理によっ
て順次に食刻してコンタクトホールを形成する段階と、 上記全体の表面上に第２誘電体膜およひスペーサ用伝導
物質を形成し、上記スペーサ用伝導物質を非等方性エッ
チングによってコンタクトホール壁面に伝導物質スペー
サを形成する段階と、 上記第２電荷保存電極用の伝導物質層の上部およびコン
タクトホールの底部上の露呈された第３誘電体膜を除い
てのち、露呈された全体表面上に第３電荷保存電極用の
伝導物質層を形成し、相互に接続された上記第２および
第３電荷保存電極用の伝導物質層をマスクパターン工程
によって第２電荷保存電極を形成し、それによって上記
第２電荷保存電極が側面壁に誘電体膜を介して上記ドレ
ーン領域に電気的に接続されるようにしたのを特徴とす
る。
このような目的を達成するために、本発明の他の特徴
は、 シリコン基板上にゲート電極およびゲート電極線、ソー
スおよびドレーン領域が形成され、これら上部に絶縁用
酸化膜が形成されたMOSFETと、上記MOSFETのドレーン領
域に電気的に接続されるように構成した２層積層キャパ
シタ構造で成る半導体記憶装置の製造方法において、 上記２層積層キャパシタを形成する工程は、 上記ドレーン領域の上部の絶縁用酸化膜および露呈され
たドレーン領域の上部第１電荷保存電極を形成する段階
と、 上記第１電荷保存電極の上部に第１誘電体膜を形成し、
その上部にはプレート電極を形成する段階と、 上記ゲート電極線の上部に形成されたプレート電極およ
び第１誘電体膜の一部をコンタクトマスクパターン処理
によって順次に食刻してコンタクトホールを形成する段
階と、 上記プレート電極上部およびコンタクト上部に第２誘電
体膜を形成し、上記露呈された全体表面上に第２電荷保
存電極用の伝導物質層を形成する段階と、 上記第２電荷保存電極用の伝導物質層の上部に窒化膜を
形成してのち、エッチバック電極用の伝導物質層の上部
の窒化膜だけのこして、余りの窒化膜を除き、上記露呈
された第２電荷保存電極用の伝導物質層の上部に熱的酸
化膜を形成する段階と、 上記熱的酸化膜をマスク層に用いて上記コンタクトホー
ル内に残している窒化膜をエッチングして露呈されたコ
ンタクトホールの下部上にある第２電荷保存電極用の伝
導物質層を食刻してのち、上記熱的酸化膜と上記コンタ
クトホールの下部に露呈された第２誘電体膜を除く段階
と、 上記露呈された全体表面上に第３電荷保存電極用の伝導
物質層を形成し、相互に接続された上記第２及び第３電
荷保存電極用の伝導物質層をマスクパターン工程によっ
て第２電荷保存電極を形成し、それによって上記第２電
荷電極が側面壁に誘電体膜が形成されたコンタクトホー
ルを介して上記第１電荷保存電極を介して上記ドレーン
領域に電気的に接続されるようになしたのを特徴とす
る。
このような目的を達成するために、本発明の他の特徴
は、 シリコン基板上にゲート電極およびゲート電極線、ソー
スおよびドレーン領域が形成され、上記ゲート電極およ
びゲート電極線上部には絶縁用酸化膜が形成されたMOSF
ETと、上記MOSFETのどレーン領域に電気的に接続されて
構成した２層積層キャパシタを備えた半導体記憶装置に
おいて、 上記第２層積層キャパシタは、 上記ゲート電極の上部の一部とゲート電極線上部の絶縁
用の酸化膜上に形成された第１プレート電極と、 上記ドレーン領域の上部で第１プレート電極を介して形
成され、側面壁および下部を有するコンタクトホール
と、 上記第１プレート電極の上部および上記コンタクトホー
ルの側面壁に形成された第１誘電体膜と、 上記第１誘電体膜が形成された第１プレート電極と、上
記側面壁に第１誘電体膜が形成されたコンタクトホール
を介して上記ドレーン領域の上部に形成され、それによ
って上記ドレーン領域に電気的に接続されるように形成
された電荷保存電極と、 上記の電荷保存電極の上部に形成された第２誘電体膜
と、上記第２誘電体膜の上部に形成された第２プレート
電極で構成されるのを特徴とする。
このような目的を達成するために、本発明の他の特徴
は、 シリコン基板上にゲート電極およびゲート電極線ソース
およびドレーン領域が形成され、上記ゲート電極および
ゲート電極線の上部には絶縁用酸化膜が形成されたMOSF
ETと、上記MOSFETのドレーン領域に電気的に接続されて
構成した２層積層キャパシタを備えた半導体記憶装置に
おいて、 上記２層積層キャパシタは、 上記ゲート電極の上部の一部およびゲート電極線の上部
の絶縁用酸化膜とドレーン領域の上部の一部に形成され
た第１電荷保存電極と、 ゲート電極線の上部で後に形成されるコンタクトホール
の下部を除いた上記第１電荷保存電極の上部に形成され
た第１誘電体膜と、 上記ゲート電極の上部およびゲート電極線の上部の一部
の絶縁用酸化膜の上部と上記第１誘電膜の上部に形成さ
れたプレート電極と、 上記ゲート電極の上部で上記プレート電極を介して形成
するが、側面側および下部を有するコンタクトホール
と、 上記プレート電極の上部およびコンタクトホールの側面
壁に形成された第２誘電体膜と、 コンタクトホールの下部に露呈された第１電荷保存電極
の上部および上記の第２誘電体膜の上部に第２電荷保存
電極が形成され、それによって上記第２電荷保存電極の
側面壁に誘電体膜が形成されたコンタクトホールを介し
て上記第１電荷保存電極を介して上記ドレーン領域に電
気的に接続されるように構成したのを特徴とする。
〔実施例〕
以下、添付の図面参照で詳細に説明すると次の通りであ
る。
第１図は従来の方法により形成された電荷保存電極（14
A）が第１および第２プレート電極（8Aおよび16）でサ
ンドウィッチされた２層積層キャパシタ構造を有する半
導体記憶装置を示す断面図である。構造を簡単に説明す
ると、シリコン基板（１）上部の一部に素子分離酸化膜
（２）を形成し、これから離隔された所にゲート酸化膜
（３）およびゲート電極およびゲート電極線（４および
４′）を形成する。更に、イオン注入でゲート電極
（４）の両側面のシリコン基板（６′）領域の上部の一
部を除いた全領域に絶縁用酸化膜（７）を成形してMOSF
ET（25）を構成する。更に、上記MOSFET（25）のドレー
ン領域（６′）に電気的に接続される２層積層キャパシ
タ（30）を形成する。上記２層積層キャパシタ（30）は
上記絶縁用酸化膜（７）の上部に第１プレート電極（8
A）、キャパシタ誘電体膜（９）、電荷保存電極（14
A）、誘電体膜（15）および第２プレート電極（16）が
夫々順次的積層させて形成されている。上記プレート電
極（8A）の一定部分には側面壁に酸化膜スペーサ（17）
が形成されたコンタクトホール（31）を形成して上部の
電荷保存電極（14A）を上記コンタクトホール（31）を
介してMOSFT（25）のドレーン領域（６′）に接続させ
た状態を示している。
しかし、上記のような従来構造は冒頭で言及したような
欠点を伴う。したがって、本発明は上記コンタクトホー
ル壁面の周りに誘電体膜を形成させてキャパシタの有効
面積を増大させた２層積層キャパシタ構造を有する半導
体記憶装置の形成方法を供するが、其の１実施例とし
て、第2A図ないし第2Gを参考に説明なすことにする。
第2A図はシリコン基板（１）上の一部に、素子分離酸化
膜（２）を形成し、それに所定距離で離隔された所にゲ
ート酸化膜（３）および、ゲート電極およびゲート電極
線（４および４′）を形成して、上記ゲート電極（４）
の両側面のシリコン基板（１）内にイオン注入法による
ソースおよびドレーン領域（６および６′）を形成して
後、ゲート電極およびゲート電極線（４および４′）の
両側面に酸化膜スペーサ（５）を形成した状態の断面図
である。
第2B図は上記ゲート電極（４）と後に沈着または形成さ
れる第１プレート電極（8A）を絶縁させるため露呈され
た全領域に絶縁用酸化膜（７）を一定厚さで沈着してMO
SFET（25）を構成した状態の断面図である。
第2C図は上記絶縁用酸化膜（７）の上部にプレート電極
用の伝導物質層（８）を沈着してパターン工程でゲート
電極（４）上部の一部からドレーン領域（６′）の上部
を介してゲート電極線（４′）上部までの絶縁用酸化膜
（７）の上部に第１プレート電極（8A）の上部に第１誘
電体膜（９）を形成して、全体的に第１電荷保存電極用
の伝導物質層（10）を順次的に沈着する。更に、上記第
１電荷保存電極用の伝導物質層（10）とドレーン領域
（６′）を相互連結させるため上記第１電荷保存電極用
の伝導物質層（10）の上部に感光膜（11）を塗布して
後、ドレーン領域（６′）の上部の感光膜（11）を一定
部分除いてコンタクトマスク（32）を形成した状態を示
している。
第2D図は上記感光膜（11）を除かれた部分の上記第１電
荷保存電極用の伝導物質層（10）、第１誘電体膜
（９）、第１プレート電極（8A）および酸化膜（７）を
順次に食刻してコンタクトホール（31）を形成し、上記
感光膜（11）を完全に除去して後、上記第１電荷保存電
極用の伝導物質層（10）およびコンタクトホール（31）
に第２誘電体膜（12）をスペーサ用の伝導物質層（1
3′）を夫々順次的に沈着した状態の断面図である。こ
こで、上記スペーサ用伝導物質層（13′）はコンタクト
部分の第１プレート電極（8A）のコンタクトホール（3
1）の壁面（31A）に形成された第２誘電体膜（12）を保
護するため沈着したものである。
第2E図は上記スペーサ用の伝導物質層（13′）を非等方
性に食刻してコンタクトホール（31）の壁面の周りに伝
導物質スペーサ（13）を形成して後、第１電荷保存電極
用伝導物質層（10）の上部およびドレーン領域（６′）
上部の露呈された第２誘電体膜（12）を食刻した状態の
断面図である。
第2F図は上記第１電荷保存電極用の伝導物質層（10）と
ドレーン領域（６′）を連結させるため、露呈された電
荷保存電極用の伝導物質層（10）およびコンタクトホー
ル（31）の下部（31B）に更に第２電荷保存電極用の伝
導物質層（14）を沈着した状態の断面図である。
第2G図は上記第１および第２電荷保存電極（14A）の上
部に第３誘電体膜（15）を形成して後、上記第３誘電体
膜（15）の上部に第２プレーン電極（16）を形成して２
層積層キャパシタ（40）を形成した状態の断面図であ
る。
上記の本発明の１実施例はコンタクトホール（31）の側
壁（31A）に誘電体膜（12）を形成し、上記誘電体膜（1
2）を保護するためコンタクトホール（31）の側壁（31
A）に伝導体物質スペーサ（13）を形成して後、上記の
構造上部に電荷保存電極（14A）を形成してコンタクト
ホール（31）を介して２層積層キャパシタ（40）の電荷
保存電極（14A）をMOSFET（25）のドレーン領域
（６′）に接続する工程方法である。
下記3A図から第3G図までは本発明の他の実施例によって
コンタクトホールの壁面の周りに誘電体膜を形成する方
法であって、結果的に第2G図に示された構造とは略同一
であるが夫々の製造方法は異なる。
第3A図は上記第2B図のMOSFET（25）製造工程後に第１プ
レート用の伝導物質（８）を露呈された全領域にわたっ
て一定の厚さで沈着した状態の断面図である。
第3B図はパターン工程により上記ゲート電極（４）上部
の一部で、ドレーン領域（６′）上部を介してゲート電
極線（４′）上部の絶縁用酸化膜上に第１プレート電極
（8A）を形成し、後に形成される電荷保存電極（14A）
をドレーン領域（６′）に連結させるため、ドレーン領
域（６′）上部の一定部分の第１プレート電極（8A）と
絶縁用酸化膜（７）を除いてコンタクトホール（31）を
形成して露呈された第１プレート電極（8A）およドレー
ン領域（６′）上部に第１誘電体膜（９）を形成した状
態の断面図である。
第3C図は上記誘電体膜（９）の上部および絶縁用酸化膜
（７）の上部の一部に第１電荷保存電極用の伝導物質層
（10）を沈着して、その上に窒化膜（18）を沈着する。
更に窒化膜（18）をコンタクトホール（31）内部にだけ
残すため感光膜（19）（またはPolyimide、またはSOG）
を塗布した状態を示している。
第3D図は感光膜（19）（またはPolyimideまたはSOG）と
窒化膜（18）の食刻選択比を同一になるようにしてエッ
チバック工程を施して、コンタクトホール（31）内の第
１電荷保存電極用の伝導物質層（10）の上部にだけ窒化
膜（18）を残留させて後、上記工程によって露呈された
第１電荷保存電極用伝導物質層（10）の上部に成長させ
た状態の断面図である。
第3E図は上記形成された熱的酸化膜（20）をマスクに使
用してコンタクトホール（31）の下部（31B）の窒化膜
（18）だけを食刻した後、上記工程で露呈されたコンタ
クトホール（10）を食刻した後、上記第１電荷保存電極
用の伝導物質層（10）およびドレーン領域（６′）を食
刻停止点にして上記熱的酸化膜（20）とコンタクトホー
ル（31）の下部（31B）の露呈された第１誘電体膜
（９）を食刻した状態の断面図である。
第3F図は上記第１電荷保存電極用の伝導物質層（10）お
よびドレーン領域（６′）上部に第２電荷保存電極用の
伝導物質層（14）を沈着して後、マスクパターン工程に
より電荷保存電極（14A）を形成した状態の断面図であ
る。
第3G図は上記電荷保存電極（14A）上部に第２誘電体膜
（15）を形成して上記第１誘電体膜（９）と接触して
後、上記夫々の第１および第２誘電体膜（９および15）
上部に第２プレート電極（16）を形成した２層積層キャ
パシタ（40）を形成した状態の断面図である。
上記の本発明の実施例はコンタクトホール（31）側壁
（31A）周りに誘電体膜（９）を形成するため、第3D図
および第3E図に説明された通り感光膜（19）および窒化
膜（18）を食刻選択比が同一なるようにした後にコンタ
クトホール（31）の下部（31B）にだけ窒化膜（18）を
残留させるエッチバック工程を応用してコンタクトホー
ル（31）の壁面（31A）に誘電体膜（９）を形成する工
程方法である。
第４図は従来の方法により製造されたセルプレート電極
（60）が第１および第２電荷保存電極（58および66A）
により２層積層キャパシタ構造（80）を有する半導体記
憶装置の１実施例の断面図である。構造を簡単に説明す
るとシリコン基板（51）上部の一部に素子分離酸化膜
（52）を形成し、ゲート酸化膜（53）、これから離隔さ
れた所にゲート電極およびゲート電極線（54および5
4′）を形成する。更に、イオン注入でゲート電極（5
4）両側面シリコン基板（51）内にソースおよびドレー
ン領域（56および56′）を形成し、ドレーン（56′）領
域の上部の一部を除いた全領域に絶縁用酸化膜（57）を
形成してMOSFEF（75）を形成し、上記MOSFET（75）のド
レーン領域（56′）に電気的に接続される２層積層キャ
パシタ（80）を形成する。上記２層積層キャパシタ（8
0）はドレーン領域（56′）に接続された第１電荷保存
電極（58）、第１誘電体膜（59）、プレート電極（6
0）、第２誘電体膜（61）および第２電荷保存電極（66
A）を含むが、上記プレート電極（60）の一定部分には
側面壁に酸化膜スペーサ（67）が形成されたコンタクト
ホール（71）を形成し、上記第２電荷保存電極（66A）
はコンタクトホール（71）を介して第１電荷保存電極
（58）に接続される。上記の構造は第１および第２電荷
保存電極（58、66A）を相互接続するために形成するコ
ンタクトホール壁面に酸化膜スペーサ（67）が形成さ
れ、これによりキャパシタ容量が増大されるのを制限す
ることになる。
したがって、本発明の他の実施例は上記第４図のコンタ
クトホール（71）の壁面に形成する酸化膜スペーサ（6
7）のかわりに誘電体膜（64）を形成させることで窮極
的にはキャパシタ容量を増大させるようにするもので、
第5A図ないし第5G図を参考にしてこれを詳細に説明なす
ことにする。
第5A図はシリコン基板（51）上部の一部に素子分離酸化
膜（52）を形成して、それに所定距離で離隔された所に
ゲート酸化膜（53）およびゲート電極（54）両側面のシ
リコン基板（51）内にソースおよびドレーン領域（56お
よび56′）を形成して後、ゲート電極およびゲート電極
線（54および54′）の両側面に酸化膜スペーサ（55）を
形成した状態の断面図である。
第5B図はゲート電極およびゲート電極線（54および5
4′）と後に形成される電荷保存電極（58）との間を絶
縁をするため一定厚さの絶縁用酸化膜（57）を形成して
MOSFET（75）を形成する。更にドレーン領域（56′）上
部の上記絶縁用酸化膜（57）の一定部分のパターン工程
で除いた後、上記電荷保存電極（58）と露呈されたドレ
ーン領域（56′）とを電気的に接続して、上記第１電荷
保存電極（58）上部には第１誘電体膜（59）を形成した
状態の断面図である。
第5C図は上記第１誘電体膜（59）の上部にプレート電極
（60）を形成し、その上部に第２誘電体膜（61）を形成
した後第２電荷保存電極用の伝導物質層（62′）を第１
電荷保存電極（58）に連結させるため上記第２電荷保存
電極用伝導物質層（62′）上部に感光膜（63）を塗布し
た後、ゲート電極線（54′）上部の第１電荷保存電極
（58）上側部分にある上記感光膜（63）を除いてコンタ
クトマスク（72）を形成した状態の断面図である。
第5D図は上記感光膜（63）が除かれた部分の上記電荷保
存電極用の伝導物質層（62′）、第２誘電体膜（61）、
プレート電極（60）、更に、第１誘電体膜（59）を順次
に食刻してコンタクトホール（71）を形成し、上記の感
光膜（63）を完全に除き、更に、コンタクトホール（7
1）側壁に誘電体膜を形成させるため上記の第２電荷保
存電極用の伝導物質層（62′）およびコンタクトホール
（71）に第３誘電体膜（64）を形成し、上記第３誘電体
膜（64）上部および側面にスペーサ用伝導物質（65′）
を沈着した状態の断面図である。
第5E図においては上記スペーサ用伝導物質（65′）を非
等方性食刻によりコンタクトホール（71）の壁面（71
A）に伝導物質スペーサ（65）を形成し、これにより、
コンタクトホール（71）の壁面に形成された上記第３誘
導体膜（64）が保護されるようにする。更に、上記工程
によって露出された上記の第２電荷保存電極用の伝導物
質層（62′）上部の第３誘電体膜（64）とコンタクトホ
ール（71）の下部（71B）の第３誘電体膜（64）を除
く。
第5F図においては上記の第２電荷保存電極用の伝導物質
層（62′）と第１電荷保存電極（58）を連結するため、
露出された全領域の上部に第３電荷保存電極用の伝導物
質層（66）を沈着する。
第5G図は上記の第２および第３電荷保存電極用の伝導物
質層（62′および66）をマスクパターン工程によって第
２電荷保存電極（66A）を形成して２層積層キャパシタ
（80）を形成した状態の断面図である。以上で分かるよ
うに、上記第１および第２電荷保存電極（58および66
A）はプレート電極（60）を中心にサンドウイッチした
構造であるが、上記コンタクトホホール（71）を介して
相互接続されながらコンタクトホール（71）の側面（71
A）には誘電体膜（64）が形成されるのを知り得る。
一方、第6A図ないし第6G図までは本発明の更に他の実施
例であり、第6A図迄の工程は上述の第5A図と第5B図の工
程と同一であるので、其の後の工程に対して記述する。
第6A図は上記の第5B図の次工程で第１誘電体膜（59）上
部にプレート電極用の伝導物質層（60′）を沈着した状
態の断面図である。
第6B図においては上記プレート電極用伝導物質層（6
0′）を用いてマスクパターン工程でプレート電極（6
0）を形成し、次工程で形成される第２電荷保存電極（6
2）を第１電荷保存電極（58）に連結させるためゲート
電極線（54′）上部のプレート電極（60）および第１誘
電体膜（59）の一定部分を順次的に食刻してコンタクト
ホール（71）を形成し、上記プレート電極（60）および
コンタクトホール（71）に第２誘電体膜（61）を形成し
た状態の断面図である。
第6C図は上記の第２誘電体膜（61）上部に第２電荷保存
電極用の伝導物質層（62′）、窒化膜（68）およびエッ
チバック（Etch Back）工程を施すための感光膜（69）
（またはPolyimide、またはSOG）を順次的に形成した状
態の断面図である。
第6D図においては上記の感光膜（69）（またはPolyimid
e、またはSOG）と窒化膜（68）の食刻選択比を等しくな
したエッチバック工程を施すことによって、コンタクト
ホール（71）内の第２電荷保存電極用の伝導物質層（6
2′）上部にだけ窒化膜（68）を残し、他の部分の窒化
膜（68）は除く。
その後に、上記工程により露呈された上記第２電荷保存
電極用の伝導物質層（62′）上部に熱的酸化膜（70）を
成長させる。ここで、熱的酸化膜（70）を成長させる際
にコンタクトホール（71）下部の窒化膜（68）は障壁層
に使用されてコンタクトホールの下部には酸化膜が成長
しないことになる。
第6E図は第6D図のコンタクトホール（71）の幅に沿って
窒化膜（68）、第２電荷保存電極用の伝導物質層（6
2′）を順次的に除いて後上記熱的酸化膜（70）全体お
よびコンタクトホール（71）下部の第２誘電体膜（61）
の一部を除いた状態の断面図である。ここで熱的酸化膜
（70）は上記の窒化膜（68）、第２電荷保存電極用の伝
導物質層（62′）を食刻する際食刻障壁層に使用され、
上記熱的酸化膜（70）および第２誘電体膜（61）を蝕刻
する際、第２電荷保存電極用の伝導物質層（62′）およ
び第１電荷保存電極（58）が夫々食刻停止領域に使用さ
れる。
第6F図は上記の第１電荷保存電極（58）に接続させるた
めに露呈された第２電荷保存電極用の伝導物質層（6
2′）およびコンタクトホール（71）内部に第３電荷保
存電極用の伝導物質層（66）を沈着した状態の断面図で
ある。
第6G図は上記の第２および第３電荷保存電極用の伝導物
質層（62′および66）をマスクパターン工程で第２電荷
保存電極（66A）とし、それを第１電荷保存電極（58）
に接続した状態であって、２層積層キャパシタ（80）を
完成した状態の断面図である。
ここで、注視すべきことは本発明の第３実施例および第
４実施例において完成された２層積層キャパシタの構造
は同一であるが第１およ第２電荷保存電極（58および66
A）をプレート電極（60）を介して相互接続する時コン
タクトホールの側壁にも誘電体膜を形成するための方法
にその差異点がある。
また、本願明細書では説明が省略されているが上記の第
5G図および第6G図の工程以後に相互に全体的に絶縁層を
形成して後、ソース領域（６）にビット線を接続させて
保護層を形成すると、DRAM（Dynamic Random Access Me
mory）構造の半導体記憶装置を形成できるようになる。
〔発明の効果〕
上記の本発明の種々な実施例で分かるように２層積層キ
ャパシタ構造を形成する際、所定の電極を中間に置いて
上、下部にある夫々の電極を相互接続するため形成する
コンタクトホール側壁の周りにもスペーサのかわりに薄
い誘電体膜を形成することで、同一な面積のセル構造で
キャパシタ容量を増加させ得る顕著な効果ガある。
【図面の簡単な説明】
第１図は従来方法により製造された２層積層キャパシタ
構造を有する半導体記憶装置の断面図の１実施例図。 第2A図ないし第2G図は本発明により２層積層キャパシタ
構造を有する半導体記憶装置の製造過程を示す断面図。 第3A図ないし第3G図は本発明の１実施例により２層積層
キャパシタ構造を有する半導体記憶装置の製造過程を示
す断面図。 第４図は従来方法により製造された２層積層キャパシタ
構造を有する半導体記憶装置の１実施例図。 第5A図ないし第5G図は本発明の他の実施例により２層キ
ャパシタ構造を有する半導体記憶装置の製造過程を示す
断面図。 第6A図ないし第6G図は本発明の更に他の実施例により２
層積層キャパシタを有する半導体記憶装置の製造過程を
示す断面図である。 １、51:シリコン基板、２、52:素子分離酸化膜 ３、53:ゲート酸化膜 ４、４′：ゲート電極およびゲート電極線 ５、55:酸化膜スペーサ ６、６′：ソースおよびドレーン領域 ７、20、57、70:酸化膜 8A、16:第１および第２プレート電極 ９、12、15:第１、２および３誘電体膜 14A:電荷保存電極、13、65:伝導物質スペーサ 11、19、63、69:感光膜、18、68:窒化膜 54、54′：ゲート電極およびゲート電極線 56、56′：ソースおよびドレーン領域 58:第１次電荷保存電極 62、66A:第２次電荷保存電極 59、61、64:第１、２および３誘電体膜 60:プレート電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】シリコン基板上にゲート電極およびゲート
    電極線、ソースおよびドレイン領域が形成され、これら
    の上部に絶縁用酸化膜が形成されたMOSFETと前記MOSFET
    のドレイン領域に電気的に接続されるように構成した２
    層の積層キャパシタ構造でなる半導体記憶装置の製造方
    法において、 前記２層の積層キャパシタを形成する工程は、 前記ゲート電極の上部の一部でドレイン領域上部を介し
    てゲート電極線上部の絶縁用酸化膜上に第１プレート電
    極を形成する段階と、 前記第１プレート電極の上部の一部に第１誘電体膜を形
    成した後、全体の表面上に第１電荷保存電極用の伝導物
    質層を形成し、前記ドレイン領域の上部に形成された第
    １電荷保存電極用の伝導物質層、第１誘電体膜、第１プ
    レート電極および絶縁用酸化膜の一部にコンタクトホー
    ルを形成する段階と、 前記全体の表面上に第２誘電体膜およびスペーサ用の伝
    導物質を形成し、前記スペーサ用の伝導物質を非等方性
    エッチングによってコンタクトホール壁面に伝導物質ス
    ペーサを形成する段階と、 前記第１電荷保存電極用の伝導物質層、前記伝導物質ス
    ペーサの上部およびドレイン領域の上部の露呈された第
    ２誘電体膜を除いた後、露呈された全体表面上に第２電
    荷保存電極用の伝導物質層を形成して、相互に接続され
    た前記第１および第２電荷保存電極用の伝導物質層から
    マスクパターン工程によって電荷保存電極を形成し、こ
    れによって前記電荷保存電極を側面壁に誘電体膜が形成
    されたコンタクトホールを介して前記ドレイン領域に電
    気的に接続させる段階と、 前記電荷保存電極の上部に第３誘電体膜を形成し、その
    上部に第２プレート電極を形成することを特徴とする、
    ２層積層キャパシタ構造を有する半導体記憶装置の製造
    方法。
  2. 【請求項２】前記コンタクトホールを形成する段階は、 前記第１電荷保存電極用の伝導物質層の上部に感光膜を
    塗布する段階と、 ドレイン領域の上部に形成される感光膜を一定部分除い
    てコンタクトマスクを形成する段階と、 前記感光膜が一定部分除かれたコンタクトマスクに沿っ
    て前記第１電荷保存電極用の伝導物質、第１誘電体膜、
    第１プレート電極および酸化膜を順次除く段階と、 前記残余の感光膜をすべて除く段階を含むことを特徴と
    する、特許請求の範囲第１項に記載の２層積層キャパシ
    タ構造を有する半導体記憶装置の製造方法。
  3. 【請求項３】シリコン基板上にゲート電極およびゲート
    電極線、ソースおよびドレイン領域が形成され、これら
    上部に絶縁用酸化膜が形成されたMOSFETと、前記MOSFET
    のドレイン領域に電気的に接続できるように構成した２
    層積層キャパシタ構造でなる半導体記憶装置の製造方法
    において、 前記２層積層キャパシタを形成する工程は、 前記ゲート電極の上部でドレイン領域の上部を介してゲ
    ート電極線上部の絶縁用酸化膜上に第１プレート電極を
    形成する段階と、 前記ゲート領域の上部に形成された第１プレート電極お
    よび絶縁用酸化膜の一部をコンタクトマスクパターン処
    理によって順次食刻してコンタクトホールを形成する段
    階と、 前記第１プレート電極の上部およびコンタクトホール上
    部に第１誘電体膜を形成し、前記露呈された全体表面上
    に第１電荷保存電極用の伝導物質層を形成する段階と、 前記第１電荷保存電極用の伝導物質層の上部に窒化膜を
    形成する段階と、 前記窒化膜を前記コンタクトホール内部の前記第１電荷
    保存電極用の伝導物質層の上部にのみ残すよう前記窒化
    膜を上方よりエッチバックする段階と、 前記エッチバックにより露呈された前記第１電荷保存電
    極用の伝導物質層の上部に熱的酸化膜を成長する段階
    と、 前記熱的酸化膜をマスク層に用いて前記コンタクトホー
    ル内に残っている窒化膜をエッチングして露呈されたコ
    ンタクトホールの下部上にある第１電荷保存電極用の伝
    導物質層を食刻した後、前記熱的酸化膜と前記コンタク
    トホール下部に露呈された第１誘電体膜を除く段階と、 前記第１電荷保存電極用の伝導物質層およびドレイン領
    域の上部に第２電荷保存電極用の伝導物質層を形成し
    て、相互に接続された前記第１および第２電荷保存電極
    用伝導物質層をマクスパターン工程によって前記第１誘
    電体膜の上部の一部にかけて電荷保存電極を形成し、そ
    れによって前記電荷保存電極を側面壁に誘電体膜が形成
    されたコンタクトホールを介して前記ドレイン領域に電
    気的に接続する段階と、 前記電荷保存電極の上部に第２誘電体膜を形成し、その
    上部には第２プレート電極を形成することを特徴とす
    る、２層積層キャパシタ構造を有する半導体記憶装置の
    製造方法。
  4. 【請求項４】前記第１電荷保存電極用の伝導物質層の上
    部に窒化膜を形成する段階と、前記窒化膜を前記コンタ
    クトホール内部の前記第１電荷保存電極用の伝導物質層
    の上部にのみ残すよう前記窒化膜を上方よりエッチバッ
    クする段階は、前記第１電荷保存電極用の伝導物質層の
    上部に全体的に窒化膜および感光膜を順次に塗布した
    後、前記感光膜と窒化膜の食刻選択比を同一になしてエ
    ッチバック工程を施すことを特徴とする、特許請求の範
    囲第３項に記載の２層積層キャパシタ構造を有する半導
    体記憶装置の製造方法。
  5. 【請求項５】シリコン基板上にゲート電極およびゲート
    電極線、ソースおよびドレイン領域が形成され、これら
    の上部に絶縁用酸化膜が形成されたMOSFETと、前記MOSF
    ETのドレイン領域に電気的に接続されるように構成した
    ２層積層キャパシタ構造でなる半導体記憶装置の製造方
    法において、 前記２層積層キャパシタを形成する工程は、前記ドレイ
    ン領域の前記絶縁用酸化膜の一部をパターン化する工程
    を除き、前記絶縁用酸化膜およ露呈されたドレイン領域
    の上部に第１電荷保存電極を形成する段階と、 前記第１電荷保存電極の上部に第１誘電体膜を形成し、
    その上部にプレート電極を形成する段階と、 前記プレート電極の上部に第２誘電体膜を形成した後、
    その上部に第２電荷保存電極用の伝導物質層を形成し、
    前記ゲート電極線の上部に形成された第２電荷保存電極
    用の伝導物質層、第２誘電体膜、および第１誘電体膜の
    一部をコンタクトパターン処理によって順次に食刻して
    コンタクトホールを形成する段階と、 前記全体の表面上に第３誘電体膜およびスペーサ用伝導
    物質を形成し、前記スペーサ用伝導物質を非等方性エッ
    チングによってコンタクトホール壁面に伝導物質スペー
    サを形成する段階と、 前記第２電荷保存電極用の伝導物質層の上部およびコン
    タクトホールの底部上の露呈された第３誘電体膜を除い
    た後、露呈された全体表面上に第３電荷保存電極用の伝
    導物質層を形成し、相互に接続された前記第２および第
    ３電荷保存電極用の伝導物質層からマスクパターン工程
    によって上部電荷保存電極を形成し、それによって前記
    上部電荷保存電極を側面壁に誘電体膜を介して前記ドレ
    イン領域に電気的に接続するようにしたことを特徴とす
    る、２層積層キャパシタ構造を有する半導体記憶装置の
    製造方法。
  6. 【請求項６】前記コンタクトホールを形成する段階は、 前記第２電荷保存電極用の伝導物質層の上部に感光膜を
    塗布する段階と、 ゲート電極線の上部に形成される感光膜を一定部分除い
    てコンタクトマスクを形成する段階と、 前記感光膜が一定部分除かれたコンタクトマスクに沿っ
    て前記第２電荷保存電極用の伝導物質層、第２誘電体
    膜、プレート電極および第１誘電体膜の一部を順次除く
    段階と、 前記残余の感光膜をすべて除く段階からなることを特徴
    とする、特許請求の範囲第５項に記載の２層積層キャパ
    シタ構造を有する半導体記憶装置の製造方法。
  7. 【請求項７】シリコン基板上にゲート電極およびゲート
    電極線、ソースおよびドレイン領域が形成され、これら
    の上部に絶縁用酸化膜が形成されたMOSFETと、前記MOSF
    ETのドレイン領域に電気的に接続されるように構成した
    ２層積層キャパシタ構造でなる半導体記憶装置の製造方
    法において、 前記２層積層キャパシタを形成する工程は、 前記ドレイン領域の前記の絶縁用酸化膜および露呈され
    たドレイン領域の上部に第１電荷保存電極を形成する段
    階と、 前記第１電荷保存電極の上部に第１誘電体膜を形成し、
    その上部にプレート電極を形成する段階と、 前記ゲート電極線の上部に形成されたプレート電極およ
    び第１誘電体膜の一部をコンタクトマスクパターン処理
    によって順次に食刻してコンタクトホールを形成する段
    階と、 前記プレート電極上部およびコンタクトホール内部に第
    ２誘電体膜を形成し、前記露呈された全体表面上に第２
    電荷保存電極用の伝導物質層を形成する段階と、 前記第２電荷保存電極用の伝導物質層の上部に窒化膜を
    形成した後、前記第２電荷保存電極用の伝導物質層の上
    部の窒化膜だけ残して、残りの窒化膜を除き、前記露呈
    された第２電荷保存電極用の伝導物質層の上部に熱的酸
    化膜を形成する段階と、 前記熱的酸化膜をマスク層に用いて前記コンタクトホー
    ル内に残っている窒化膜をエッチングして露呈されたコ
    ンタクトホールの下部上にある第２電荷保存電極用の伝
    導物質層を食刻した後、前記熱的酸化膜と前記コンタク
    トホールの下部に露呈された第２誘電体膜を除く段階
    と、 前記露呈された全体表面上に第３電荷保存電極用の伝導
    物質層を形成し、相互に接続された前記第２および第３
    電荷保存電極用の伝導物質層からマスクパターン工程に
    よって上部電荷保存電極を形成し、それによって前記上
    部電荷保存電極を側面壁に誘電体膜が形成されたコンタ
    クトホールを介して前記第１電荷保存電極および前記ド
    レイン領域に電気的に接続するようにしたことを特徴と
    する、２層積層キャパシタ構造を有する半導体記憶装置
    の製造方法。
  8. 【請求項８】前記第２電荷保存電極用の伝導物質層の上
    部の窒化膜だけ残す段階は、 前記第２電荷保存電極用の伝導物質層の上部に全体的に
    窒化膜および感光膜を順次に塗布した後、前記感光膜と
    窒化膜の食刻選択比を同一にしてエッチバック工程を施
    すことを特徴とする、特許請求の範囲第７項に記載の２
    層積層キャパシタ構造を有する半導体記憶装置の製造方
    法。
  9. 【請求項９】シリコン基板上にゲート電極およびゲート
    電極線、ソースおよびドレイン領域が形成され、前記ゲ
    ート電極およびゲート電極線の上部には絶縁用酸化膜が
    形成されたMOSFETと、前記MOSFETのドレイン領域に電気
    的に接続されて構成した２層積層キャパシタを備えた半
    導体記憶装置において、 前記２層積層キャパシタは、前記ゲート電極の上部の一
    部およびゲート電極線の上部の絶縁用酸化膜とドレイン
    領域の上部の一部に形成された第１電荷保存電極と、 ゲート電極線の上部で後に形成されるコンタクトホール
    の下部を除いた前記第１電荷保存電極の上部に形成され
    た第１誘電体膜と、 前記ゲート電極の上部およびゲート電極線の上部の一部
    の絶縁用酸化膜の上部と前記第１誘電体膜の上部に形成
    されたプレート電極と、 前記ゲート電極線の上部で前記プレート電極の側部に形
    成され、側面壁および下部を有するコンタクトホール
    と、 前記プレート電極の上部およびコンタクトホールの側面
    壁に形成された第２誘電体膜と、 コンタクトホールの下部に露呈された第１電荷保存電極
    の上部および前記第２誘電体膜の上部に第２電荷保存電
    極が形成され、それによって前記第２電荷保存電極が側
    面壁に誘電体膜が形成されたコンタクトホールを介して
    前記第１電荷保存電極を介して前記ドレイン領域に電気
    的に接続されるようにしたことを特徴とする、２層積層
    キャパシタ構造を有する半導体記憶装置。
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JPH02156566A (ja) * 1988-12-08 1990-06-15 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法

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