JPH0711901B2 - Ｐｃｍ信号記録装置 - Google Patents
Ｐｃｍ信号記録装置Info
- Publication number
- JPH0711901B2 JPH0711901B2 JP19986187A JP19986187A JPH0711901B2 JP H0711901 B2 JPH0711901 B2 JP H0711901B2 JP 19986187 A JP19986187 A JP 19986187A JP 19986187 A JP19986187 A JP 19986187A JP H0711901 B2 JPH0711901 B2 JP H0711901B2
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- Japan
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- recording
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPCM信号の記録装置に係り、特にPCMデータとサ
ブコードデータを記録するテープレコーダに好適なPCM
信号記録装置に関する。
ブコードデータを記録するテープレコーダに好適なPCM
信号記録装置に関する。
従来の装置は、特開昭58−188314号に記載の回転ヘッド
PCMレコーダのように、PCMデータを符号化する前に空き
領域となっているRAMのパリティエリア（誤り訂正を行
うために付加されるパリティデータの記憶領域）に、PC
Mデータに補助的に付加するサブコードデータを記憶す
るものであった。サブコードデータは64バイトで１セッ
トの情報を持ち、テープ上の１トラックには８セット同
一のものが記録される。記録時は、RAMに１セット64バ
イトのデータを記憶し、テープに記録する際にこのデー
タを８回読み出して８重書きを行っている。
PCMレコーダのように、PCMデータを符号化する前に空き
領域となっているRAMのパリティエリア（誤り訂正を行
うために付加されるパリティデータの記憶領域）に、PC
Mデータに補助的に付加するサブコードデータを記憶す
るものであった。サブコードデータは64バイトで１セッ
トの情報を持ち、テープ上の１トラックには８セット同
一のものが記録される。記録時は、RAMに１セット64バ
イトのデータを記憶し、テープに記録する際にこのデー
タを８回読み出して８重書きを行っている。
サブコードデータは１セット内の64バイトすべて使用す
るとは限らず、一部しか使わないこともある。その際、
未使用部分は０データを書き込む必要がある。上記従来
装置では記録するサブコードデータに未使用部分がある
場合、パリティデータを消去するため実際に使用する情
報データに０データの付加を行い64バイトの長さにし
て、１セット分すべてに対してRAMに書き込む必要があ
った。
るとは限らず、一部しか使わないこともある。その際、
未使用部分は０データを書き込む必要がある。上記従来
装置では記録するサブコードデータに未使用部分がある
場合、パリティデータを消去するため実際に使用する情
報データに０データの付加を行い64バイトの長さにし
て、１セット分すべてに対してRAMに書き込む必要があ
った。
本発明の目的は、任意の数のサブコードデータの記録に
際しサブコードデータの未使用部分の０データ付加を行
わず、必要データのみを前詰めにしてRAMに書き込むだ
けの操作でサブコードデータの記録が行えるPCM記録装
置を提供することにある。
際しサブコードデータの未使用部分の０データ付加を行
わず、必要データのみを前詰めにしてRAMに書き込むだ
けの操作でサブコードデータの記録が行えるPCM記録装
置を提供することにある。
上記目的は、サブコード記憶前にサブコード記憶領域に
０データを書き込む手段を設けることにより達成され
る。
０データを書き込む手段を設けることにより達成され
る。
RAMにサブコードを書き込む前に、全サブコードエリア
をアクセスできる時間分のタイミングを生成し、この区
間ではRAMには０データが送られ、サブコードエリアの
データはすべて０データが書き込まれる。その後、必要
なサブコードデータのみをRAMに書き込んでも、不要部
分のデータは予め０となっているので、この状態のまま
テープ上に記録することができる。
をアクセスできる時間分のタイミングを生成し、この区
間ではRAMには０データが送られ、サブコードエリアの
データはすべて０データが書き込まれる。その後、必要
なサブコードデータのみをRAMに書き込んでも、不要部
分のデータは予め０となっているので、この状態のまま
テープ上に記録することができる。
以下、本発明の一実施例を第１図により説明する。
第１図は回転ヘッドPCMレコーダーのブロック図であ
り、200はアナログ信号をPCM信号に変換するA/D変換
器、220は回転シリンダ、221は磁気テープ、222,223は
ヘッド、209は記録アンプ等より成る記録回路、208は変
調回路、207はデータを一時記憶する記憶回路である256
Kビットの容量を持つRAM、205はパリティ生成を行う符
号化回路、206はRAM207への入力データを０リセットす
るリセット回路、219はRAM207に書き込み命令を送る書
き込み制御回路、218はRAM207のアドレス上位３ビット
を制御する上位アドレス生成回路、211は符号化回路205
でパリティ生成を行うためにRAM207の下位アドレスの制
御を行う符号化アドレス生成回路、212はA/D変換器200
よりの入力の際のRAM207の下位アドレスを制御するPCM
データアドレス生成回路、213は変調回路208へのデータ
出力を行う際のRAM207の下位アドレスを制御する記録デ
ータアドレス生成回路、214はサブコードを入力する際
のRAM207の下位アドレスを制御するサブコード入力アド
レス生成回路、１はRAM207のサブコードエリアをクリア
するタイミングを生成するサブクリアタイミング生成回
路、215はサブクリアタイミング生成回路１及び生成回
路211〜214等の動作タイミングを制御するタイミング生
成回路、210はRAM207の下位アドレスを選択する下位ア
ドレス選択回路、216は水晶発振器、217は外部クロック
の有無を検出するクロック検出回路である。また231は
オーディオ信号入力端子、227は外部クロック入力端
子、224はサブコード入力命令入力端子、230はサブコー
ド入力端子、233はサブコードの特定データが０である
か検出する０検出回路である。
り、200はアナログ信号をPCM信号に変換するA/D変換
器、220は回転シリンダ、221は磁気テープ、222,223は
ヘッド、209は記録アンプ等より成る記録回路、208は変
調回路、207はデータを一時記憶する記憶回路である256
Kビットの容量を持つRAM、205はパリティ生成を行う符
号化回路、206はRAM207への入力データを０リセットす
るリセット回路、219はRAM207に書き込み命令を送る書
き込み制御回路、218はRAM207のアドレス上位３ビット
を制御する上位アドレス生成回路、211は符号化回路205
でパリティ生成を行うためにRAM207の下位アドレスの制
御を行う符号化アドレス生成回路、212はA/D変換器200
よりの入力の際のRAM207の下位アドレスを制御するPCM
データアドレス生成回路、213は変調回路208へのデータ
出力を行う際のRAM207の下位アドレスを制御する記録デ
ータアドレス生成回路、214はサブコードを入力する際
のRAM207の下位アドレスを制御するサブコード入力アド
レス生成回路、１はRAM207のサブコードエリアをクリア
するタイミングを生成するサブクリアタイミング生成回
路、215はサブクリアタイミング生成回路１及び生成回
路211〜214等の動作タイミングを制御するタイミング生
成回路、210はRAM207の下位アドレスを選択する下位ア
ドレス選択回路、216は水晶発振器、217は外部クロック
の有無を検出するクロック検出回路である。また231は
オーディオ信号入力端子、227は外部クロック入力端
子、224はサブコード入力命令入力端子、230はサブコー
ド入力端子、233はサブコードの特定データが０である
か検出する０検出回路である。
まず、第１図を用いて回転ヘッドPCMレコーダの動作に
ついて説明する。
ついて説明する。
オーディオ信号入力端子231よりアナログ信号が入力さ
れ、A/D変換器200によりPCM信号に変換される。変換さ
れたPCM信号は、PCMデータアドレス生成回路により制御
されるアドレスでRAM207に記憶される。次に符号化アド
レス生成回路211により制御されたアドレスでRAM207よ
りデータが読み出され、符号化回路205でパリティが生
成され、RAM207に書き込まれる。その後記録データアド
レス生成回路213の制御に従ってRAM207よりデータが読
み出され、変調回路208で変調を施し、記録回路209で増
巾され、ヘッド222,223により磁気テープ221に記録され
る。
れ、A/D変換器200によりPCM信号に変換される。変換さ
れたPCM信号は、PCMデータアドレス生成回路により制御
されるアドレスでRAM207に記憶される。次に符号化アド
レス生成回路211により制御されたアドレスでRAM207よ
りデータが読み出され、符号化回路205でパリティが生
成され、RAM207に書き込まれる。その後記録データアド
レス生成回路213の制御に従ってRAM207よりデータが読
み出され、変調回路208で変調を施し、記録回路209で増
巾され、ヘッド222,223により磁気テープ221に記録され
る。
一方、サブコードデータは、サブコード入力端子230よ
り入力され、サブコード入力アドレス生成回路214で制
御されるアドレスでRAM207に記憶され、以下PCMデータ
と同様と処理が施され、磁気テープ221に記録される。
り入力され、サブコード入力アドレス生成回路214で制
御されるアドレスでRAM207に記憶され、以下PCMデータ
と同様と処理が施され、磁気テープ221に記録される。
第２図は、磁気テープ221上の記録フォーマットであ
る。同図において、10,11はサブコードが記録されてい
るサブコード記録エリア、12はPCMデータが記録されて
いるPCMデータ記録エリアである。サブコード記録エリ
ア10,11は、それぞれ１トラック当り256バイトずつ合計
512バイト分のサブコードデータが、またPCM記録エリア
には4096バイト分のPCMデータが記録されている。
る。同図において、10,11はサブコードが記録されてい
るサブコード記録エリア、12はPCMデータが記録されて
いるPCMデータ記録エリアである。サブコード記録エリ
ア10,11は、それぞれ１トラック当り256バイトずつ合計
512バイト分のサブコードデータが、またPCM記録エリア
には4096バイト分のPCMデータが記録されている。
第３図は、RAM207に記憶される１トラック分のデータ配
列を示したものである。図中の座標は下位アドレス17で
あり、16進表示で示してある。20はサブコードデータ、
21にPCMデータ、22にPCMデータに付加されるC1パリティ
が記録される。全エリアは4096バイトであり、PCMデー
タの１トラック分に相当する。また、RAM207は256Kビッ
ト（32Kビット）の容量を持っているので、第３図のエ
リアを合計８枚割り当てることができる。実際に記録す
る場合、ヘッド222又は223がPCMデータ記録エリア12を
走査している時に、第３図に示した一面すべてにPCMデ
ータを書き込み、サブコード記録エリア10,11を走査し
ている時は他の面のサブコードエリア20はサブコードデ
ータを書き込む。
列を示したものである。図中の座標は下位アドレス17で
あり、16進表示で示してある。20はサブコードデータ、
21にPCMデータ、22にPCMデータに付加されるC1パリティ
が記録される。全エリアは4096バイトであり、PCMデー
タの１トラック分に相当する。また、RAM207は256Kビッ
ト（32Kビット）の容量を持っているので、第３図のエ
リアを合計８枚割り当てることができる。実際に記録す
る場合、ヘッド222又は223がPCMデータ記録エリア12を
走査している時に、第３図に示した一面すべてにPCMデ
ータを書き込み、サブコード記録エリア10,11を走査し
ている時は他の面のサブコードエリア20はサブコードデ
ータを書き込む。
第４図は、RAM207の８面それぞれについての動作状況を
示したタイミングチャートであり、破線は、回転シリン
ダ220が180゜回転する間隔15m秒を表わしている。同図
において、40は磁気テープ221への記録タイミング、41
〜48はそれぞれRAM207の記憶領域であり、各々が第３図
に示した4Kバイトの記憶容量を持っている。PCMデータ
については、50でA/D変換器200よりPCMデータが入力さ
れ、RAM207のPCMエリア21に記録される。この時C1エリ
ア22及びサブコードエリア20には書き込まれない。次に
符号化回路205を用いて符号化が行われ、C1エリア22及
びサブコードエリア20にパリティが書き込まれる。最後
に52で１面全てのエリアのデータが読み出され磁気テー
プ221に記録する。
示したタイミングチャートであり、破線は、回転シリン
ダ220が180゜回転する間隔15m秒を表わしている。同図
において、40は磁気テープ221への記録タイミング、41
〜48はそれぞれRAM207の記憶領域であり、各々が第３図
に示した4Kバイトの記憶容量を持っている。PCMデータ
については、50でA/D変換器200よりPCMデータが入力さ
れ、RAM207のPCMエリア21に記録される。この時C1エリ
ア22及びサブコードエリア20には書き込まれない。次に
符号化回路205を用いて符号化が行われ、C1エリア22及
びサブコードエリア20にパリティが書き込まれる。最後
に52で１面全てのエリアのデータが読み出され磁気テー
プ221に記録する。
またサブコードデータは、53でサブコード入力端子230
より入力され、RAM207のサブコードエリア20に書き込ま
れる。次に54で符号化を行い、パリティが生成され55で
テープに記録する。この時の面41〜48の選択は、上位ア
ドレス生成回路218により行われる。
より入力され、RAM207のサブコードエリア20に書き込ま
れる。次に54で符号化を行い、パリティが生成され55で
テープに記録する。この時の面41〜48の選択は、上位ア
ドレス生成回路218により行われる。
以上で説明した様にサブコードデータは、PCMデータが
磁気テープ221に記録されてから、新たなPCMデータに対
するパリティが生成されるまでの間に未使用領域となっ
ているサブコードエリア20に記憶されている。
磁気テープ221に記録されてから、新たなPCMデータに対
するパリティが生成されるまでの間に未使用領域となっ
ているサブコードエリア20に記憶されている。
一方、サブコードデータの内容は、第５図に示した様に
８バイトでパック（30〜37）と呼ばれる１つの情報単位
を成し、これが４パックで１ブロックを形成し、２ブロ
ックで１セットの情報を持つ。第２図のサブコード記録
エリア10,11には、それぞれ同じ内容のものが４セット
ずつ記録されており、１トラック内から８セット分同一
のサブコードデータが読み出せるようになっている。な
お38はパック１〜パック７（31〜37）に対して生成され
た誤り訂正用のパリティであり、奇数ブロックのみに存
在する。
８バイトでパック（30〜37）と呼ばれる１つの情報単位
を成し、これが４パックで１ブロックを形成し、２ブロ
ックで１セットの情報を持つ。第２図のサブコード記録
エリア10,11には、それぞれ同じ内容のものが４セット
ずつ記録されており、１トラック内から８セット分同一
のサブコードデータが読み出せるようになっている。な
お38はパック１〜パック７（31〜37）に対して生成され
た誤り訂正用のパリティであり、奇数ブロックのみに存
在する。
第５図で示した様に、１セット内に７つまでのパックデ
ータを書き込むことが可能であるが、７つすべて書き込
む必要はない。この場合は必要数のパックのみ記録し、
残ったパックエリアのデータはすべて０リセットして磁
気テープ221に記録する必要がある。
ータを書き込むことが可能であるが、７つすべて書き込
む必要はない。この場合は必要数のパックのみ記録し、
残ったパックエリアのデータはすべて０リセットして磁
気テープ221に記録する必要がある。
ところが第４図に示した様に、サブコードデータを入力
する時点でのRAM207のサブコードエリア20には、PCMデ
ータに対するパリティが書き込まれている。従って、従
来では実際に磁気テープ221に記録するパックデータが
６個以下の場合でも、不必要部分にオール０データを付
加してRAM207のサブコードエリア20すべてに書き込まな
ければならず、必要パックデータの数によって異る処理
を行う必要があった。
する時点でのRAM207のサブコードエリア20には、PCMデ
ータに対するパリティが書き込まれている。従って、従
来では実際に磁気テープ221に記録するパックデータが
６個以下の場合でも、不必要部分にオール０データを付
加してRAM207のサブコードエリア20すべてに書き込まな
ければならず、必要パックデータの数によって異る処理
を行う必要があった。
第１図に示した回転ヘッドPCMレコーダは、サブコード
データを入力する前に、RAM207のサブコードエリア20の
すべてに０データを書き込むことによって、上記の問題
を解決したものである。このサブコードエリア20に０デ
ータを書き込む（サブクリアと呼ぶ）タイミングを第６
図に示す。同図は第４図にサブクリアタイミングを追加
したものであり、４はサブクリアタイミング生成回路１
で生成されたサブクリア信号、56は、実際にサブクリア
が行われるタイミングである。
データを入力する前に、RAM207のサブコードエリア20の
すべてに０データを書き込むことによって、上記の問題
を解決したものである。このサブコードエリア20に０デ
ータを書き込む（サブクリアと呼ぶ）タイミングを第６
図に示す。同図は第４図にサブクリアタイミングを追加
したものであり、４はサブクリアタイミング生成回路１
で生成されたサブクリア信号、56は、実際にサブクリア
が行われるタイミングである。
サブクリア信号４がハイレベルの時、リセット回路206
によりRAM207への入力データを０リセットし、書き込み
制御回路219によりRAM207に書き込み命令３を送る。さ
らに上記アドレス生成回路218により、第６図で示した
サブクリアを行う面41〜48の選択を行い、符号化アドレ
ス生成回路211をサブコードパリティ生成の状態で動作
させてサブコードエリア20の全データに対してアクセス
を行うことにより、サブクリアが実行される。
によりRAM207への入力データを０リセットし、書き込み
制御回路219によりRAM207に書き込み命令３を送る。さ
らに上記アドレス生成回路218により、第６図で示した
サブクリアを行う面41〜48の選択を行い、符号化アドレ
ス生成回路211をサブコードパリティ生成の状態で動作
させてサブコードエリア20の全データに対してアクセス
を行うことにより、サブクリアが実行される。
この様にサブコードデータが入力される前にサブコード
エリア20に０データが書き込んでおけば、必要パック数
が６個以下の時でも、必要データのみをRAM207に記憶す
るだけで良く、不必要部分は０データのままである。従
ってサブコードを入力する際、必要なパックデータのみ
を前詰めにして順に転送するだけで良く、転送装置の処
理を簡略化することが可能となる。
エリア20に０データが書き込んでおけば、必要パック数
が６個以下の時でも、必要データのみをRAM207に記憶す
るだけで良く、不必要部分は０データのままである。従
ってサブコードを入力する際、必要なパックデータのみ
を前詰めにして順に転送するだけで良く、転送装置の処
理を簡略化することが可能となる。
第７図はリセット回路206の具体例を示した回路例であ
り、60はインバータ、61〜68はAND、18はリセット回路
入力信号、19はリセット回路出力信号であり、１ワード
が８ビットで構成されているときのものである。
り、60はインバータ、61〜68はAND、18はリセット回路
入力信号、19はリセット回路出力信号であり、１ワード
が８ビットで構成されているときのものである。
サブクリア信号４がローレベルの時は、インバータ60の
出力がハイレベルとなり、リセット回路入力信号18がそ
のままAND61〜68を通り、リセット回路出力信号19とな
る。
出力がハイレベルとなり、リセット回路入力信号18がそ
のままAND61〜68を通り、リセット回路出力信号19とな
る。
またサブクリア信号４がハイレベルの時は、インバータ
60の出力がローレベルとなり、リセット回路出力信号19
はすべてローレベルとなる。
60の出力がローレベルとなり、リセット回路出力信号19
はすべてローレベルとなる。
第８図はリセット回路206の他の回路例であり、69はリ
セット付ラッチ回路、70は符号化動作を行うパリティ生
成回路である。これは符号化回路205の出力部にデータ
保持用のラッチ回路が存在する時に有効であり、リセッ
ト付ラッチ回路69がこのデータ保持用のラッチ回路に相
当する。つまり符号化回路205のデータ保持用ラッチ回
路を、サブクリア信号10でリセットをかけることにより
サブクリアを行うもので、特別なリセット専用回路を設
ける必要が無くなる。
セット付ラッチ回路、70は符号化動作を行うパリティ生
成回路である。これは符号化回路205の出力部にデータ
保持用のラッチ回路が存在する時に有効であり、リセッ
ト付ラッチ回路69がこのデータ保持用のラッチ回路に相
当する。つまり符号化回路205のデータ保持用ラッチ回
路を、サブクリア信号10でリセットをかけることにより
サブクリアを行うもので、特別なリセット専用回路を設
ける必要が無くなる。
なお、以上の説明ではRAMとして256Kビットの容量を持
つものを扱かったが、64Kビット,128Kビット,512Kビッ
ト等他の容量のRAM207を用いても同様の効果を得ること
ができる。
つものを扱かったが、64Kビット,128Kビット,512Kビッ
ト等他の容量のRAM207を用いても同様の効果を得ること
ができる。
〔発明の効果〕 本発明によれば、任意の数のサブコードデータに記録時
に、未使用部分の０データ付加の処理を省くことがで
き、サブコードデータのRAM書き込み操作の簡略化、及
びサブコードを転送するサブコード転送装置の処理の簡
略化を計ることができる。従って、PCM信号記録装置の
回路規模の低減及びサブコード処理の高速化の効果があ
る。
に、未使用部分の０データ付加の処理を省くことがで
き、サブコードデータのRAM書き込み操作の簡略化、及
びサブコードを転送するサブコード転送装置の処理の簡
略化を計ることができる。従って、PCM信号記録装置の
回路規模の低減及びサブコード処理の高速化の効果があ
る。
第１図は本発明の一実施例のブロック図、第２図は回転
ヘッドPCMレコーダのテープ記録フォーマット図、第３
図はRAMのマップ図、第４図はRAMの動作タイミングチャ
ート図、第５図はサブコードデータの２ブロックフォー
マット図、第６図はサブクリアタイミングチャート図、
第７図及び第８図はリセット回路の回路図である。 １……サブクリアタイミング生成回路、 205……符号化回路、 206……リセット回路、 207……RAM、 218……上位アドレス生成回路、 219……書き込み制御回路、 211……符号化アドレス生成回路、 ３……書き込み命令、 10……サブクリア信号。
ヘッドPCMレコーダのテープ記録フォーマット図、第３
図はRAMのマップ図、第４図はRAMの動作タイミングチャ
ート図、第５図はサブコードデータの２ブロックフォー
マット図、第６図はサブクリアタイミングチャート図、
第７図及び第８図はリセット回路の回路図である。 １……サブクリアタイミング生成回路、 205……符号化回路、 206……リセット回路、 207……RAM、 218……上位アドレス生成回路、 219……書き込み制御回路、 211……符号化アドレス生成回路、 ３……書き込み命令、 10……サブクリア信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 涌村 進一 埼玉県所沢市花園４丁目2610番地 パイオ ニア株式会社所沢工場内 (72)発明者 坂元 俊一郎 埼玉県川越市山田字西町25番地１ パイオ ニア株式会社川越工場内
Claims (3)
- 【請求項１】PCMデータと、このPCMデータに付加される
サブコードデータを記録するPCM信号記録装置におい
て、上記サブコードデータを入力する入力手段と、所定
の固定データを発生する固定データ発生手段と、データ
を一時記憶する記憶手段と、第１の区間及び上記第１の
区間より後の区間である第２の区間を示すタイミングを
生成するタイミング制御手段と、上記記憶手段に記憶さ
れたデータを記録する記録手段を有し、上記タイミング
制御手段により示される上記第１の区間で上記固定デー
タ発生手段で生成された上記固定データを上記記憶手段
に記憶し、上記第２の区間で上記固定データを記憶した
領域の全てまたは一部に上記入力手段で入力された上記
サブコードデータを記憶し、上記記録手段は少なくとも
上記記憶手段に記憶された上記サブコードデータまたは
上記サブコードデータ及び上記固定データを記録するこ
とを特徴とするPCM信号記録装置。 - 【請求項２】特許請求の範囲第１項記載のPCM信号記録
装置において、上記サブコードデータは最大Ｎ個（Ｎは
自然数）の情報単位からなり、Ｍ個（Ｍ≦Ｎの自然数）
の情報単位より成る前記サブコードデータを記録する
際、上記入力手段より上記Ｍ個のサブコードデータのみ
を入力し、上記記録手段により入力した上記Ｍ個のサブ
コードデータ及び上記固定データ発生手段で生成された
上記固定データの一部を記録することを特徴とするPCM
信号記録装置。 - 【請求項３】PCMデータと、このPCMデータに付加される
サブコードデータを記憶するPCM信号記録装置におい
て、上記サブコードデータを入力する入力手段と、所定
の固定データを発生する固定データ発生手段と、データ
を一時記憶する記憶手段と、第１の区間及び上記第１の
区間より後の区間である第２の区間を示すタイミングを
生成するタイミング制御手段と、上記記憶手段に記憶さ
れたデータを記録する記録手段と、上記記憶手段の第１
の領域に記憶された上記サブコードデータに誤り訂正用
のパリティを付加する符号化手段と、上記符号化手段で
生成された上記パリティを上記記憶手段の上記第１の領
域に記憶すると同時に、上記固定データ発生手段で生成
された上記固定データを上記第１の領域と異なる第２の
領域に記憶する書き込み制御手段を有し、上記タイミン
グ制御手段により示される上記第１の区間で上記固定デ
ータ発生手段で生成された上記固定データを上記記憶手
段に記憶し、上記第２の区間で上記固定データを記憶し
た領域の全てまたは一部に上記入力手段で入力された上
記サブコードデータを記憶し、上記固定データ発生手段
は、上記タイミング制御手段で示される第１の区間で上
記符号化手段より出力されるデータを上記固定データに
リセットするリセット手段を備え、上記記録手段は少な
くとも上記記憶手段に記憶された上記サブコードデータ
または上記サブコードデータ及び上記固定データを記録
することを特徴とするPCM信号記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19986187A JPH0711901B2 (ja) | 1987-08-12 | 1987-08-12 | Ｐｃｍ信号記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19986187A JPH0711901B2 (ja) | 1987-08-12 | 1987-08-12 | Ｐｃｍ信号記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6443860A JPS6443860A (en) | 1989-02-16 |
| JPH0711901B2 true JPH0711901B2 (ja) | 1995-02-08 |
Family
ID=16414870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19986187A Expired - Fee Related JPH0711901B2 (ja) | 1987-08-12 | 1987-08-12 | Ｐｃｍ信号記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0711901B2 (ja) |
-
1987
- 1987-08-12 JP JP19986187A patent/JPH0711901B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6443860A (en) | 1989-02-16 |
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