JPH07120261B2 - デジタル比較回路 - Google Patents
デジタル比較回路Info
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- JPH07120261B2 JPH07120261B2 JP61063221A JP6322186A JPH07120261B2 JP H07120261 B2 JPH07120261 B2 JP H07120261B2 JP 61063221 A JP61063221 A JP 61063221A JP 6322186 A JP6322186 A JP 6322186A JP H07120261 B2 JPH07120261 B2 JP H07120261B2
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- Japan
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- comparison circuit
- digital comparison
- bit
- mos transistors
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、たとえばEEPROM（電気的消去・再書き込み可
能な読み出し専用メモリ）などに使用される論理演算回
路に係り、特に２つの２進数の大小関係を比較するデジ
タル比較回路に関する。
能な読み出し専用メモリ）などに使用される論理演算回
路に係り、特に２つの２進数の大小関係を比較するデジ
タル比較回路に関する。
（従来の技術） 一般に、２つの２進数の大小関係を比較するデジタル比
較回路はよく知られており、その詳細はたとえば「電子
計算機の回路」、米山正雄編、1974年、東海大学出版会
発行のP.69〜73に記述されている。このような比較回路
は、電子計算機やその他のデジタル信号処理回路に使用
されるだけでなく、最近は半導体メモリにも用いられる
ようになってきている。即ち、たとえばEEPROMの使用に
際して、メモリ領域の一部についてはデータの書き換え
を禁止したい場合、この禁止領域に対して誤って書き換
えを行なうことがないように禁止し、あるいは雑音等に
よる誤動作によって上記禁止領域の書き換えを行なうこ
とがないように禁止するために、入力アドレスデータが
上記禁止領域に対応するアドレス領域を指定していない
かどうかを検出する必要がある。この検出を行なうため
に、上記入力アドレスデータと上記禁止領域のアドレス
の上限値（最大アドレス）とを比較し、同じく上記入力
アドレスデータと上記禁止領域のアドレスの下限値（最
大アドレス）とを比較するためのデジタル比較回路がメ
モリセルと同じ半導体チップ上に形成されている。
較回路はよく知られており、その詳細はたとえば「電子
計算機の回路」、米山正雄編、1974年、東海大学出版会
発行のP.69〜73に記述されている。このような比較回路
は、電子計算機やその他のデジタル信号処理回路に使用
されるだけでなく、最近は半導体メモリにも用いられる
ようになってきている。即ち、たとえばEEPROMの使用に
際して、メモリ領域の一部についてはデータの書き換え
を禁止したい場合、この禁止領域に対して誤って書き換
えを行なうことがないように禁止し、あるいは雑音等に
よる誤動作によって上記禁止領域の書き換えを行なうこ
とがないように禁止するために、入力アドレスデータが
上記禁止領域に対応するアドレス領域を指定していない
かどうかを検出する必要がある。この検出を行なうため
に、上記入力アドレスデータと上記禁止領域のアドレス
の上限値（最大アドレス）とを比較し、同じく上記入力
アドレスデータと上記禁止領域のアドレスの下限値（最
大アドレス）とを比較するためのデジタル比較回路がメ
モリセルと同じ半導体チップ上に形成されている。
ところで、上記したようにメモリチップなどのような半
導体チップ上に形成されるデジタル比較回路は、その構
成が極力簡単であってチップ上のパターン占有面積が極
力小さいことが望ましい。然るに、従来のデジタル比較
回路は、使用素子数が多く、半導体チップ上に形成する
場合にその回路パターンがチップ上に占有する面積が大
きくなり、チップ上のパターン設計の自由度が制約され
るという問題がある。
導体チップ上に形成されるデジタル比較回路は、その構
成が極力簡単であってチップ上のパターン占有面積が極
力小さいことが望ましい。然るに、従来のデジタル比較
回路は、使用素子数が多く、半導体チップ上に形成する
場合にその回路パターンがチップ上に占有する面積が大
きくなり、チップ上のパターン設計の自由度が制約され
るという問題がある。
（発明が解決しようとする問題点） 本発明は、上記したように使用素子数が多くて半導体チ
ップ上に形成する場合にパターン占有面積が大きくなる
という問題点を解決すべくなされたもので、使用素子数
が少なく、その構成が簡単であり、半導体チップ上に形
成する場合のパターン占有面積が小さくて済むデジタル
比較回路を提供することを目的とする。
ップ上に形成する場合にパターン占有面積が大きくなる
という問題点を解決すべくなされたもので、使用素子数
が少なく、その構成が簡単であり、半導体チップ上に形
成する場合のパターン占有面積が小さくて済むデジタル
比較回路を提供することを目的とする。
（問題点を解決するための手段） 本発明のデジタル比較回路は、ｍ個の第１のMOSトラン
ジスタを出力端と基準電位端との間に直列接続し、上記
トランジスタ群にｍ個の第２のトランジスタを梯子形と
なるように接続し、上記出力端と所定電位端との間に負
荷素子を接続し、それぞれｍビットの２つの２進数デー
タA,Bにおける各対応する重みを有するビットデータ
Ai，Biに対してｍ個の第１の論理回路でそれぞれ所定の
論理処理を行なってそれぞれ１ビットの比較出力Z1iの
論理レベルを決定して前記第１のMOSトランジスタ群に
おける各対応するビット位置のトランジスタをスイッチ
制御し、同じく前記ビットデータAi，Biに対してｍ個の
第２の論理回路で上記第１の論理回路とは異なる所定の
論理処理を行なってそれぞれ１ビットの比較出力Z2iの
論理レベルを決定して前記第２のMOSトランジスタ群に
おける各対応するビット位置のトランジスタをスイッチ
制御するようにしてなることを特徴とするものである。
ジスタを出力端と基準電位端との間に直列接続し、上記
トランジスタ群にｍ個の第２のトランジスタを梯子形と
なるように接続し、上記出力端と所定電位端との間に負
荷素子を接続し、それぞれｍビットの２つの２進数デー
タA,Bにおける各対応する重みを有するビットデータ
Ai，Biに対してｍ個の第１の論理回路でそれぞれ所定の
論理処理を行なってそれぞれ１ビットの比較出力Z1iの
論理レベルを決定して前記第１のMOSトランジスタ群に
おける各対応するビット位置のトランジスタをスイッチ
制御し、同じく前記ビットデータAi，Biに対してｍ個の
第２の論理回路で上記第１の論理回路とは異なる所定の
論理処理を行なってそれぞれ１ビットの比較出力Z2iの
論理レベルを決定して前記第２のMOSトランジスタ群に
おける各対応するビット位置のトランジスタをスイッチ
制御するようにしてなることを特徴とするものである。
（作用） 第１の論理回路および第２の論理回路によってビットデ
ータAi，Biの大小関係に応じて論理レベルが定まる比較
出力Z1i，Z2iが得られ、この比較出力Z1i，Z2iによって
前記第１のMOSトランジスタ群および第２のMOSトランジ
スタ群における各対応するビット位置の２個で１組とな
るトランジスタ対がスイッチ制御される。この場合、上
記比較出力Z1i，Z2iにおけるビット重みの最大のものか
ら最小のものへの各ビット対によって前記出力端側から
基準端側への各トランジスタ対がそれぞれ対応してスイ
ッチ制御され、２つのデータA,Bの大小関係に応じた論
理レベルが前記出力端に得られる。
ータAi，Biの大小関係に応じて論理レベルが定まる比較
出力Z1i，Z2iが得られ、この比較出力Z1i，Z2iによって
前記第１のMOSトランジスタ群および第２のMOSトランジ
スタ群における各対応するビット位置の２個で１組とな
るトランジスタ対がスイッチ制御される。この場合、上
記比較出力Z1i，Z2iにおけるビット重みの最大のものか
ら最小のものへの各ビット対によって前記出力端側から
基準端側への各トランジスタ対がそれぞれ対応してスイ
ッチ制御され、２つのデータA,Bの大小関係に応じた論
理レベルが前記出力端に得られる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、それぞれｍビット（ｍは整数）の２つの２進
数データA,Bの大小関係を比較するためのデジタル比較
回路を示しており、ｍ個のＮチャネルエンハンスメント
型（Ｅ型）の第１のMOSトランジスタT11〜T1mが基準電
位端１と出力端２との間に直列接続されており、上記MO
SトランジスタT11〜T1mにおけるトランジスタ相互の直
列接続点N1〜Nm-1および前記出力端２はそれぞれ対応し
てＮチャネルＥ型の第２のMOSトランジスタT21〜T2mを
介して接地されており、上記出力端２とVcc電源端との
間に負荷素子（たとえばゲート・ソース相互が接続され
たＮチャネルディプレーション型（Ｄ型）のMOSトラン
ジスタ３）が接続されている。即ち、ｍ個の第１のMOS
トランジスタT11〜T1mとｍ個の第２のMOSトランジスタT
21〜T2mとが全体として所謂梯子形をなすように接続さ
れている。そして、上記第１のMOSトランジスタT11〜T
1mの各ゲートには、一方のデータＡ（＝Am，Am-1，…
A1）と他方のデータＢ（＝Bm，Bm-1，…，B1）との各対
応する符号重みを有するビットAi，Bi（ｉ＝1,2,…,m−
1,m）に対して の論理処理（ここで、×記号は論理積、＋記号は論理和
を表わす）を行なう第１の論理回路411〜41mの各出力Z
1iが加えられる。また、この場合、データA,Bの最大重
みビットはAm，Bmであり、最小重みビットはA1，B1であ
る。同様に、前記第２のMOSトランジスタT21〜T2mの各
ゲートには、前記ビットAi，Biに対して の論理処理を行なう第２の論理回路421〜42mの各出力Z
2iが加えられる。
数データA,Bの大小関係を比較するためのデジタル比較
回路を示しており、ｍ個のＮチャネルエンハンスメント
型（Ｅ型）の第１のMOSトランジスタT11〜T1mが基準電
位端１と出力端２との間に直列接続されており、上記MO
SトランジスタT11〜T1mにおけるトランジスタ相互の直
列接続点N1〜Nm-1および前記出力端２はそれぞれ対応し
てＮチャネルＥ型の第２のMOSトランジスタT21〜T2mを
介して接地されており、上記出力端２とVcc電源端との
間に負荷素子（たとえばゲート・ソース相互が接続され
たＮチャネルディプレーション型（Ｄ型）のMOSトラン
ジスタ３）が接続されている。即ち、ｍ個の第１のMOS
トランジスタT11〜T1mとｍ個の第２のMOSトランジスタT
21〜T2mとが全体として所謂梯子形をなすように接続さ
れている。そして、上記第１のMOSトランジスタT11〜T
1mの各ゲートには、一方のデータＡ（＝Am，Am-1，…
A1）と他方のデータＢ（＝Bm，Bm-1，…，B1）との各対
応する符号重みを有するビットAi，Bi（ｉ＝1,2,…,m−
1,m）に対して の論理処理（ここで、×記号は論理積、＋記号は論理和
を表わす）を行なう第１の論理回路411〜41mの各出力Z
1iが加えられる。また、この場合、データA,Bの最大重
みビットはAm，Bmであり、最小重みビットはA1，B1であ
る。同様に、前記第２のMOSトランジスタT21〜T2mの各
ゲートには、前記ビットAi，Biに対して の論理処理を行なう第２の論理回路421〜42mの各出力Z
2iが加えられる。
第２図（ａ）に示すノア回路42iは、前記第２の論理回
路421〜42mそれぞれの一具体例を示しており、ビットデ
ータAiの反転データ▲▼がゲートに加えられるＮチ
ャネルＥ型のMOSトランジスタTA2とビットデータBiがゲ
ートに加えられるＮチャネルＥ型のMOSトランジスタTB2
とが出力ノード５と接地端との間に並列接続され、上記
出力ノード５とVcc電源ノードとの間に負荷用のＮチャ
ネルＤ型のMOSトランジスタ６が接続されている。ま
た、第２図（ｂ）に示すナンド回路41iは、前記第１の
論理回路41i〜41mそれぞれの一具体例を示しており、ビ
ットデータAiの反転データAiがゲートに加えられるＮチ
ャネルＥ型のMOSトランジスタTA1とビットデータBiがゲ
ートに加えられるＮチャネルＥ型のMOSトランジスタTB1
とが出力ノード７と接地端との間に直列接続され、上記
出力ノード７とVcc電源ノードとの間に負荷用のＮチャ
ネルＤ型のMOSトランジスタ８が接続されている。
路421〜42mそれぞれの一具体例を示しており、ビットデ
ータAiの反転データ▲▼がゲートに加えられるＮチ
ャネルＥ型のMOSトランジスタTA2とビットデータBiがゲ
ートに加えられるＮチャネルＥ型のMOSトランジスタTB2
とが出力ノード５と接地端との間に並列接続され、上記
出力ノード５とVcc電源ノードとの間に負荷用のＮチャ
ネルＤ型のMOSトランジスタ６が接続されている。ま
た、第２図（ｂ）に示すナンド回路41iは、前記第１の
論理回路41i〜41mそれぞれの一具体例を示しており、ビ
ットデータAiの反転データAiがゲートに加えられるＮチ
ャネルＥ型のMOSトランジスタTA1とビットデータBiがゲ
ートに加えられるＮチャネルＥ型のMOSトランジスタTB1
とが出力ノード７と接地端との間に直列接続され、上記
出力ノード７とVcc電源ノードとの間に負荷用のＮチャ
ネルＤ型のMOSトランジスタ８が接続されている。
上記第２図（ａ），（ｂ）のノア回路42i、ナンド回路4
1iの動作は次の第１表の真理値表に示すようになる。
1iの動作は次の第１表の真理値表に示すようになる。
即ち、AiがBiより大きい場合にのみ、ノア回路出力Z2i
が“1"レベル（ハイレベル）になり、AiがBiより小さい
場合にのみZ1rが“0"レベルになる。
が“1"レベル（ハイレベル）になり、AiがBiより小さい
場合にのみZ1rが“0"レベルになる。
次に、上記デジタル比較回路の動作を説明する。前記MO
SトランジスタT11〜T1mおよびT21〜T2mにおけるそれぞ
れ対をなすMOSトランジスタT1i，T2i（ｉ＝m,m−1,…,
1）のうちT1iはAi＜Biの時のみオフ状態になり、T2iはA
i＞Biの時オン状態になる。そして、最小重みビット
A1，B1の比較結果Z21，Z11によりゲート制御されるトラ
ンジスタ対T21，T11の動作状態によって接続点N1のレベ
ルが決定され、以降は１ビットづつ上位のAi，Biの比較
結果Z2i，Z1iによりゲート制御されるトランジスタ対T
2i，T1iの動作状態によって接続点Ni（ｉ＝2,…,m−
１）のレベルが決定され、最大重みビットAm，Bmの比較
結果Z2m，Z1mによりゲート制御されるトランジスタ対T
2m，T1mの動作状態によって出力端２の出力レベルが決
定される。したがって、出力端２の出力レベルの決定に
及ぼす優先度は、最大重みビットの比較結果Z2m，Z1mか
ら最小重みビットの比較結果Z21，Z11にかけて順に低く
なっている。即ち、Am＞Bmであれば、Z2m＝“1"になる
のでトランジスタT2mがオン状態になって出力端２の出
力レベルは“0"レベル（接地電位）になってＡ＞Ｂであ
ることがわかる。一方、Am＝Bmの場合には、Z2m＝“0"
であってZ1m＝“1"になるので、トランジスタT2mはオフ
状態、トランジスタT1mが導通可能になり、出力端２の
出力レベルは接地点Nm-1の電位によって決定され、この
接続点Nm-1の電位はAm-1，Bm-1の比較結果Z2(m-1)，Z
1(m-1)によってスイッチ制御されるトランジスタ対T
2(m-1)，T1(m-1)によって決定される。
SトランジスタT11〜T1mおよびT21〜T2mにおけるそれぞ
れ対をなすMOSトランジスタT1i，T2i（ｉ＝m,m−1,…,
1）のうちT1iはAi＜Biの時のみオフ状態になり、T2iはA
i＞Biの時オン状態になる。そして、最小重みビット
A1，B1の比較結果Z21，Z11によりゲート制御されるトラ
ンジスタ対T21，T11の動作状態によって接続点N1のレベ
ルが決定され、以降は１ビットづつ上位のAi，Biの比較
結果Z2i，Z1iによりゲート制御されるトランジスタ対T
2i，T1iの動作状態によって接続点Ni（ｉ＝2,…,m−
１）のレベルが決定され、最大重みビットAm，Bmの比較
結果Z2m，Z1mによりゲート制御されるトランジスタ対T
2m，T1mの動作状態によって出力端２の出力レベルが決
定される。したがって、出力端２の出力レベルの決定に
及ぼす優先度は、最大重みビットの比較結果Z2m，Z1mか
ら最小重みビットの比較結果Z21，Z11にかけて順に低く
なっている。即ち、Am＞Bmであれば、Z2m＝“1"になる
のでトランジスタT2mがオン状態になって出力端２の出
力レベルは“0"レベル（接地電位）になってＡ＞Ｂであ
ることがわかる。一方、Am＝Bmの場合には、Z2m＝“0"
であってZ1m＝“1"になるので、トランジスタT2mはオフ
状態、トランジスタT1mが導通可能になり、出力端２の
出力レベルは接地点Nm-1の電位によって決定され、この
接続点Nm-1の電位はAm-1，Bm-1の比較結果Z2(m-1)，Z
1(m-1)によってスイッチ制御されるトランジスタ対T
2(m-1)，T1(m-1)によって決定される。
Am＜Bmの場合には、Z1m＝“0"であって、Z2m＝“0"であ
るのでトランジスタT1m，T2mはともにオフし、出力端２
は“1"レベルに設定され、Ａ＜Ｂであることがわかる。
そしてA1，B1ビットの比較結果Z21，Z11によってスイッ
チ制御されるトランジスタ対T21，T11によって電位が決
定される接続点N1は、A1＞B1の場合にはZ21＝“1"によ
ってトランジスタT21がオン状態になるので“0"にな
り、A1＝B1の場合にはZ21＝“0",Z11＝“1"によってト
ランジスタT21がオフ、トランジスタT11が導通可能にな
るので基準電位端１の電位VRが供給され、A1＜B1の場合
にはZ21＝“0",Z11＝“0"によってトランジスタT21およ
びT11がそれぞれオフ状態になるので、上位ビット位置
のトランジスタT22〜T2mおよびT12〜T1mの動作状態によ
り電位が定まる。
るのでトランジスタT1m，T2mはともにオフし、出力端２
は“1"レベルに設定され、Ａ＜Ｂであることがわかる。
そしてA1，B1ビットの比較結果Z21，Z11によってスイッ
チ制御されるトランジスタ対T21，T11によって電位が決
定される接続点N1は、A1＞B1の場合にはZ21＝“1"によ
ってトランジスタT21がオン状態になるので“0"にな
り、A1＝B1の場合にはZ21＝“0",Z11＝“1"によってト
ランジスタT21がオフ、トランジスタT11が導通可能にな
るので基準電位端１の電位VRが供給され、A1＜B1の場合
にはZ21＝“0",Z11＝“0"によってトランジスタT21およ
びT11がそれぞれオフ状態になるので、上位ビット位置
のトランジスタT22〜T2mおよびT12〜T1mの動作状態によ
り電位が定まる。
ここで、具体例として４ビットの入力データA,Bの大小
関係を比較するための比較回路の基準電位端を接地して
“0"にした場合を第３図に示している。この回路におい
て、一方の入力データＢがたとえば（0010）で一定であ
るとし、他方の入力データＡがたとえば（0100）あるい
は（0011）の場合（つまり、Ａ＞Ｂの場合）の動作は第
２表に示す真理値表のようにとり、Ａが（0010）の場合
（つまり、Ａ＝Ｂの場合）の動作は第３表に示す真理値
表のようになり、Ａがたとえば（0001）の場合（つま
り、Ａ＜Ｂの場合）の動作は第４表に示す真理値表のよ
うになる。このように、Ａ＜Ｂの時のみ出力端２は“1"
レベルに設定出来る。
関係を比較するための比較回路の基準電位端を接地して
“0"にした場合を第３図に示している。この回路におい
て、一方の入力データＢがたとえば（0010）で一定であ
るとし、他方の入力データＡがたとえば（0100）あるい
は（0011）の場合（つまり、Ａ＞Ｂの場合）の動作は第
２表に示す真理値表のようにとり、Ａが（0010）の場合
（つまり、Ａ＝Ｂの場合）の動作は第３表に示す真理値
表のようになり、Ａがたとえば（0001）の場合（つま
り、Ａ＜Ｂの場合）の動作は第４表に示す真理値表のよ
うになる。このように、Ａ＜Ｂの時のみ出力端２は“1"
レベルに設定出来る。
上記したようにデジタル比較回路によれば、比較的少数
のMOSトランジスタにより簡単に構成できるので、半導
体チップ上に形成する場合にチップ上のパターン占有面
積が小さくて済み、チップサイズの抑制、パターン設計
上の自由度の向上が可能になるなどの利点が得られる。
また、上記デジタル比較回路をたとえばフローティング
ゲート型のEEPROMと同一チップ上に形成して禁止アドレ
ス領域の検出を行なうことが可能になる。即ち、禁止ア
ドレス領域の下限値（最小アドレス）をたとえば前記デ
ータＢとし、入力アドレスデータを前記データＡとし、
Ａ≧Ｂのときに出力レベルが“0"になる第１のデジタル
比較回路と、禁止アドレス領域の上限値（最大アドレ
ス）をたとえば前記データＡとし、入力アドレスデータ
を前記データＢとし、Ａ≧Ｂのときに出力レベルが“0"
になる第２のデジタル比較回路とを設け、第１のデジタ
ル比較回路の“0"出力と第２のデジタル比較回路の“0"
出力との両方が発生しているときに入力アドレスデータ
が禁止アドレス領域内に存在するものとして判定する論
理回路とを設けることによって実現可能である。そし
て、判定結果によりデータ書き換え禁止領域の書き換え
を禁止させるようにすることが可能になる。このよう
に、EEPROM等のようなMOS集積回路に前記したようなMOS
トランジスタ群からなるデジタル比較回路を形成する場
合、プロセス面で有利である。
のMOSトランジスタにより簡単に構成できるので、半導
体チップ上に形成する場合にチップ上のパターン占有面
積が小さくて済み、チップサイズの抑制、パターン設計
上の自由度の向上が可能になるなどの利点が得られる。
また、上記デジタル比較回路をたとえばフローティング
ゲート型のEEPROMと同一チップ上に形成して禁止アドレ
ス領域の検出を行なうことが可能になる。即ち、禁止ア
ドレス領域の下限値（最小アドレス）をたとえば前記デ
ータＢとし、入力アドレスデータを前記データＡとし、
Ａ≧Ｂのときに出力レベルが“0"になる第１のデジタル
比較回路と、禁止アドレス領域の上限値（最大アドレ
ス）をたとえば前記データＡとし、入力アドレスデータ
を前記データＢとし、Ａ≧Ｂのときに出力レベルが“0"
になる第２のデジタル比較回路とを設け、第１のデジタ
ル比較回路の“0"出力と第２のデジタル比較回路の“0"
出力との両方が発生しているときに入力アドレスデータ
が禁止アドレス領域内に存在するものとして判定する論
理回路とを設けることによって実現可能である。そし
て、判定結果によりデータ書き換え禁止領域の書き換え
を禁止させるようにすることが可能になる。このよう
に、EEPROM等のようなMOS集積回路に前記したようなMOS
トランジスタ群からなるデジタル比較回路を形成する場
合、プロセス面で有利である。
なお、上記各実施例において使用するMOSトランジスタ
の全部あるいは一部の導電型を変更し、それに応じて各
ノードの電位関係、論理レベルを適宜変更することによ
って２つのデータA,Bの大小関係比較動作が得られるよ
うに変形実施することも可能である。
の全部あるいは一部の導電型を変更し、それに応じて各
ノードの電位関係、論理レベルを適宜変更することによ
って２つのデータA,Bの大小関係比較動作が得られるよ
うに変形実施することも可能である。
上述したように本発明のデジタル比較回路によれば、使
用素子数が少なく、その構成が簡単であり、半導体チッ
プ上に形成する場合のパターン占有面積が小さくて済む
ので、EEPROMなどと同一チップ上に形成する場合に好適
である。
用素子数が少なく、その構成が簡単であり、半導体チッ
プ上に形成する場合のパターン占有面積が小さくて済む
ので、EEPROMなどと同一チップ上に形成する場合に好適
である。
第１図は本発明のデジタル比較回路の一実施例を示す回
路図、第２図（ａ），（ｂ）はそれぞれ第１図中の第１
の論理回路、第２の論理回路の一具体例を示す回路図、
第３図は４ビットデータ用のデジタル比較回路の一例を
示す回路図である。 １……基準電位端、２……出力端、３……負荷トランジ
スタ、411〜41m……第１の論理回路、421〜42m……第２
の論理回路、T11〜T1m，T21〜T2m，TA1，TA2，TB1，TB2
……MOSトランジスタ。
路図、第２図（ａ），（ｂ）はそれぞれ第１図中の第１
の論理回路、第２の論理回路の一具体例を示す回路図、
第３図は４ビットデータ用のデジタル比較回路の一例を
示す回路図である。 １……基準電位端、２……出力端、３……負荷トランジ
スタ、411〜41m……第１の論理回路、421〜42m……第２
の論理回路、T11〜T1m，T21〜T2m，TA1，TA2，TB1，TB2
……MOSトランジスタ。
Claims (5)
- 【請求項１】基準電位端と出力端との間に直列に接続さ
れたｍ個（ｍは整数）の第１のMOSトランジスタT11〜T
1mと， この第１のMOSトランジスタT11〜T1mにおけるトランジ
スタ相互の直列接続点それぞれと第１の電位端との間，
および，前記出力端と前記第１の電位端との間に各対応
して接続されたｍ個の第２のMOSトランジスタT21〜T2m
と， 前記出力端と第２の電位端との間に接続された負荷素子
と， それぞれｍビットの２つの２進数データA,Bにおける各
対応する重みを有するビットデータAi，Bi（ｉ＝1,…,m
であってｍは最大重みビット位置を表わす）に対して実
質的にAi＋▲▼の論理処理を行って,1ビットの比較
出力Z1i（ｉ＝1,…,m）の論理レベルを決定し，この比
較出力Z1iにより前記第１のMOSトランジスタT11〜T1mに
おける各対応するビット位置のトランジスタのゲート電
位を制御するｍ個の第１の論理回路411〜41mと， 同じく，前記ビットデータAi，Biに対して実質的にAi×
▲▼の論理処理を行って,1ビットの比較出力Z
2i（ｉ＝1,…,m）の論理レベルを決定し，この比較出力
Z2iにより前記第２のMOSトランジスタT21〜T2mにおける
各対応するビット位置のトランジスタのゲート電位を制
御するｍ個の第２の論理回路421〜42mと を具備してなることを特徴とするデジタル比較回路。 - 【請求項２】前記基準電位端の電位は，論理レベル“0"
または“1"に設定されることを特徴とする特許請求の範
囲第１項記載のデジタル比較回路。 - 【請求項３】前記ｍ個の第１の論理回路411〜41mおよび
前記ｍ個の第２の論理回路421〜42mは，それぞれMOSト
ランジスタにより構成されていることを特徴とする特許
請求の範囲第１項記載のデジタル比較回路。 - 【請求項４】前記ｍ個の第１のMOSトランジスタT11〜T
1mとおよび前記ｍ個の第２のMOSトランジスタT21〜T2m
は，それぞれＮチャネルエンハンスメント型MOSトラン
ジスタであり，前記第１の電位端は，接地電位端であ
り，前記第２の電位端は，正電源電位端であることを特
徴とする特許請求の範囲第１項記載のデジタル比較回
路。 - 【請求項５】前記デジタル比較回路は，電気的消去・再
書き込み可能な読み出し専用メモリと同一チップ上に設
けられ，データ書き換えの禁止領域に対応するアドレス
領域と入力アドレスデータとの比較を行う回路として使
用されることを特徴とする特許請求の範囲第１項乃至第
４項のいずれか１項に記載のデジタル比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61063221A JPH07120261B2 (ja) | 1986-03-20 | 1986-03-20 | デジタル比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61063221A JPH07120261B2 (ja) | 1986-03-20 | 1986-03-20 | デジタル比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62221025A JPS62221025A (ja) | 1987-09-29 |
| JPH07120261B2 true JPH07120261B2 (ja) | 1995-12-20 |
Family
ID=13222935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61063221A Expired - Fee Related JPH07120261B2 (ja) | 1986-03-20 | 1986-03-20 | デジタル比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120261B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01188932A (ja) * | 1988-01-22 | 1989-07-28 | Sharp Corp | 一致検出回路 |
| JPH01263718A (ja) * | 1988-04-13 | 1989-10-20 | Sharp Corp | 大小検出回路 |
| CN114676661B (zh) * | 2022-04-14 | 2026-03-31 | 成都海光集成电路设计有限公司 | 一种逻辑电路真值表的确定方法、装置以及电子设备 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2647982A1 (de) * | 1976-10-22 | 1978-04-27 | Siemens Ag | Logische schaltungsanordnung in integrierter mos-schaltkreistechnik |
-
1986
- 1986-03-20 JP JP61063221A patent/JPH07120261B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62221025A (ja) | 1987-09-29 |
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