JPH07120657B2 - 半導体基板 - Google Patents
半導体基板Info
- Publication number
- JPH07120657B2 JPH07120657B2 JP63084505A JP8450588A JPH07120657B2 JP H07120657 B2 JPH07120657 B2 JP H07120657B2 JP 63084505 A JP63084505 A JP 63084505A JP 8450588 A JP8450588 A JP 8450588A JP H07120657 B2 JPH07120657 B2 JP H07120657B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- semiconductor substrate
- back surface
- thin film
- single crystal
- Prior art date
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- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体基板に関し、特にゲッタリングを行な
うためにその裏面に多結晶シリコン層を堆積させた半導
体基板に関するものである。
うためにその裏面に多結晶シリコン層を堆積させた半導
体基板に関するものである。
［従来の技術］ 第６図は従来のシリコン単結晶基板の裏面の状態を示す
断面図である。図において、シリコン単結晶基板１は表
面２と裏面３とを備えている。このシリコン単結晶基板
１の裏面３には石英の粉を叩き付けることにより、サン
ドブラスト処理が施され、機械的歪層４が形成されてい
る。このような機械的歪層４は、シリコン単結晶基板１
を用いて所定の半導体装置を製造する際、熱処理中に発
生する微小熱誘起欠陥および重金属汚染をその機械的歪
層４内に封じ込める目的で形成されている。
断面図である。図において、シリコン単結晶基板１は表
面２と裏面３とを備えている。このシリコン単結晶基板
１の裏面３には石英の粉を叩き付けることにより、サン
ドブラスト処理が施され、機械的歪層４が形成されてい
る。このような機械的歪層４は、シリコン単結晶基板１
を用いて所定の半導体装置を製造する際、熱処理中に発
生する微小熱誘起欠陥および重金属汚染をその機械的歪
層４内に封じ込める目的で形成されている。
［発明が解決しようとする課題］ 従来のシリコン単結晶基板の裏面は以上のような状態で
あるので、裏面のシリコンが剥離し、発塵する。また、
シリコン単結晶基板裏面に形成された機械的歪層は、半
導体装置の製造工程において熱処理中にその歪の緩和が
起こるため、熱処理中に発生する微小熱誘起欠陥および
重金属汚染を裏面に封じ込めるゲッター効果が熱処理時
間とともに減少するなどの問題点があった。
あるので、裏面のシリコンが剥離し、発塵する。また、
シリコン単結晶基板裏面に形成された機械的歪層は、半
導体装置の製造工程において熱処理中にその歪の緩和が
起こるため、熱処理中に発生する微小熱誘起欠陥および
重金属汚染を裏面に封じ込めるゲッター効果が熱処理時
間とともに減少するなどの問題点があった。
さらに、ゲッタリングを行なうためにその裏面に多結晶
シリコンを堆積させた半導体基板については、米国特許
第4,035,335号、特開昭59−138035号公報などに開示さ
れているが、そのゲッター効果は不十分であった。
シリコンを堆積させた半導体基板については、米国特許
第4,035,335号、特開昭59−138035号公報などに開示さ
れているが、そのゲッター効果は不十分であった。
そこで、この発明は上記のような問題点を解消するため
になされたもので、半導体基板の裏面からの発塵を防止
することができるとともに、ゲッター効果が高い多結晶
シリコン薄膜が裏面に形成された半導体基板を提供する
ことを目的とする。
になされたもので、半導体基板の裏面からの発塵を防止
することができるとともに、ゲッター効果が高い多結晶
シリコン薄膜が裏面に形成された半導体基板を提供する
ことを目的とする。
［課題を解決するための手段］ この発明に従った半導体基板は、その主面方位が（10
0）である単結晶からなる半導体基板と、その裏面に堆
積させられた多結晶シリコン層とを備えている。その多
結晶シリコン層は成長温度600℃未満で堆積させられ、
その成長の面方位がすべて｛110｝であるものである。
0）である単結晶からなる半導体基板と、その裏面に堆
積させられた多結晶シリコン層とを備えている。その多
結晶シリコン層は成長温度600℃未満で堆積させられ、
その成長の面方位がすべて｛110｝であるものである。
［作用］ この発明における半導体基板は、その裏面に多結晶シリ
コン層が形成されることにより発塵を防止することがで
きる。また、その多結晶シリコン層は成長の面方位がす
べて｛110｝である結晶粒によって構成されているた
め、ゲッター効果は強力になる。
コン層が形成されることにより発塵を防止することがで
きる。また、その多結晶シリコン層は成長の面方位がす
べて｛110｝である結晶粒によって構成されているた
め、ゲッター効果は強力になる。
［実施例］ 以下、この発明の一実施例を図について説明する。
第２図において、シリコン単結晶基板１は表面２と裏面
３とを備えている。裏面３には多結晶シリコン薄膜11が
形成されている。多結晶シリコン薄膜11は、その面方位
が｛110｝である多結晶シリコンの結晶粒12と、その面
方位が｛110｝である多結晶シリコンの結晶粒13とによ
って構成されている。
３とを備えている。裏面３には多結晶シリコン薄膜11が
形成されている。多結晶シリコン薄膜11は、その面方位
が｛110｝である多結晶シリコンの結晶粒12と、その面
方位が｛110｝である多結晶シリコンの結晶粒13とによ
って構成されている。
通常、化学的気相薄膜成長法によって堆積させられる多
結晶シリコン薄膜の結晶粒は｛111｝と｛110｝の面方位
をもって成長する。この結晶粒の成長面方位の構成は、
化学的気相薄膜成長時の温度により変動する。すなわ
ち、多結晶シリコン薄膜の結晶粒の成長面方位は、温度
640℃以上で化学的気相成長させると、｛111｝と｛11
0｝とが共存し、温度600℃未満で化学的気相成長させる
と、｛110｝のみになる。シリコン単結晶基板１の裏面
に堆積させられる多結晶シリコン薄膜11はゲッタリング
を目的として形成されるものである。このような多結晶
シリコン薄膜11を構成する、｛110｝と｛111｝との面方
位を有する結晶粒12,13はゲッター効果に寄与すること
が判明している。
結晶シリコン薄膜の結晶粒は｛111｝と｛110｝の面方位
をもって成長する。この結晶粒の成長面方位の構成は、
化学的気相薄膜成長時の温度により変動する。すなわ
ち、多結晶シリコン薄膜の結晶粒の成長面方位は、温度
640℃以上で化学的気相成長させると、｛111｝と｛11
0｝とが共存し、温度600℃未満で化学的気相成長させる
と、｛110｝のみになる。シリコン単結晶基板１の裏面
に堆積させられる多結晶シリコン薄膜11はゲッタリング
を目的として形成されるものである。このような多結晶
シリコン薄膜11を構成する、｛110｝と｛111｝との面方
位を有する結晶粒12,13はゲッター効果に寄与すること
が判明している。
ここで、第１図は温度599℃で化学的気相成長させ、そ
の面方位を｛110｝のみにした結晶粒12から構成される
多結晶シリコン薄膜11がその裏面に形成された半導体基
板を示しているものとする。また、第２図は、温度650
℃で化学的気相成長させ、その面方位が｛111｝と｛11
0｝とを有する結晶粒12,13とからなる多結晶シリコン薄
膜11がその裏面に形成された半導体基板を示しているも
のとする。このような第１図と第２図とで示される多結
晶シリコン薄膜がその裏面に形成された半導体基板を用
いてダイナミックメモリを製造し、特性の比較を行なっ
た。
の面方位を｛110｝のみにした結晶粒12から構成される
多結晶シリコン薄膜11がその裏面に形成された半導体基
板を示しているものとする。また、第２図は、温度650
℃で化学的気相成長させ、その面方位が｛111｝と｛11
0｝とを有する結晶粒12,13とからなる多結晶シリコン薄
膜11がその裏面に形成された半導体基板を示しているも
のとする。このような第１図と第２図とで示される多結
晶シリコン薄膜がその裏面に形成された半導体基板を用
いてダイナミックメモリを製造し、特性の比較を行なっ
た。
回路形成領域における結晶欠陥および重金属汚染が寄与
するリフレッシュ不良率については、面方位｛111｝と
｛110｝とが共存する場合のリフレッシュ不良率を100と
すると、面方位｛110｝のみの場合は６であった。この
ことは、多結晶シリコンの結晶粒の成長面方位の構成比
において｛110｝の面方位を有する結晶粒が多い方が、
多結晶シリコン薄膜のゲッター効果は高いことを示して
いる。したがって、多結晶シリコンの結晶粒の面方位を
すべて｛110｝にした場合、最大のゲッター効果を得る
ことができる。
するリフレッシュ不良率については、面方位｛111｝と
｛110｝とが共存する場合のリフレッシュ不良率を100と
すると、面方位｛110｝のみの場合は６であった。この
ことは、多結晶シリコンの結晶粒の成長面方位の構成比
において｛110｝の面方位を有する結晶粒が多い方が、
多結晶シリコン薄膜のゲッター効果は高いことを示して
いる。したがって、多結晶シリコンの結晶粒の面方位を
すべて｛110｝にした場合、最大のゲッター効果を得る
ことができる。
上記の効果について以下に考案する。第3A図〜第3C図は
多結晶シリコンのゲッタリングのメカニズムを示してい
る。第3A図を参照して、シリコン単結晶基板１が半導体
装置の製造工程に投入される前の状態が示されている。
シリコン単結晶基板１内においてはSi原子とＯ原子とが
結合格子を形成している。第3B図を参照して、半導体装
置製造工程中においては裏面の多結晶シリコン薄膜11か
らSi原子がシリコン単結晶基板１の中へ供給されてい
る。また、第3C図に示すように、多結晶シリコン薄膜11
から供給された過剰Si原子を核として、シリコン単結晶
基板１の内部において格子間酸素原子が析出している。
多結晶シリコンのゲッタリングのメカニズムを示してい
る。第3A図を参照して、シリコン単結晶基板１が半導体
装置の製造工程に投入される前の状態が示されている。
シリコン単結晶基板１内においてはSi原子とＯ原子とが
結合格子を形成している。第3B図を参照して、半導体装
置製造工程中においては裏面の多結晶シリコン薄膜11か
らSi原子がシリコン単結晶基板１の中へ供給されてい
る。また、第3C図に示すように、多結晶シリコン薄膜11
から供給された過剰Si原子を核として、シリコン単結晶
基板１の内部において格子間酸素原子が析出している。
このように、半導体基板のゲッタリングは、第3B図およ
び第Ｃ図に示すように、過剰Si原子および酸素の析出に
より発生する結晶格子歪に重金属汚染および微小熱誘起
欠陥が捕獲されるものである。そこで、この発明におい
ては、主要因となる過剰Si原子の供給量が、半導体基板
中のゲッタリングの効果に寄与するものと考えられてい
る。
び第Ｃ図に示すように、過剰Si原子および酸素の析出に
より発生する結晶格子歪に重金属汚染および微小熱誘起
欠陥が捕獲されるものである。そこで、この発明におい
ては、主要因となる過剰Si原子の供給量が、半導体基板
中のゲッタリングの効果に寄与するものと考えられてい
る。
第４図は半導体基板の裏面に形成された多結晶シリコン
薄膜11の結晶粒の成長面方位が｛110｝である箇所にお
いて、シリコン単結晶基板１と多結晶シリコンの結晶粒
12との間の界面を示す断面図である。第５図は、半導体
基板の裏面に形成された多結晶シリコン薄膜11の結晶粒
の成長面方位が｛111｝である箇所において、シリコン
単結晶基板１と多結晶シリコンの結晶粒13との間の界面
を示す断面図である。第４図および第５図から明らかな
ように、｛110｝の方が、シリコン単結晶基板１に近接
する多結晶シリコンのSi原子の数は多いことがわかる。
実際、面方位｛110｝のSi原子の面密度は、面方位｛11
1｝のSi原子の面密度の1.53倍であることから、過剰Si
原子の供給能力は｛110｝の方が｛111｝より大きいと考
えられる。したがって、前述のダイナミックメモリを製
造した場合において、面方位｛110｝のみの結晶粒から
なる多結晶シリコン薄膜が形成された半導体基板を用い
た方が、デバイスのリフレッシュ不良率を減少させるの
に効果があることが理解され得る。
薄膜11の結晶粒の成長面方位が｛110｝である箇所にお
いて、シリコン単結晶基板１と多結晶シリコンの結晶粒
12との間の界面を示す断面図である。第５図は、半導体
基板の裏面に形成された多結晶シリコン薄膜11の結晶粒
の成長面方位が｛111｝である箇所において、シリコン
単結晶基板１と多結晶シリコンの結晶粒13との間の界面
を示す断面図である。第４図および第５図から明らかな
ように、｛110｝の方が、シリコン単結晶基板１に近接
する多結晶シリコンのSi原子の数は多いことがわかる。
実際、面方位｛110｝のSi原子の面密度は、面方位｛11
1｝のSi原子の面密度の1.53倍であることから、過剰Si
原子の供給能力は｛110｝の方が｛111｝より大きいと考
えられる。したがって、前述のダイナミックメモリを製
造した場合において、面方位｛110｝のみの結晶粒から
なる多結晶シリコン薄膜が形成された半導体基板を用い
た方が、デバイスのリフレッシュ不良率を減少させるの
に効果があることが理解され得る。
［発明の効果］ 以上のように、この発明によれば半導体基板の裏面に堆
積させる多結晶シリコンの結晶粒の面方位を｛110｝の
みにしたため、ゲッター効果の高い半導体基板を得るこ
とができる。
積させる多結晶シリコンの結晶粒の面方位を｛110｝の
みにしたため、ゲッター効果の高い半導体基板を得るこ
とができる。
第１図は多結晶シリコン薄膜の結晶粒の成長面方位が
｛110｝のみである半導体基板を示す断面図、第２図は
多結晶シリコン薄膜の結晶粒の成長面方位が｛111｝と
｛110｝共存の場合を示す半導体基板の断面図、第3A
図、第3B図、第3C図はこの発明に従ったゲッタリングメ
カニズムを示す模式図、第４図は半導体基板の裏面に形
成された多結晶シリコン薄膜の結晶粒の成長面方位が
｛110｝である箇所において半導体基板と多結晶シリコ
ンとの間の界面を示す断面図、第５図は半導体基板の裏
面に形成された多結晶シリコン薄膜の結晶粒の成長面方
位が｛111｝である箇所において半導体基板と多結晶シ
リコンとの間の界面を示す断面図、第６図は従来の半導
体基板を示す断面図である。 図において、１はシリコン単結晶基板、２はシリコン単
結晶基板の表面、３はシリコン単結晶基板の裏面、11は
多結晶シリコン薄膜、12は面方位が｛110｝である多結
晶シリコンの結晶粒である。 なお、各図中、同一符号は同一、または相当部分を示
す。
｛110｝のみである半導体基板を示す断面図、第２図は
多結晶シリコン薄膜の結晶粒の成長面方位が｛111｝と
｛110｝共存の場合を示す半導体基板の断面図、第3A
図、第3B図、第3C図はこの発明に従ったゲッタリングメ
カニズムを示す模式図、第４図は半導体基板の裏面に形
成された多結晶シリコン薄膜の結晶粒の成長面方位が
｛110｝である箇所において半導体基板と多結晶シリコ
ンとの間の界面を示す断面図、第５図は半導体基板の裏
面に形成された多結晶シリコン薄膜の結晶粒の成長面方
位が｛111｝である箇所において半導体基板と多結晶シ
リコンとの間の界面を示す断面図、第６図は従来の半導
体基板を示す断面図である。 図において、１はシリコン単結晶基板、２はシリコン単
結晶基板の表面、３はシリコン単結晶基板の裏面、11は
多結晶シリコン薄膜、12は面方位が｛110｝である多結
晶シリコンの結晶粒である。 なお、各図中、同一符号は同一、または相当部分を示
す。
Claims (1)
- 【請求項１】主表面を有し、その主面方位が（100）で
ある単結晶からなる半導体基板と、 前記半導体基板の裏面に、成長温度600℃未満で堆積さ
せられた多結晶シリコン層とを備え、その多結晶シリコ
ン層は成長の面方位がすべて｛110｝である半導体基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084505A JPH07120657B2 (ja) | 1988-04-05 | 1988-04-05 | 半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084505A JPH07120657B2 (ja) | 1988-04-05 | 1988-04-05 | 半導体基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01256130A JPH01256130A (ja) | 1989-10-12 |
| JPH07120657B2 true JPH07120657B2 (ja) | 1995-12-20 |
Family
ID=13832500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63084505A Expired - Lifetime JPH07120657B2 (ja) | 1988-04-05 | 1988-04-05 | 半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120657B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03235333A (ja) * | 1990-02-13 | 1991-10-21 | Mitsubishi Electric Corp | ゲッタ効果の高められた半導体基板並びに該基板を用いた半導体装置およびその製造方法 |
| JP3391184B2 (ja) * | 1996-03-28 | 2003-03-31 | 信越半導体株式会社 | シリコンウエーハおよびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4053335A (en) * | 1976-04-02 | 1977-10-11 | International Business Machines Corporation | Method of gettering using backside polycrystalline silicon |
-
1988
- 1988-04-05 JP JP63084505A patent/JPH07120657B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01256130A (ja) | 1989-10-12 |
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